CN103137636A - 半导体装置、半导体装置制造方法及电子设备 - Google Patents

半导体装置、半导体装置制造方法及电子设备 Download PDF

Info

Publication number
CN103137636A
CN103137636A CN2012104837054A CN201210483705A CN103137636A CN 103137636 A CN103137636 A CN 103137636A CN 2012104837054 A CN2012104837054 A CN 2012104837054A CN 201210483705 A CN201210483705 A CN 201210483705A CN 103137636 A CN103137636 A CN 103137636A
Authority
CN
China
Prior art keywords
connecting hole
technique
opening
semiconductor substrate
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012104837054A
Other languages
English (en)
Other versions
CN103137636B (zh
Inventor
林利彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN103137636A publication Critical patent/CN103137636A/zh
Application granted granted Critical
Publication of CN103137636B publication Critical patent/CN103137636B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

本发明涉及半导体装置、半导体装置制造方法及电子设备。所述半导体装置制造方法包括锚定工艺，所述锚定工艺用于形成阻挡金属膜并利用溅射气体来执行物理蚀刻。所述锚定工艺是在与第一开口的下部相连的配线及与第二开口的下部相连的配线上同时被执行的。所述第一开口用作贯穿连接孔，而所述第二开口用作具有与所述贯穿连接孔的纵横比不同的纵横比的连接孔。所述第一开口及所述第二开口是形成于通过将第一半导体基板与第二半导体基板相互接合而得到的半导体基板中的开口。本技术能够被应用于例如固体摄像装置等半导体装置。根据本发明，能够执行对于与纵横比彼此不同的多个孔的下部相连的各配线而言最佳的处理。

Description

半导体装置、半导体装置制造方法及电子设备
相关申请的交叉参考
本发明包含与在2011年11月30日向日本专利局提出的日本优先权专利申请JP 2011-261331中所披露的主题相关的主题，在此将该日本优先权专利申请的全部内容以引用的方式并入本文。
技术领域
本技术涉及一种半导体装置、一种用于制造所述半导体装置的方法以及一种采用所述半导体装置的电子设备。更具体而言，本技术涉及一种使得能够执行对于与纵横比（aspect ratio）彼此不同的多个孔的下部相连的配线而言最佳的处理的半导体装置，并且涉及一种用于制造所述半导体装置的方法，还涉及一种采用所述半导体装置的电子设备。
背景技术
放大型固体摄像装置作为一种固体摄像装置而为人所知。放大型固体摄像装置的代表性实例是互补型金属氧化物半导体（ComplementaryMetal Oxide Semiconductor；CMOS）图像传感器。另外，电荷转移型固体摄像装置也为人所知。电荷转移型固体摄像装置的典型实例是电荷耦合器件（Charge Couple Device；CCD）图像传感器。这些固体摄像装置广泛用于例如数码照相机及数码摄像机等电子设备中。近年来，在例如其中嵌置有照相机的移动电话以及个人数字助理（Personal DigitalAssistant；PDA）等一些移动设备中，使用CMOS图像传感器或MOS固体摄像装置作为固体摄像装置，这是因为这些CMOS图像传感器或这些MOS固体摄像装置表现出例如供电电压低及功耗小等优点。
MOS固体摄像装置被构造成包括像素区域以及环绕所述像素区域的周边电路区域。像素区域包括被布置得形成二维阵列的多个单元像素。每一单元像素均被构造成包括光电二极管以及多个像素晶体管，其中所述光电二极管用作光电转换部。这些像素晶体管各者均为MOS晶体管。通常，单元像素采用三个像素晶体管。这三个像素晶体管分别为传输晶体管、复位晶体管以及放大晶体管。在某些情形中，单元像素采用四个像素晶体管，它们除了包括传输晶体管、复位晶体管以及放大晶体管之外还包括选择晶体管。
曾经提出了一些这样的MOS固体摄像装置，它们每一者被构造成用作包括彼此电连接的第一半导体基板与第二半导体基板的器件。在第一半导体基板中，形成有包括多个像素的像素区域。另一方面，在第二半导体基板中，形成有用于处理信号的逻辑电路。例如，本技术的发明人曾经提出一种半导体装置，该半导体装置披露于日本专利特开第2010-245506号公报中。所提出的该半导体装置具有这样的构造：第一半导体基板与第二半导体基板粘贴于彼此之上以提供小的厚度或形成薄膜，并且彼此电连接。
发明内容
在具有如上所述的构造（其中有两个半导体基板粘贴在彼此之上且彼此电连接）的半导体装置中，存在有纵横比互不相同的多个连接孔。通常，这些连接孔包括贯穿粘贴在彼此之上的所述两个半导体基板的深孔以及仅穿过所述两个半导体基板中的一个半导体基板的浅孔。
如果必须同时对具有彼此不同的纵横比的各连接孔执行例如蚀刻工艺等处理，则由于纵横比不同，需要根据不同的孔而设定不同的处理最佳量。如此一来，会导致无法执行对于深连接孔和浅连接孔而言最佳的处理的问题。
鉴于此，本技术旨在提供能够执行对于与具有彼此不同的纵横比的多个孔的下部相连的各配线而言最佳的处理的能力。
根据本技术的第一方面，提供了一种半导体装置制造方法。所述方法包括第一工艺，所述第一工艺形成阻挡金属膜并利用溅射气体来执行物理蚀刻。所述第一工艺是在与第一开口的下部相连的配线及与第二开口的下部相连的配线上同时执行的。所述第一开口及所述第二开口形成于通过将第一半导体基板与第二半导体基板相互接合而得到的半导体基板中。所述第一开口与所述第二开口具有彼此不同的纵横比。
根据本技术的第二方面的半导体装置是采用包括如下工艺的制造方法予以制成的：所述工艺形成阻挡金属膜并利用溅射气体来执行物理蚀刻。所述工艺是在与第一开口的下部相连的配线及与第二开口的下部相连的配线上同时执行的，所述第一开口及所述第二开口形成于通过将第一半导体基板与第二半导体基板相互接合而得到的半导体基板中。所述第一开口及所述第二开口具有彼此不同的纵横比。
根据本技术的第三方面的电子设备设置有半导体装置，所述半导体装置是采用包括如下工艺的制造方法予以制成的：所述工艺形成阻挡金属膜并利用溅射气体来执行物理蚀刻。所述工艺是在与第一开口的下部相连的配线及与第二开口的下部相连的配线上同时执行的，所述第一开口及所述第二开口形成于通过将第一半导体基板与第二半导体基板相互接合而得到的半导体基板中。所述第一开口及所述第二开口具有彼此不同的纵横比。
根据本技术的第一方面至第三方面，执行了一种工艺以形成阻挡金属膜并利用溅射气体执行物理蚀刻，且该工艺是在与第一开口的下部相连的配线及与第二开口的下部相连的配线上同时执行的，所述第一开口及所述第二开口形成于通过在所述半导体装置中将第一半导体基板与第二半导体基板相互接合而得到的半导体基板中。所述第一开口与所述第二开口具有彼此不同的纵横比。
用作固体摄像装置的半导体装置可为独立的装置或为电子设备的内部模块。
根据本技术的第一方面至第三方面，能够执行对于与纵横比彼此不同的多个孔的下部相连的各配线而言最佳的处理。
附图说明
图1显示了根据本技术的一种实施形式的固体摄像装置的概要构造；
图2A至图2C是在说明图1所示的固体摄像装置中所采用的基板的构造时所参考的说明图；
图3是说明固体摄像装置的制造方法时的参考图；
图4是说明固体摄像装置的制造方法时的参考图；
图5是说明固体摄像装置的制造方法时的参考图；
图6是说明固体摄像装置的制造方法时的参考图；
图7是说明固体摄像装置的制造方法时的参考图；
图8是说明固体摄像装置的制造方法时的参考图；
图9是说明固体摄像装置的制造方法时的参考图；
图10是说明固体摄像装置的制造方法时的参考图；
图11是说明固体摄像装置的制造方法时的参考图；
图12是说明固体摄像装置的制造方法时的参考图；
图13是说明固体摄像装置的制造方法时的参考图；
图14A及图14B是显示了贯穿连接孔及贯穿连接孔附近区域的放大概要图；
图15示出了说明处于图9及图10所示状态中的工艺时所参考的说明性流程图；
图16是说明用于执行锚定工艺的腔室的构造时所参考的说明图；
图17A及图17B是说明锚定工艺的典型具体设定值时所参考的说明图；
图18是在说明锚定工艺的典型具体设定值时的参考图；
图19示出了具有不同配线材料的实施例；
图20A至图20F是详细说明图15中所示流程图的步骤S1时所参考的说明图；
图21是说明贯穿连接孔及连接孔的第二实施例时所参考的说明图；
图22A至图22G是说明根据第二实施例的第一形成方法时所参考的说明图；
图23A至图23E是说明根据第二实施例的第二形成方法时所参考的说明图；
图24是说明贯穿连接孔及连接孔的第三实施例时所参考的说明图；
图25A至图25D是说明根据第三实施例的形成方法时所参考的说明图；
图26A及图26B是说明具有不同纵横比的另一实施例时所参考的说明图；
图27是在说明具有不同纵横比的又一实施例时所参考的说明图；以及
图28是显示了用作电子设备的一部分的成像装置的典型构造的方框图，所述电子设备应用了本技术。
具体实施方式
以下将阐述本技术的各实施例。在以下说明中，本技术的各实施方案被简称为实施例。应注意，本说明被划分成下列话题：
1、用于构造及制造固体摄像装置的方法的概述
2、埋入贯穿连接导体及连接导体的详细工艺
1、用于构造及制造固体摄像装置的方法的概述
固体摄像装置的典型概要构造
图1是显示了固体摄像装置1的概要构造的图，固体摄像装置1用作应用了本技术的半导体装置的实例。图1所示的固体摄像装置1是背面照射型的MOS固体摄像装置。
图1所示的固体摄像装置1被构造成通常包括像素区域3以及环绕像素区域3的周边电路部。像素区域3及该周边电路部设置于半导体基板11（例如，硅基板）上。像素区域3包括多个像素2，该多个像素2被规则地布置以形成二维阵列。各像素2通常均具有光电转换部。周边电路部包括垂直驱动电路4、列信号处理电路5、水平驱动电路6、输出电路7、及控制电路8。
像素2中所采用的光电转换部通常为光电二极管。除了包括光电转换部之外，像素2还包括多个像素晶体管，所述多个像素晶体管分别是所谓的MOS晶体管。通常，像素2采用三个像素晶体管。这三个像素晶体管分别为传输晶体管、复位晶体管以及放大晶体管。在某些情形中，像素2采用四个像素晶体管，它们除了包括传输晶体管、复位晶体管以及放大晶体管之外还包括选择晶体管。
像素2可被构造成形成单元像素。由于该单元像素的等效电路与普通等效电路相同，故不再对像素2予以赘述。另外，像素2也可被构造成具有共享的像素结构。所述共享的像素结构被构造成包括多个光电二极管、多个传输晶体管、被共享的浮动扩散区、以及共享所述浮动扩散区的各个其它像素晶体管。换言之，所述共享的像素结构被构造成如下构造：其中，均含于单元像素中的多个光电二极管以及均含于单元像素中的多个传输晶体管共享各个其它像素晶体管。
控制电路8接收输入时钟信号及用于指示操作模式等的数据。另外，控制电路8输出例如关于固体摄像装置1的内部信息等数据。换言之，基于垂直同步信号、水平同步信号及主时钟信号，控制电路8产生控制信号及时钟信号以用作由例如垂直驱动电路4、列信号处理电路5、及水平驱动电路6等电路执行的操作的基准。随后，控制电路8将由此产生的时钟信号及控制信号提供至例如垂直驱动电路4、列信号处理电路5及水平驱动电路6等电路。
垂直驱动电路4通常是由移位寄存器构成，该移位寄存器用于选择像素驱动线并将脉冲提供至所选的像素驱动线，以驱动与该像素驱动线连接的像素2。以这样的方式，垂直驱动电路4以行为单位驱动像素。换言之，垂直驱动电路4以行为单位在垂直方向上依序地扫描并选择像素区域3中的像素2。像素2基于信号电荷而产生像素信号，其中信号电荷是根据像素2的用作光电转换部的光电二极管所接收的光量而产生的。随后，所选的像素2将由此产生的像素信号通过垂直信号线9提供至列信号处理电路5。
通常为每一列像素2均设置有列信号处理电路5。列信号处理电路5针对每一列来执行信号处理，例如消除由位于一行中的各像素2输出的信号上的噪声。更具体而言，由列信号处理电路5执行的信号处理包括相关双采样（Correlated Double Sampling；CDS）、信号放大、及模拟数字（AD）转换，其中相关双采样用于消除像素2所固有的固定图形噪声（fixed pattern noise）。
水平驱动电路6通常是由移位寄存器构成，该移位寄存器用于依序地输出水平扫描脉冲，以逐个地选择列信号处理电路5。依序选择的列信号处理电路5向水平信号线10输出像素信号。
输出电路7对通过水平信号线10从列信号处理电路5依序提供的信号执行信号处理，并输出经处理的信号。在某些情形中，输出电路7可能通常仅执行缓冲。在其他情形中，由输出电路7执行的信号处理可包括黑电平调整、列差异校正（column variation correction）以及各种数字信号处理。输入/输出端子12与外部元件交换信号。
接下来，参照图2A至图2C来说明图1所示的固体摄像装置1中所采用的基板的构造。
图2A是显示了传统的MOS固体摄像装置151的基板构造的图。如图所示，传统的MOS固体摄像装置151被构造成包括都安装于一个半导体芯片152中的像素区域153、控制电路154及逻辑电路155。逻辑电路155是用于执行信号处理的电路。通常，像素区域153与控制电路154形成图像传感器156。
另一方面，图2B及图2C分别示出了图1所示的固体摄像装置1的基板构造的图。如图2B所示，在图1所示的固体摄像装置1中，像素区域23及控制电路24安装于第一半导体芯片22上。另外，包括用于执行信号处理的信号处理电路的逻辑电路25安装于第二半导体芯片26上。第一半导体芯片22与第二半导体芯片26彼此电连接以形成半导体基板11，基于半导体基板11而构成了固体摄像装置1。
作为另一选择，如图2C所示，在固体摄像装置1中，像素区域23安装于第一半导体芯片22上，而控制电路24及包括信号处理电路的逻辑电路25安装于第二半导体芯片26上。第一半导体芯片22与第二半导体芯片26彼此电连接以形成半导体基板11，基于半导体基板11而构成了固体摄像装置1。
应注意，下述实施例的固体摄像装置1具有如图2B所示的构造。
用于制造固体摄像装置的方法
接下来，将参照图3至图13来说明固体摄像装置1的制造方法。
首先，如图3所示，在分配给第一半导体基板31的芯片部的区域中，形成处于半成品状态的图像传感器。所述图像传感器包括像素区域23及控制电路24。换言之，形成了像素区域23及控制电路24。在分配给第一半导体基板31（其通常由硅制成）的芯片部的区域中，也为每个像素都形成了用作光电转换部的光电二极管（PD）。另一方面，在半导体阱区域32中，形成各像素晶体管的源极及漏极区域33。半导体阱区域32是通过引入第一导电型（其通常为p型）的杂质而形成的区域。另一方面，源极及漏极区域33是通过引入第二导电型（其通常为n型）的杂质而形成的。光电二极管（PD）以及像素晶体管的源极及漏极区域33是通过从基板表面注入离子而形成的。
光电二极管（PD）被形成为在基板表面侧上具有n型半导体区域34及p型半导体区域35。在形成像素的基板表面上形成有栅极电极36，栅极电极36与基板表面之间夹置有栅极绝缘膜。栅极绝缘膜本身未显示于图中。栅极电极36与源极及漏极区域33形成两个像素晶体管Tr1及Tr2。
图3显示了两个像素晶体管Tr1及Tr2作为多个像素晶体管的代表。例如，与光电二极管（PD）邻近的像素晶体管Tr1用作传输晶体管，而像素晶体管Tr1的源极及漏极区域33用作浮动扩散区（FloatingDiffusion；FD）。各单元像素30彼此之间由元件隔离区域38隔离开。元件隔离区域38被构造成包括杂质扩散层，所述杂质扩散层的导电型不同于用作节点的扩散层的导电型。元件隔离区域38是通过执行所谓的硅的局部氧化（Local Oxidation of Silicon；LOCOS）工艺而形成，该工艺氧化第一半导体基板31以形成氧化硅膜。作为另一选择，通过执行浅沟槽隔离（Shallow Trench Isolation；STI）工艺而形成元件隔离区域38，该工艺在第一半导体基板31中开出沟槽并使用氧化硅膜填充所述沟槽。
另一方面，在控制电路24侧，在第一半导体基板31中形成构成控制电路24用的MOS晶体管。图3显示了MOS晶体管Tr3及Tr4作为构成控制电路24用的各MOS晶体管的代表。MOS晶体管Tr3与Tr4中的每一者均是通过由栅极绝缘层（未图示）将栅极电极36与源极及漏极区域33隔离开后而由n型源极及漏极区域33以及栅极电极36形成。
随后，在第一半导体基板31的表面上形成第一层层间绝缘膜39。随后，在第一层层间绝缘膜39上形成连接孔。接着，形成要被连接至所需晶体管的连接导体44。在形成具有互不相同的高度的连接导体44的过程中，在包括各MOS晶体管的表面在内的整个表面上形成层压堆叠体，所述堆叠体包括通常由氧化硅膜形成的第一绝缘薄膜43a及通常由氮化硅膜形成的第二绝缘薄膜43b。第二绝缘薄膜43b在形成接触孔的蚀刻工艺中用作蚀刻终止层，通过使用下文所述的连接导体44来填充所述接触孔而使所述接触孔电连接至栅极电极36以及源极及漏极区域33。上述第一层层间绝缘膜39形成于第二绝缘薄膜43b上。随后，在第一层层间绝缘膜39中，选择性地形成具有彼此不同的深度的连接孔，以到达如上所述用作蚀刻终止层的第二绝缘薄膜43b。接着，从连接孔继续地，选择性地蚀刻在各部分中具有相同膜厚度的第一绝缘薄膜43a及第二绝缘薄膜43b，以形成连续连接孔。随后，将连接导体44埋入在各自的连接孔中。如果不需要用于形成接触孔的蚀刻工艺的蚀刻终止层，则也无需形成第二绝缘薄膜43b。
随后，在第一层层间绝缘膜39中形成多层的配线40，以连接至连接导体44，从而形成多层配线层41。在此实施例中，这样的层的数目为三层。配线40通常由Cu（铜）制成。在由铜制成的配线40的情形中，配线40被涂覆有用于防止铜的扩散的阻挡金属膜。因此，在多层配线层41上形成覆盖配线40的盖膜（cap film）。所述盖膜便是所谓的保护膜42。在迄今为止所执行的工艺中，形成了具有处于半成品状态的控制电路24及像素区域23的第一半导体基板31。
另一方面，如图4所示，在分配给第二半导体基板45的芯片部的区域中，形成逻辑电路25，逻辑电路25包括处于半成品状态的信号处理电路以用作用于处理信号的电路。换言之，在位于第二半导体基板45（其通常为硅基板）的表面侧上的p型半导体阱区域46中，通过利用元件隔离区域50将各MOS晶体管彼此隔离开而形成构成逻辑电路25用的多个MOS晶体管。图中显示了MOS晶体管Tr6、Tr7及Tr8作为MOS晶体管的代表。MOS晶体管Tr6、Tr7及Tr8中的每一者均被形成为包括n型源极及漏极区域47以及栅极电极48，n型源极及漏极区域47形成为一对，n型源极及漏极区域47及栅极电极48是通过由栅极绝缘膜将栅极电极48与n型源极及漏极区域47隔离开而形成。可使用CMOS晶体管来取代MOS晶体管Tr6、Tr7、及Tr8。
随后，在第二半导体基板45的表面上形成第一层层间绝缘膜49。随后，在第一层层间绝缘膜49上形成连接孔，并形成要被连接至所需晶体管的连接导体54。在形成具有彼此不同的高度的连接导体54的过程中，以与先前所述的过程相同的方式在包括各MOS晶体管的表面在内的整个表面上形成层压堆叠体，所述堆叠体包括通常由氧化硅膜形成的第一绝缘薄膜43a及通常由氮化硅膜形成的第二绝缘薄膜43b。第二绝缘薄膜43b在蚀刻工艺中用作蚀刻终止层。上述第一层层间绝缘膜49形成在第二绝缘薄膜43b上。随后，在第一层层间绝缘膜49中，选择性地形成具有彼此不同的深度的连接孔，以到达用作蚀刻终止层的第二绝缘薄膜43b。接着，从连接孔继续地，选择性地蚀刻在各部分中具有相同膜厚度的第一绝缘薄膜43a及第二绝缘薄膜43b，以形成连续连接孔。随后，将连接导体54埋入各自的连接孔中。
另一方面，在分配给芯片部的区域中的期望位置处形成连接孔，该连接孔从第一层层间绝缘膜49的表面开始而到达第二半导体基板45中的期望深度。在此连接孔中，埋入用于取出电极（fetching electrode）的连接导体51。连接导体51可由例如Cu（铜）、W（钨）、或多晶硅等材料制成。在将连接导体51埋入连接孔中之前，在连接孔的内壁表面上形成用于使连接导体51与第二半导体基板45彼此绝缘的绝缘膜52。
随后，在第一层层间绝缘膜49中形成多层的配线53以用作多层配线层55，使得配线53连接至连接导体54以及用于上述取出电极的连接导体51。在此实施例中，这样的层的数目为3。配线53通常由Cu（铜）制成。以与前述方式相同的方式，在多层配线层55上形成用于覆盖配线53的盖膜。所述盖膜便是所谓的保护膜56。在迄今为止所执行的工艺中，形成了具有处于半成品状态的逻辑电路25的第二半导体基板45。
随后，如图5所示，将第一半导体基板31与第二半导体基板45粘贴于彼此之上，使得多层配线层41与多层配线层55相互面对。粘贴工艺可为等离子体接合工艺或为利用接合剂的接合工艺。在此实施例中，粘贴工艺为等离子体接合工艺。在等离子体接合工艺的情形中，如图6所示，在第一半导体基板31与第二半导体基板45之间的各接合表面上形成膜57。膜57可为等离子体原硅酸四乙酯（tetraethyl orthosilicate；TEOS）膜，等离子体SiN膜、SiON膜（也被称为阻挡膜）或SiC膜。随后对上面分别已形成有膜57的接合表面进行等离子体处理，以使各接合表面叠置于彼此之上。随后，对接合表面进行退火处理，以使各接合表面相互接合。在低温（例如，不超过400摄氏度的温度）下进行粘贴工艺是期望的。这是因为，在此种低温下不会对配线及其它组件产生影响。另一方面，在利用接合剂的接合工艺的情形中，在第一半导体基板31与第二半导体基板45之间的任一接合表面上形成如图7所示的接合剂层58。随后，进行处理以使各接合表面叠置于彼此之上，使得各接合表面通过接合剂层58而相互接合。
接着，如图8所示，从第一半导体基板31的背面31b侧开始，执行研磨与抛光工艺，以减小第一半导体基板31的膜厚度。进行减小膜厚度的工艺是为了使膜厚度接近光电二极管（PD）的厚度。在用于减小膜厚度的工艺结束之后，在光电二极管（PD）的背面上形成用于抑制暗电流的p型半导体层。该P型半导体层本身未显示于图中。例如，第一半导体基板31的原始膜厚度约为600微米。在此种情形中，第一半导体基板31的膜厚度被减小至1微米至10微米范围内的值，或者较佳地减小至1微米至5微米范围内的值。以往，通过粘贴单独制备的支撑基板来进行这样的膜厚度减薄工艺。然而，根据此实施例，通过利用上面已形成有逻辑电路25的第二半导体基板45兼作为支撑基板来执行减小第一半导体基板31的膜厚度的工艺。在减小膜厚度的工艺结束之后，在基板的背面上形成通常由氧化硅膜制成的层间绝缘膜59。当该固体摄像装置被构造成背面照射型的装置时，第一半导体基板31的背面31b为光入射表面。
接着，如图9所示，对于完成了膜厚度减薄工艺的第一半导体基板31，在分配给芯片部的区域中在期望位置处形成从背面31b侧开始的贯穿连接孔61。贯穿连接孔61穿透第一半导体基板31并到达第二半导体基板45的顶层配线53。此外，在第一半导体基板31上，在邻近于贯穿连接孔61的位置处，形成从背面31b侧开始的连接孔62。连接孔62到达第一半导体基板31中的第一层配线40。贯穿连接孔61与连接孔62中的每一者均可被形成为具有介于1微米至5微米范围内的接触直径尺寸。由于贯穿连接孔61与连接孔62中的每一者均是在第一半导体基板31的膜厚度已减薄之后形成的，因此纵横比减小，使得能够形成微细的孔。此外，贯穿连接孔61与连接孔62中的每一者均可被形成为具有在约5微米至约15微米典型范围内的接触深度。随后，在贯穿连接孔61与连接孔62中的每一者的内壁表面上均形成绝缘膜63。绝缘膜63是用于提供与第一半导体基板31的电绝缘的膜。
此时，像素区域23的制造工艺尚未完成，这是因为还未进行片上滤色器（on-chip color filter）及片上微透镜（on-chip micro-lens）的工艺。此外，逻辑电路25的制造工艺也尚未完成，原因在于仅形成了直到最高层配线53的电路。从电路技术的观点来看，形成最高层配线53的工艺是最佳的。因此，能够抑制制造成本。
接着，如图10所示，将贯穿连接导体64及连接导体65分别埋入在贯穿连接孔61及连接孔62中。贯穿连接导体64与连接导体65中的每一者均可由例如Cu（铜）、W（钨）、或Al（铝）等金属制成。随后，在第一半导体基板31的整个背面上形成绝缘保护膜66。绝缘保护膜66可为例如SiCN膜、等离子体氮化硅膜、或SiC膜等膜。
接着，如图11所示，在应当免受光照的区域上形成遮光膜67。在图11所示的模型图中，遮光膜67形成于控制电路24上。然而，遮光膜67也形成于其它像素晶体管上。遮光膜67可由例如钨等金属制成。遮光膜67电连接至接地的半导体阱区域32，使得能够防止遮光膜67进入电浮动状态。相反，如果对电连接至半导体阱区域32的遮光膜67施加接地电位，则能够防止半导体阱区域32进入电浮动状态。随后，在整个表面上形成钝化膜68以覆盖遮光膜67。钝化膜68可为例如等离子体氮化硅膜或CVD-SIN膜等膜。
钝化膜68及绝缘保护膜66具有对应于贯穿连接导体64及连接导体65的部分。这些部分中形成有连接孔69。随后，在连接孔69上形成连接配线72，在连接配线72与连接孔69之间夹置有阻挡金属膜71。连接配线72通常为铝膜。阻挡金属膜71为通常包括由Ti制成的下层及由TiN制成的上层的层压堆叠体。连接配线72通过连接孔69而连接至贯穿连接导体64及连接导体65。连接配线72用于将像素区域23及控制电路24连接至逻辑电路25。连接配线72对始于顶部表面的取出电极充当所谓电极焊盘的角色。在以下说明中，连接配线72也被称为电极焊盘72。
因此，图像传感器与逻辑电路25通过连接导体65、电极焊盘72、及贯穿连接导体64而彼此电连接。如上所述，图像传感器包括形成于第一半导体基板31上的像素区域23及控制电路24，而逻辑电路25则形成于第二半导体基板45上。随后，在电极焊盘72、钝化膜68、及绝缘保护膜66上形成平坦化膜73。
随后，如图12所示，对于每一像素，在平坦化膜73上形成片上滤色器74（例如，R（红色）片上滤色器、G（绿色）片上滤色器、及B（蓝色）片上滤色器）。随后，在每一个片上滤色器74上形成片上微透镜75。片上滤色器74及片上微透镜75是对应于像素区域23中的每一单元像素而形成。应注意，为了使对实施例的说明易于理解，图12是以放大图的形式给出的，其显示了不包括片上滤色器74及片上微透镜75的横截面结构。因此，片上滤色器74的节距尺寸及片上微透镜75的节距尺寸看起来小于单元像素的节距尺寸。随后，通过进行蚀刻工艺来选择性地去除透镜材料膜75a及平坦化膜73，以露出电极焊盘72。
另一方面，在第二半导体基板45侧上，如图13所示，对表面进行研磨与抛光工艺，以露出起到上述取出电极作用的连接导体51的表面。第二半导体基板45具有让连接导体51暴露出来的表面。随后，在让连接导体51暴露出来的该表面上形成钝化膜76之后，为连接导体51形成开口77，并以通过开口77与连接导体51电连接的状态形成电极凸块78。
这样，在第一半导体基板31中，像素区域23及控制电路24处于成品状态。在第二半导体基板45中，逻辑电路25也处于成品状态。接着，最后，由相互接合的第一半导体基板31与第二半导体基板45构成图13所示的接合基板，并将所述接合基板划分成芯片，以完成图1及图2B所示的固体摄像装置1的制造工艺。换言之，图13所示的第一半导体基板31的芯片单元是图2B所示的第一半导体芯片22，而图13所示的第二半导体基板45的芯片单元则是图2B所示的第二半导体芯片26。
在固体摄像装置1中，当使用电极焊盘72时，可对电极焊盘72进行引线接合（wire bonding）工艺，以将电极焊盘72连接至外部配线。另一方面，当使用电极凸块78时，可对电极凸块78进行倒装接合（facedown bonding）工艺，以将电极凸块78连接至外部配线。因此，视用户所需，可使用电极焊盘72与电极凸块78中的任一者。
通常可通过利用电极焊盘72来检查固体摄像装置1。另外，固体摄像装置1被检查两次。在第一次检查中，在晶圆状态下检查固体摄像装置1。另一方面，在第二次检查中，通过将晶圆划分成芯片并检查处于最终模块状态的固体摄像装置1来检查固体摄像装置1。
根据作为用于制造固体摄像装置1的方法的上述制造方法，像素区域23及控制电路24形成于第一半导体基板31的芯片部中，而用于处理信号的逻辑电路25则形成于第二半导体基板45的芯片部中。以这样的方式，固体摄像装置1被制造成如下构造：其中，用于提供像素区域23的功能的芯片部不同于用于提供逻辑电路25的功能的芯片部。因此，能够采用对于像素区域23而言最佳的工艺形成技术以及对于逻辑电路25而言最佳的工艺形成技术。因此，像素区域23及逻辑电路25能够充分地展现其各自的性能。于是，能够提供具有高性能的固体摄像装置1。
如果采用图2C所示的构造，则需要在第一半导体芯片22侧上仅形成用于接收光的像素区域23。在此种构造中，控制电路24及逻辑电路25是与像素区域23分开的并形成于第二半导体芯片26上。因此，能够独立地选择对于各功能芯片而言最佳的工艺技术。此外，可减少产品模块的面积。
如前所述，第一半导体基板31具有像素区域23及控制电路24，而第二半导体基板45则具有逻辑电路25。根据上述制造方法，在第一半导体基板31与第二半导体基板45两者均处于半成品状态的情况下，第一半导体基板31与第二半导体基板45被粘贴于彼此之上。此时，第一半导体基板31在厚度减薄工艺中被减薄。换言之，在用于减小第一半导体基板31厚度的厚度减薄工艺中，第二半导体基板45也兼用作支撑基板。因此，能够减少材料数目以及制造工艺的数目。另外，由于贯穿连接孔61是在已经执行上述厚度减薄工艺之后形成的，因此贯穿连接孔61的纵横比减小，使得可形成高精度的贯穿连接孔61。最重要的是，贯穿连接导体64埋入在具有低纵横比的贯穿连接孔61中，而连接导体65埋入在连接孔62中。因此，当然能够利用与使用W（钨）等的情况下一样的覆盖特性良好的金属材料。此外，也能够利用与使用Cu（铜）等的情况下一样的覆盖特性差的金属材料。换言之，对于用来连接的导电材料没有限制。因此，像素区域23及控制电路24能以高的精度电连接至逻辑电路25。因此，能够实施大规模生产、抑制制造成本、并且制造出具有高性能的固体摄像装置1。
2、埋入贯穿连接导体及连接导体的详细工艺
上述固体摄像装置1的制造工艺包括埋入贯穿连接导体64及连接导体65的工艺。以下，将详细地说明埋入贯穿连接导体64及连接导体65的工艺。换言之，以下说明将解释先前参照图9及图10所述的工艺的细节。
示出了贯穿连接孔及连接孔的附近区域的放大图
图14A粗略地示出了第一实施例的贯穿连接孔61及连接孔62的附近区域。此图仅显示了图10中所示构造中所包含的某些部分，它们作为分别与下述内容相关的部分。另一方面，图14B是显示了贯穿连接孔61的放大图。
如图14B所示，在贯穿连接孔61中所包含的绝缘膜63与贯穿连接孔61中所埋入的贯穿连接导体64之间形成阻挡金属膜81及Cu籽晶层（Cu seed layer）82。阻挡金属膜81是用于防止由Cu制成的贯穿连接导体64扩散的膜，而Cu籽晶层82则是在采用电镀方法将贯穿连接导体64埋入到贯穿连接孔61中时用作电极的层。阻挡金属膜81是由例如（仅举几个例子）Ta（钽）、Ti（钛）、W（钨）、Zr（锆）、氮化物膜、或碳化物膜等材料制成。在此实施例中，阻挡金属膜81是由Ta（钽）制成。对于连接孔62，同样地，以与贯穿连接孔61相同的方式形成阻挡金属膜81及Cu籽晶层82。
如图14A所示，贯穿连接孔61穿过粘贴表面而连接至第二半导体基板45。因此，与第一半导体基板31中的连接孔62相比，贯穿连接孔61更深。换言之，贯穿连接孔61与连接孔62是具有彼此不同的纵横比的连接孔。在以下说明中，在某些情形中，贯穿连接孔61及连接孔62也分别被称为高纵横比（高AR）通孔及低纵横比（低AR）通孔。
当调整在干法蚀刻制造时所进行的蚀刻工艺的最佳时间时，用作高AR通孔的贯穿连接孔61与用作低AR通孔的连接孔62相比，难以调整关于具有深的通孔底部的贯穿连接孔61的最佳时间。此外，在用于清除蚀刻后的残余物的灰化工艺中以及在通过利用化学清洁剂而使残余物清除最佳化的工艺中，与连接孔62相比，贯穿连接孔61难以处理。因此，在贯穿连接孔61的情形中，在形成阻挡金属膜81之前执行作为预处理的蚀刻工艺是有效的。在此种情形中，通过采用物理地清除残余物的物理溅射法来执行该蚀刻工艺。
然而，由于同时也对用作低AR通孔的连接孔62进行上述预处理，因此会导致不可避免地对具有浅的通孔底部的连接孔62进行了过度的蚀刻工艺的问题。如果对连接孔62执行了过度的蚀刻工艺，则会无意中将与连接孔62的下部相连的配线40磨碎，且被研磨掉的配线碎片会飞散至位于连接孔62的下部的邻近区域中的内壁。因此，之后形成的阻挡金属膜81的覆盖性（coverage）会劣化。如果阻挡金属膜81的覆盖性劣化，则对Cu籽晶层82的粘附会变得不充分。对Cu籽晶层82的不充分粘附会导致产生Cu孔隙。如果产生Cu孔隙，则很有可能使电阻变得不稳定并使连接通孔的可靠性劣化。换言之，在用作难以清洁的高AR通孔的贯穿连接孔61与用作容易清洁的低AR通孔的连接孔62之间存在物理清除量的差异。因此，会导致难以在高AR通孔与低AR通孔两者中均获得稳定的通孔电阻的问题。
为解决上述问题，根据本发明技术的固体摄像装置1采用由图15所示的说明性流程图所代表的方法。此种方法使得能够执行对高AR通孔及低AR通孔两者均最佳的处理。
用于形成连接路径的处理的流程
图15示出了在下面说明由固体摄像装置1执行的连接导体埋入处理时所参照的流程图，所述埋入处理是以形成高AR通孔及低AR通孔的步骤开始并以将连接导体埋入高AR通孔及低AR通孔中的步骤结束的处理。
首先，该流程图以步骤S1开始，在步骤S1中，如图9所示，执行连接孔形成工艺，从而自第一半导体基板31的背面31b侧形成具有彼此不同的纵横比的多个连接孔。在此步骤中所形成的连接孔是贯穿连接孔61及连接孔62。
随后，在下一步骤S2中，执行氢气清洁（hydrogen cleansing）工艺，以通过利用温度介于200摄氏度至300摄氏度范围内的氢气来清洁贯穿连接孔61及连接孔62。此时，由于自然氧化，会在位于贯穿连接孔61与连接孔62每一者的通孔底部处的Cu配线的表面上形成铜氧化物。在稍后所述的接下来的锚定处理工艺中，并不特意地对用作低AR通孔的连接孔62的通孔底部执行物理蚀刻工艺。因此，很有可能不会去除上述铜氧化物。为解决此问题，在步骤S2中利用氢气来进行还原处理。通过进行还原处理，能够清洁位于连接孔62的通孔底部处的Cu配线表面，使得该Cu配线表面变成能够在其上形成清洁的金属间接合的界面。
随后，在下一步骤S3中，执行锚定处理工艺，从而在形成阻挡金属膜81用的腔室内同时对贯穿连接孔61及连接孔62执行利用氩气的物理蚀刻工艺以及形成阻挡金属膜81的膜形成工艺。在此种锚定处理工艺中，特意地对用作高AR通孔的贯穿连接孔61的通孔底部执行物理蚀刻工艺。然而，如上所述，并不特意地对用作所需钻孔量（boring quantity）小的低AR通孔的连接孔62的通孔底部执行物理蚀刻工艺。因此，用作高AR通孔的贯穿连接孔61的通孔底部的钻孔量大于用作低AR通孔的连接孔62的通孔底部的钻孔量。
随后，在下一步骤S4中，在用于形成阻挡金属膜81的腔室中，通过停止利用氩气的物理蚀刻工艺来执行阻挡金属膜形成工艺。执行该阻挡金属膜形成工艺只是为了同时为贯穿连接孔61及连接孔62形成阻挡金属膜81。
随后，在下一步骤S5中，在已经执行了阻挡金属膜形成工艺从而为贯穿连接孔61及连接孔62形成了阻挡金属膜81的情况下，执行Cu籽晶膜形成工艺以在贯穿连接孔61及连接孔62上形成Cu籽晶层82。
随后，在下一步骤S6中，执行Cu埋入工艺，以通过采用电镀方法而将Cu（铜）埋入在贯穿连接孔61及连接孔62中。埋入在贯穿连接孔61及连接孔62中的Cu（铜）分别用作贯穿连接导体64及连接导体65。
如上所述，在将连接导体埋入在纵横比彼此不同的多个连接孔中的处理中，执行锚定工艺以形成阻挡金属膜81并同时进行使用氩气的物理蚀刻。所述连接孔是贯穿连接孔61及连接孔62。上述物理蚀刻也被称为反溅射（inverse sputtering）。在锚定工艺中，用作高AR通孔的贯穿连接孔61的通孔底部的钻孔量可被设定为大的值，而用作低AR通孔的连接孔62的通孔底部的钻孔量可被设定为小的值。在以下说明中，钻孔量也被称为蚀刻量。因此，能够在纵横比彼此不同的各连接孔的通孔底部处获得稳定的电阻。
用于锚定工艺的腔室的构造
图16是在下面说明用于进行锚定工艺的溅射装置101中所采用的腔室111的构造时所参照的说明图。
在溅射装置101中所采用的腔室111上，安装有与靶材用直流（DC）电源112相连接的强磁场阴极磁铁113，使得可执行低电压远程电离溅射（low-voltage remote ionization sputtering）。此外，腔室111具有与平台偏压电源（stage bias power supply）116相连接的基板平台115。因此，在腔室111上包括高频偏压施加机构。基板平台115上安装有晶圆114。晶圆114是第一半导体基板31与第二半导体基板45的接合基板。
在具有上述腔室111的溅射装置101中，能够通过控制由平台偏压电源116所施加的功率来调整利用氩离子进行的蚀刻工艺的蚀刻量。此外，也可通过控制由靶材用DC电源112所施加的功率来调整靶材（Ta）117的释放量。
此外，与由靶材（Ta）117所释放的阻挡金属溅射膜分离地，腔室111还设置有用于促进由溅射气体供应部118供应的Ar（氩）气电离的感应耦合等离子体（Inductively Coupled Plasma；ICP）天线119。ICP天线119连接至ICP电源120。因此，可同时控制用于形成阻挡金属膜（Ta）的工艺以及利用氩离子进行的物理蚀刻的量。
一般而言，当采用物理气相沉积（Physical Vapor Deposition；PVD）方法来执行膜形成工艺时，溅射膜（Ta）的覆盖率会随着纵横比的增大而降低。另一方面，氩离子通过基板偏压而被吸引至通孔底部，使得蚀刻速度对纵横比的依赖性变小。
在此种情形中，具有图16所示结构的溅射装置101执行锚定工艺。换言之，溅射装置101同时执行阻挡金属膜81（也被称为Ta膜）的形成工艺以及利用氩离子进行的蚀刻工艺。通过同时执行阻挡金属膜81的形成工艺以及蚀刻工艺，在用作高AR通孔的贯穿连接孔61的通孔底部处会推进蚀刻过程。然而，在用作低AR通孔的连接孔62的通孔底部处，在不执行蚀刻工艺的情况下形成阻挡金属膜81。因此，能够执行对具有彼此不同的纵横比的贯穿连接孔61及连接孔62而言分别最佳的处理。
接下来，参照图17A及图18，以下说明将解释关于锚定工艺的设定值的典型具体实例。然而，锚定工艺的设定值的这些具体实例仅仅是典型实例。换言之，理所当然的是，连接孔的最佳设定值根据孔的纵横比的不同而不同。
图17A示出了将用作高AR通孔的贯穿连接孔61的通孔底部的钻孔量设定为最小值的典型实例。在此典型实例中，将用作高AR通孔的贯穿连接孔61的通孔底部的钻孔量设定为10nm，而将用作低AR通孔的连接孔62的通孔底部的钻孔量设定为0nm。
在如同图17A所示那样的钻孔量的情形中，可例如通过如下方式来实施锚定工艺：将氩气的压力设定为介于0.1Pa至0.3Pa范围内的值，将靶材用DC电源112所输出的功率设定为500W，并将平台偏压电源116所输出的功率设定为300W。
另一方面，图17B示出了将用作高AR通孔的贯穿连接孔61的通孔底部的钻孔量设定为最大值并将用作低AR通孔的连接孔62的通孔底部的钻孔量设定为恒定值的典型实例。更具体而言，在此典型实例中，将用作高AR通孔的贯穿连接孔61的通孔底部的钻孔量设定为70nm，而将用作低AR通孔的连接孔62的通孔底部的钻孔量设定为30nm。
在如同图17B所示那样的钻孔量的情形中，可例如通过如下方式来实施锚定工艺：将氩气的压力设定为介于0.1Pa至0.3Pa范围内的值，将靶材用DC电源112所输出的功率设定为500W，并将平台偏压电源116所输出的功率设定为1,000W。
如上所述，较佳的是：在固体摄像装置1中，将用作高AR通孔的贯穿连接孔61的通孔底部的钻孔量设为介于10nm至70nm范围内的值，而将用作低AR通孔的连接孔62的通孔底部的钻孔量设为介于0nm至30nm范围内的值。
如上所述，通过控制平台偏压电源116所输出的功率，能够调整蚀刻量，且通过控制靶材用DC电源112所输出的功率，能够调整阻挡金属膜81（也被称为Ta膜）的厚度。图18在横轴上示出了最佳设定值范围，其中横轴是表示平台偏压电源116所输出的功率与靶材用DC电源112所输出的功率之比。
图18中所示的文字表述“平台偏压功率/DC功率”是平台偏压电源116所输出的功率与靶材用DC电源112所输出的功率之比。如果将这个功率比设定为介于图中以0.5至2.0的范围示出的最佳设定值范围内的值，则能够执行对于用作高AR通孔的贯穿连接孔61以及用作低AR通孔的连接孔62而言最佳的处理。应注意，在锚定工艺之后执行的阻挡金属膜形成工艺中，能够减小由平台偏压电源116输出的功率，以仅执行用于形成阻挡金属膜81的处理。
如上所述，通过将第一半导体基板31与第二半导体基板45相互接合并通过减薄第一半导体基板31的厚度来制造固体摄像装置1。对于其中包括未相互接合的两个半导体基板的基板而言，其厚度变化仅由层间膜的厚度变化引起。另一方面，对于其中包括相互接合的两个半导体基板的最终基板而言，其厚度变化是由层间膜的厚度变化以及在减薄最终基板厚度的工艺中所产生的变化而引起的。因此，在接合工艺之后所形成的用作高AR通孔的贯穿连接孔61的深度变化较大。因此，难以控制加工之后的残余物。为解决此问题，提供了一种有效的用于获得清洁的界面的物理清除工艺。特别地，如果用作高AR通孔的贯穿连接孔61与用作低AR通孔的连接孔62是同时形成的，则在试图防止对连接孔62执行过度的加工处理时会导致某些问题，这些问题包括对用作高AR通孔的贯穿连接孔61的加工不足。为解决这些问题，提供了一种有效的通过采用物理清除方法来执行的孔处理。
用铝制造顶层配线的实例
在上述实例中，多层配线层41及多层配线层55的配线40及配线53是由Cu（铜）制成。然而，一般而言，一些容易获得的半导体基板是具有如下布线结构的基板：该布线结构包括以Al（铝）作为母材而制成的顶层配线。换言之，图19所示的实施例是这样的示例：其中，第二半导体基板45的顶层配线53A是由Al制成的。
如果贯穿连接孔61的通孔底部的配线53A是Al配线，则由于自然氧化，会在Al配线53A的表面上形成铝氧化物层。如果对该铝氧化物层执行上述还原处理（该还原处理也是利用氢气对由于Cu配线的自然氧化而形成的铜氧化物层而执行的），则无法获得上述还原处理的效果。为此，利用物理溅射的蚀刻工艺就是绝对必需的。因此，如果贯穿连接孔61及连接孔62具有彼此不同的纵横比，且具有高纵横比的贯穿连接孔61的通孔底部的配线53A是Al配线，则上述锚定工艺的执行会提供良好的效果。
贯穿连接孔及连接孔的连接孔形成工艺
接下来，参照图20A至图20F，以下说明解释了在步骤S1中所执行的用于形成贯穿连接孔61及连接孔62的连接孔形成工序的细节。
在第一工序中，如图20A所示，在用抗蚀剂201涂覆层间绝缘膜59的整个表面之后，在抗蚀剂201上对应于用作低AR通孔的连接孔62的区域中形成开口。如前所述，层间绝缘膜59是位于在图8所示状态下的第一半导体基板31的背面31b侧上的膜。
随后，在第二工序中，如图20B所示，在与抗蚀剂201的开口区域相对应的位置处蚀刻第一半导体基板31，以形成到达第一层配线40的连接孔62。在形成了连接孔62之后，去除已完成图形化工艺的抗蚀剂201。
随后，在第三工序中，如图20C所示，在第一半导体基板31的背面31b侧对抗蚀剂202执行图形化工艺，以在对应于用作高AR通孔的贯穿连接孔61的区域中形成开口。
随后，在第四工序中，如图20D所示，在与抗蚀剂202的开口区域相对应的位置处蚀刻第一半导体基板31，以形成贯穿连接孔61，贯穿连接孔61贯穿第一半导体基板31而到达第二半导体基板45的顶层配线53。在形成了贯穿连接孔61之后，去除已完成图形化工艺的抗蚀剂202。
随后，在第五工序中，如图20E所示，在包括贯穿连接孔61及连接孔62的内壁表面在内的表面上形成用于与第一半导体基板31电绝缘的绝缘膜63。
最后，在第六工序中，如图20F所示，从贯穿连接孔61的通孔底部及连接孔62的通孔底部去除绝缘膜63，以得到图9所示的状态。
如上所述，在步骤S1中形成了贯穿连接孔61及连接孔62。
贯穿连接孔及连接孔的第二实施例
在此实施例中，如先前参照图11所述，通过在第一半导体基板31与连接配线72（其为铝层）之间夹置阻挡金属膜71而在第一半导体基板31上形成连接配线72。连接配线72将贯穿连接孔61的贯穿连接导体64连接至连接孔62的连接导体65。
然而，例如如图21所示，也可在第一半导体基板31中形成通孔间配线220，以将贯穿连接孔61的贯穿连接导体64连接至连接孔62的连接导体65。
换言之，图21显示了具有彼此不同的纵横比的贯穿连接孔61与连接孔62的第二实施例。
用于制造第二实施例的贯穿连接孔及连接孔的第一种方法
接下来，参照图22A至图22G，以下说明解释了用于制造图21所示的第二实施例（其作为贯穿连接孔61及连接孔62的另一实施例）的第一种方法。
在第一工序中，如图22A所示，对抗蚀剂221执行图形化工艺及蚀刻工艺达到预先确定的深度，以在第一半导体基板31的背面31b侧上对应于通孔间配线220的区域中形成开口。
随后，在第二工序中，如图22B所示，对抗蚀剂222执行图形化工艺，以仅在用作低AR通孔的连接孔62的区域中形成开口。接着，在与抗蚀剂222的开口区域相对应的位置处对第一半导体基板31执行蚀刻工艺。随后，如图22C所示，在形成了到达第一层配线40的连接孔62之后，去除已完成图形化工艺的抗蚀剂222。
随后，在第三工序中，如图22D所示，在位于第一半导体基板31的背面31b侧上的层间绝缘膜59上对抗蚀剂223执行图形化工艺，以仅在与用作高AR通孔的贯穿连接孔61相对应的区域中形成开口。
随后，在第四工序中，如图22E所示，在与抗蚀剂223的开口区域相对应的位置处对第一半导体基板31执行蚀刻工艺，以形成贯穿连接孔61，贯穿连接孔61贯穿第一半导体基板31而到达第二半导体基板45的顶层配线53。在形成了贯穿连接孔61之后，去除已完成图形化工艺的抗蚀剂223。
随后，在第五工序中，如图22F所示，在包括贯穿连接孔61及连接孔62的内壁表面在内的表面上形成绝缘膜63。
最后，在第六工序中，如图22G所示，从贯穿连接孔61的通孔底部及连接孔62的通孔底部去除绝缘膜63，以便得到图21所示的状态。
用于制造第二实施例的贯穿连接孔及连接孔的第二种方法
接下来，参照图23A至图23E，以下说明解释了用于制造图21所示的第二实施例（其作为贯穿连接孔61及连接孔62的另一实施例）的第二种方法。
在第一工序中，如图23A所示，对抗蚀剂231执行图形化工艺及蚀刻工艺达到预先确定的深度，以在第一半导体基板31的背面31b侧上对应于通孔间配线220的区域中形成开口。
随后，在第二工序中，如图23B所示，对抗蚀剂232执行图形化工艺，以在对应于贯穿连接孔61及连接孔62两者的区域中形成开口。接着，如图23C所示，在与抗蚀剂232的开口区域相对应的位置处对第一半导体基板31执行蚀刻工艺，以同时形成连接孔62及贯穿连接孔61。随后，在形成了连接孔62及贯穿连接孔61之后，去除已完成图形化工艺的抗蚀剂232。
随后，在第三工序中，如图23D所示，在包括贯穿连接孔61及连接孔62的内壁表面在内的表面上形成绝缘膜63。
最后，在第四工序中，如图23E所示，从贯穿连接孔61的通孔底部及连接孔62的通孔底部去除绝缘膜63，以便得到图21所示的状态。
因此，对于如上所述所设计的第二实施例，前述锚定工艺在实现贯穿连接孔61及连接孔62时显然也是有效的。
贯穿连接孔及连接孔的第三实施例
图24是在以下说明纵横比彼此不同的贯穿连接孔61及连接孔62的第三实施例时所参照的说明图。
在图24所示的第三实施例的情形中，贯穿连接孔61与连接孔62在不利用连接配线的情况下直接相互连接。
用于制造第三实施例的贯穿连接孔及连接孔的方法
接下来，参照图25A至图25D，以下说明解释了用于制造图24所示的第三实施例（其作为贯穿连接孔61及连接孔62的再一实施例）的方法。
在第一工序中，如图25A所示，在第一半导体基板31的背面31b侧上对抗蚀剂241执行图形化工艺，以在对应于贯穿连接孔61及连接孔62二者的区域中形成开口。
随后，在第二工序中，如图25B所示，对第一半导体基板31执行蚀刻工艺至预先确定的深度，以同时形成贯穿连接孔61及连接孔62。
随后，在第三工序中，如图25C所示，在包括贯穿连接孔61及连接孔62的内壁表面在内的表面上形成绝缘膜63。
最后，在第四工序中，如图25D所示，从贯穿连接孔61的通孔底部及连接孔62的通孔底部去除绝缘膜63，以便得到图24所示的状态。
因此，对于如上所述所设计出的第三实施例，前述锚定工艺在实现贯穿连接孔61及连接孔62时显然也是有效的。
具有不同纵横比的其他实施例
上述说明已阐释了分别包括纵横比彼此不同的贯穿连接孔61及连接孔62的各种实施例。然而，本技术的应用绝不仅限于对具有彼此不同的纵横比的连接孔执行的处理。换言之，本技术也可应用于对连接至贯穿连接孔的下部的配线的表面以及连接至具有与贯穿连接孔的纵横比不同的纵横比的孔的下部的配线的表面执行的处理。因此，本技术使得能够执行对与贯穿连接孔的下部相连的配线的表面以及与所述孔的下部相连的配线的表面而言最佳的处理。
例如，如图26A及图26B所示，半导体基板250的贯穿连接孔251利用连接配线252而连接至半导体基板250的配线层253。对于此种构造，本技术可应用于同时对贯穿连接孔251的底部251A及位于连接配线252与配线层253之间的连接面254执行的处理。在此种情形中，连接配线252可由例如Cu（铜）、W（钨）、或Al（铝）等材料制成。如果连接配线252是由Al制成，则使用TiN等来制造上述盖膜。如果连接配线252是由Cu制成，则用于在锚定工艺中形成膜的材料可为Ta（钽）、Ti（钛）、Zr（锆）、Ru（钌）或上述金属的合金。另一方面，如果连接配线252是由W或Al制成，则用于在锚定工艺中形成膜的材料可为Ti或TiN等。
此外，本技术也可应用于对具有相同高度但具有彼此不同的纵横比的多个连接孔进行的处理。图27是示出了根据包括具有相同高度但具有彼此不同的纵横比的多个连接孔的又一实施例的凸块的结构的说明图，所述凸块用于从焊盘部引出功率或信号。
一般而言，引出电路（drawing circuit）包括电源线及信号线。电源线具有大的电容，并且较佳的是减小线路电阻以及通孔电阻。因此，期望提供具有相对较大的接触面积的电源线。另一方面，信号线具有小的电容，但较佳的是利用大量的这种信号线。因此，期望的是形成微小的凸块并因此减小接触面积。因此，如图27所示，对于电源线，与在用于低AR连接孔的结构的情形中一样，采用具有大的接触面积的凸块结构。另一方面，对于信号线，则与在用于高AR连接孔的结构的情形中一样，采用具有小的接触面积的凸块结构。
在用于同时形成这些凸块的加工工艺中，在具有大面积的凸块的情形中，容易实现对加工后的焊盘连接界面的清洁。另一方面，在具有小面积的凸块的情形中，则难以获得稳定及清洁的状态。这是因为设置有许多的均具有小面积的微小凸块。为解决此问题，上述本技术提供了锚定工艺，所述锚定工艺改变低AR通孔及高AR通孔的钻孔量，使得即使同时形成这些凸块金属时也可获得稳定的接触电阻，所以所述锚定工艺能够实现对低AR通孔与高AR通孔每一者而言均最佳的处理。应注意，其中除电源线以外的其他线的也具有大接触面积的上述结构可为用于散热的引出结构。
以上的说明总结如下。基于本技术的锚定工艺可应用于对连接至纵横比彼此不同的多个孔中的每一者的下部的配线的表面执行的处理。在此种情形中，所述孔包括连接孔。锚定工艺对于其中纵横比之间的差在二倍以上且接触直径的值介于1微米至100微米范围内的情形尤其有效。接触直径也被称为孔径（aperture）。
对电子设备的典型应用
上述固体摄像装置1可应用于各种设备中，举几个例子来说，这些设备包括例如数码照相机及数码摄像机等摄像装置、具有摄像功能的移动电话以及分别具有摄像功能的其它设备。
图28是显示了用作电子设备的一部分的成像装置301的典型构造的方框图，其中所述电子设备应用了本技术。
图28所示的成像装置301被构造成包括光学系统302、快门装置303、固体摄像装置304、控制电路305、信号处理电路306、显示器307及存储器308。成像装置301能够捕捉静止图像及移动图像。
光学系统302被构造成采用一个或多个透镜。光学系统302将来自拍摄对象的入射光引导至固体摄像装置304。上述光因此而照射到固体摄像装置304的光接收表面。
快门装置303被放置于光学系统302与固体摄像装置304之间的位置处。根据控制电路305所输出的驱动信号，固体摄像装置304控制经由快门装置303从光学系统302传播至固体摄像装置304的光的光照射周期及遮光周期。
固体摄像装置304是上述固体摄像装置1。固体摄像装置304根据经过光学系统302及快门装置303传播并到达固体摄像装置304的光而在一定周期内累积信号电荷。由所述光在固体摄像装置304的光接收表面上形成图像。根据控制电路305所提供的驱动信号（也被称为时序信号）来将固体摄像装置304中所累积的信号电荷传输至信号处理电路306。可将固体摄像装置304实现成仅由固体摄像装置304组成的芯片。作为另一选择，也可将固体摄像装置304实现成相机模块的一部分，该相机模块是还包括其它组件的封装体，所述其它组件是从光学系统302到信号处理电路306。
控制电路305驱动固体摄像装置304及快门装置303。具体而言，控制电路305产生驱动信号，所述驱动信号用于控制由固体摄像装置304执行的将信号电荷传输至信号处理电路306的操作以及由快门装置303执行的快门操作。
信号处理电路306对从固体摄像装置304接收的信号电荷执行各种信号处理。作为信号处理电路306所执行的信号处理结果而得到的图像数据被提供至显示器307，以显示基于所述数据的图像。图像数据也被提供至用于存储或记录数据的存储器308。
上述实施例均为其中将本技术应用于固体摄像装置的实例。然而，本技术的应用绝不仅限于固体摄像装置。换言之，本技术也可应用于各种半导体装置（例如，存储器件及多功能器件）。换句话说，本技术也可应用于如下半导体装置：所述半导体装置被构造成采用了粘贴于彼此上面的第一半导体基板及第二半导体基板，并至少设置有穿透第一半导体基板并到达第二半导体基板的贯穿连接孔。
此外，本技术的实施方式绝不仅限于上述各实施例。换言之，可在不背离本技术的要旨的范围内以各种方式改变上述各实施例。
应注意，也可将本技术实现为以下实施方式：
（1）一种半导体装置制造方法，其包括第一工艺，所述第一工艺形成阻挡金属膜并利用溅射气体来执行物理蚀刻，所述第一工艺是在与第一开口的下部相连的配线及与第二开口的下部相连的配线上同时执行的工艺，所述第一开口及所述第二开口形成于通过将第一半导体基板与第二半导体基板相互接合而得到的半导体基板中，所述第一开口和所述第二开口用作具有彼此不同的纵横比的第一开口及第二开口。
（2）如上述实施方式（1）所述的半导体装置制造方法，其中，所述第一开口是贯穿所述第一半导体基板的贯穿连接孔，而所述第二开口是所述第一半导体基板中的连接孔。
（3）如上述实施方式（2）所述的半导体装置制造方法，其中，在所述第一工艺中，特意地对作为高纵横比孔的所述第一开口的孔底部执行所述物理蚀刻，并且不特意地对作为所需钻孔量小的低纵横比孔的所述第二开口的孔底部执行所述物理蚀刻。
（4）如上述实施方式（1）所述的半导体装置制造方法，其中，所述第一开口及所述第二开口是具有彼此相等的高度及彼此不同的纵横比的连接孔。
（5）如上述实施方式（1）至（4）中任一项所述的半导体装置制造方法，所述方法还包括：在所述第一工艺之后执行的第二工艺，所述第二工艺与所述第一工艺是在同一腔室中执行的，所述第二工艺仅形成所述阻挡金属膜。
（6）如上述实施方式（1）至（4）中任一项所述的半导体装置制造方法，在所述第一工艺之前还包括连接孔形成工艺，其中，所述连接孔形成工艺从所述第一半导体基板的背面侧形成具有彼此不同的纵横比的所述第一开口和所述第二开口。
（7）一种半导体装置，其是采用包括如下工艺的制造方法制成的：所述第一工艺形成阻挡金属膜并利用溅射气体来执行物理蚀刻，所述第一工艺是在与第一开口的下部相连的配线及与第二开口的下部相连的配线上同时执行的工艺，所述第一开口及所述第二开口形成于通过将第一半导体基板与第二半导体基板相互接合而得到的半导体基板上，所述第一开口和所述第二开口用作具有彼此不同的纵横比的第一开口和第二开口。
（8）一种电子设备，其包括半导体装置，所述半导体装置是采用包括如下工艺的制造方法制成的：所述第一工艺形成阻挡金属膜并利用溅射气体来执行物理蚀刻，所述第一工艺是在与第一开口的下部相连的配线及与第二开口的下部相连的配线上同时执行的工艺，所述第一开口及所述第二开口形成于通过将第一半导体基板与第二半导体基板相互接合而得到的半导体基板上，所述第一开口和所述第二开口用作具有彼此不同的纵横比的第一开口和第二开口。

Claims (8)

1.一种半导体装置制造方法，所述制造方法包括第一工艺，
所述第一工艺形成阻挡金属膜并利用溅射气体来执行物理蚀刻，所述第一工艺是在与第一开口的下部相连的配线及与第二开口的下部相连的配线上同时执行的工艺，所述第一开口及所述第二开口形成于通过将第一半导体基板与第二半导体基板相互接合而得到的半导体基板中，所述第一开口和所述第二开口作为具有彼此不同的纵横比的第一开口和第二开口。
2.如权利要求1所述的半导体装置制造方法，其中，所述第一开口是贯穿所述第一半导体基板的贯穿连接孔，而所述第二开口是所述第一半导体基板中的连接孔。
3.如权利要求2所述的半导体装置制造方法，其中，在所述第一工艺中，特意地对作为高纵横比孔的所述第一开口的孔底部执行所述物理蚀刻，并且不特意地对作为所需钻孔量小的低纵横比孔的所述第二开口的孔底部执行所述物理蚀刻。
4.如权利要求1所述的半导体装置制造方法，其中，所述第一开口和所述第二开口是具有彼此相等的高度及彼此不同的纵横比的连接孔。
5.如权利要求1至4任一项所述的半导体装置制造方法，还包括在所述第一工艺之后执行的第二工艺，所述第二工艺与所述第一工艺是在同一腔室中执行的，所述第二工艺仅形成所述阻挡金属膜。
6.如权利要求1至4任一项所述的半导体装置制造方法，在所述第一工艺之前还包括连接孔形成工艺，其中，所述连接孔形成工艺从所述第一半导体基板的背面侧形成具有彼此不同的纵横比的所述第一开口和所述第二开口。
7.一种半导体装置，所述半导体装置是采用如权利要求1至6中任一项所述的半导体装置制造方法制造的。
8.一种电子设备，所述电子设备包括如权利要求7所述的半导体装置。
CN201210483705.4A 2011-11-30 2012-11-23 半导体装置、半导体装置制造方法及电子设备 Expired - Fee Related CN103137636B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011261331A JP2013115289A (ja) 2011-11-30 2011-11-30 半導体装置、半導体装置の製造方法、および電子機器
JP2011-261331 2011-11-30

Publications (2)

Publication Number Publication Date
CN103137636A true CN103137636A (zh) 2013-06-05
CN103137636B CN103137636B (zh) 2018-05-11

Family

ID=48466078

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210483705.4A Expired - Fee Related CN103137636B (zh) 2011-11-30 2012-11-23 半导体装置、半导体装置制造方法及电子设备

Country Status (3)

Country Link
US (1) US8853852B2 (zh)
JP (1) JP2013115289A (zh)
CN (1) CN103137636B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733381A (zh) * 2015-03-31 2015-06-24 武汉新芯集成电路制造有限公司 一种晶圆硅穿孔互连工艺
CN104766828A (zh) * 2015-03-31 2015-07-08 武汉新芯集成电路制造有限公司 晶圆三维集成的方法
CN104952843A (zh) * 2015-07-01 2015-09-30 武汉新芯集成电路制造有限公司 物联网系统芯片及其制备方法
CN106206417A (zh) * 2015-05-29 2016-12-07 株式会社东芝 半导体器件的制造方法
CN106611756A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 晶片对晶片对接结构及其制作方法
CN107534047A (zh) * 2015-05-15 2018-01-02 索尼公司 固态摄像装置及其制造方法和电子设备
CN109148275A (zh) * 2018-08-28 2019-01-04 武汉新芯集成电路制造有限公司 半导体器件及其制作方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6012262B2 (ja) 2012-05-31 2016-10-25 キヤノン株式会社 半導体装置の製造方法
JP6041607B2 (ja) 2012-09-28 2016-12-14 キヤノン株式会社 半導体装置の製造方法
JP6128787B2 (ja) * 2012-09-28 2017-05-17 キヤノン株式会社 半導体装置
US9356066B2 (en) 2013-03-15 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for stacked device and method
JP6120094B2 (ja) 2013-07-05 2017-04-26 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
JP2015032663A (ja) 2013-08-01 2015-02-16 株式会社東芝 固体撮像装置
DE102014204647A1 (de) * 2014-03-13 2015-09-17 Robert Bosch Gmbh Optische Erfassungsvorrichtung und Verfahren zum Herstellen einer optischen Erfassungsvorrichtung
US9536920B2 (en) * 2014-03-28 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked image sensor having a barrier layer
JP2015216186A (ja) * 2014-05-09 2015-12-03 ソニー株式会社 固体撮像装置および電子機器
CN103985725B (zh) * 2014-06-03 2017-03-08 豪威科技(上海)有限公司 半导体结构及其制备方法
US10164141B2 (en) * 2014-07-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor device with damage reduction
US10601125B2 (en) * 2014-07-23 2020-03-24 Georgia Tech Research Corporation Electrically short antennas with enhanced radiation resistance
US10297631B2 (en) 2016-01-29 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Metal block and bond pad structure
US11838613B2 (en) * 2017-04-27 2023-12-05 Allied Vision Technologies Gmbh Method for capturing data
WO2019069559A1 (ja) * 2017-10-03 2019-04-11 ソニーセミコンダクタソリューションズ株式会社 撮像装置
KR102538174B1 (ko) 2017-12-26 2023-05-31 삼성전자주식회사 비아 플러그를 갖는 반도체 소자

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1295776C (zh) * 2003-12-24 2007-01-17 上海宏力半导体制造有限公司 可分别对双镶嵌工艺的中介窗与沟槽进行表面处理的方法
JP5985136B2 (ja) * 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733381A (zh) * 2015-03-31 2015-06-24 武汉新芯集成电路制造有限公司 一种晶圆硅穿孔互连工艺
CN104766828A (zh) * 2015-03-31 2015-07-08 武汉新芯集成电路制造有限公司 晶圆三维集成的方法
CN104766828B (zh) * 2015-03-31 2017-08-04 武汉新芯集成电路制造有限公司 晶圆三维集成的方法
CN107534047A (zh) * 2015-05-15 2018-01-02 索尼公司 固态摄像装置及其制造方法和电子设备
CN106206417A (zh) * 2015-05-29 2016-12-07 株式会社东芝 半导体器件的制造方法
CN106206417B (zh) * 2015-05-29 2019-05-03 东芝存储器株式会社 半导体器件的制造方法
CN104952843A (zh) * 2015-07-01 2015-09-30 武汉新芯集成电路制造有限公司 物联网系统芯片及其制备方法
CN104952843B (zh) * 2015-07-01 2017-08-08 武汉新芯集成电路制造有限公司 物联网系统芯片及其制备方法
CN106611756A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 晶片对晶片对接结构及其制作方法
CN109148275A (zh) * 2018-08-28 2019-01-04 武汉新芯集成电路制造有限公司 半导体器件及其制作方法

Also Published As

Publication number Publication date
US20130134576A1 (en) 2013-05-30
JP2013115289A (ja) 2013-06-10
CN103137636B (zh) 2018-05-11
US8853852B2 (en) 2014-10-07

Similar Documents

Publication Publication Date Title
CN103137636A (zh) 半导体装置、半导体装置制造方法及电子设备
US11689070B2 (en) Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic apparatus
US11289527B2 (en) Semiconductor device, manufacturing method thereof, and electronic apparatus
US11222914B2 (en) Semiconductor apparatus, method of manufacturing semiconductor apparatus, method of designing semiconductor apparatus, and electronic apparatus
KR20150058229A (ko) 반도체장치 및 전자기기
JP2012084693A (ja) 固体撮像装置、固体撮像装置の製造方法、及び電子機器
JP2020057812A (ja) 半導体装置、及び、電子機器
JP2017059834A (ja) 固体撮像装置及び電子機器
JP2018078305A (ja) 固体撮像装置及び電子機器
JP6233376B2 (ja) 固体撮像装置及び電子機器
JP2003204055A (ja) 固体撮像装置およびその製造方法
JP7001120B2 (ja) 固体撮像装置及び電子機器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180511

Termination date: 20201123