JP2010153799A - 冷却機構を含む接合型半導体構造体とその形成方法 - Google Patents

冷却機構を含む接合型半導体構造体とその形成方法 Download PDF

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Abstract

【課題】 冷却機構を有する接合型半導体基板を形成するための構造体、設計構造体、及びその形成方法を提供すること。
【解決手段】 ２つの半導体基板を備える接合型基板が提供される。各々の半導体基板は、半導体デバイスを含む。少なくとも１つの基板貫通ビアが２つの半導体基板の間に設けられ、それらの間に単一の経路を提供する。２つの半導体基板の底側は、冷却機構を含む少なくとも１つの接合材料層によって接合される。１つの実施形態において、冷却機構は冷却チャネルであり、その中を通って冷却流体が流動し、接合型基板内の半導体デバイスの動作中に接合型半導体基板を冷却する。別の実施形態において、冷却機構は、２つの端部とそれらの間の連続した経路を備えた導電性冷却フィンである。冷却フィンはヒートシンクに接続され、接合型基板内の半導体デバイスの動作中に接合型半導体基板を冷却する。
【選択図】 図１

Description

本発明は、接合面又はその近傍に冷却機構を有する接合型半導体基板、及びその設計構造体に関する。
半導体の平均面積が減少するにつれて、半導体チップの面積デバイス密度とデバイス当たりの電力消費との積である電力密度が増加するので、半導体チップにおける熱放散は、半導体デバイスのサイズ縮小（scaling)のための主要な課題である。各々が半導体デバイスを含む少なくとも２つの半導体基板が接合される接合型（bonded）半導体基板における熱放散の管理は、少なくとも２つの半導体基板を垂直に積層（スタッキング）することで単位面積当たりの電力損がさらに増加するので、さらなる問題を含むものとなる。
従来技術の方法は、ヒートシンクを半導体チップに取り付けること、及び基板内に冷却構造を形成することといった、単一の半導体チップの冷却方法を提供するが、このような方法は、冷却構造の製造のために多くの処理ステップを必要とするか、又は不十分な冷却しか提供しない。特に、従来技術の方法は、少なくとも２つの半導体基板内の半導体デバイスによって内部で熱が発生する接合型半導体基板のための、安価で効果的な冷却機構を提供しない。
上述のことを考慮すると、接合型半導体基板のための冷却機構を含む半導体構造体、及びその設計構造体に対する必要性がある。
本発明は、冷却機構を有する接合型半導体基板を形成するための構造体、設計構造体、及びその形成方法を提供する。
本発明において、２つの半導体基板を備える接合型基板が提供される。各々の半導体基板は半導体デバイスを含む。少なくとも１つの基板貫通ビアが２つの半導体基板間に提供され、それらの間に単一の経路を提供する。２つの半導体基板の底側は、冷却機構を含む少なくとも１つの接合材料層によって接合される。１つの実施形態において、冷却機構は冷却チャネルであり、その中を通って冷却流体が流動し、接合型基板内の半導体デバイスの動作中に接合型半導体基板を冷却する。別の実施形態において、冷却機構は、２つの端部とそれらの間の連続した経路とを備えた導電性冷却フィンである。冷却フィンはヒートシンクに接続され、接合型基板内の半導体デバイスの動作中に接合型半導体基板を冷却する。
本発明の態様によって、半導体構造体が提供され、この半導体構造体は、
少なくとも１つの第１の半導体デバイスを含む第１の半導体基板と、
少なくとも１つの第２の半導体デバイスを含み、第１の半導体基板の下にある第２の半導体基板と、
第１の半導体基板と第２の半導体基板との間に配置され、第１の横方向開口部及び第２の横方向開口部を有する連続キャビティを含む誘電体材料層であって、この誘電体材料層を通じて第１の半導体基板及び第２の半導体基板が接合される、誘電体材料層と
を備える。
本発明の別の態様によって、半導体構造体が提供され、この半導体構造体は、
少なくとも１つの第１の半導体デバイスを含む第１の半導体基板と、
少なくとも１つの第２の半導体デバイスを含み、第１の半導体基板の下にある第２の半導体基板と、
第１の半導体基板と第２の半導体基板との間に配置される誘電体材料層であって、この誘電体材料層を通して第１の半導体基板及び第２の半導体基板が接合される誘電体材料層と、
第１の端部及び第２の端部とそれらの間の埋め込み部とを有し、埋め込み部が誘電体材料層内に埋め込まれる導電性フィンと
を備える。
本発明のさらに別の態様によれば、半導体構造体のための設計を設計し、製造し、又は試験するために機械可読媒体に記録される設計構造体が提供される。設計構造体は、
少なくとも１つの第１の半導体デバイスを含む第１の半導体基板を表す第１のデータと、
少なくとも１つの第２の半導体デバイスを含み、第１の半導体基板の下にある第２の半導体基板を表す第２のデータと、
第１の半導体基板と第２の半導体基板との間に配置される誘電体材料層であって、この誘電体材料層を通して第１の半導体基板及び第２の半導体基板が接合される誘電体材料層を表す第３のデータと、
誘電体材料層内に埋め込まれ、第１の横方向開口部及び第２の横方向開口部を有する連続キャビティを表す第４のデータと、
少なくとも１つの第１の半導体デバイスの上から少なくとも１つの第２の半導体デバイスのうちの１つまで延びる基板貫通ビアを表す第５のデータと、
キャビティを満たす冷却流体を表す任意の第６のデータと、
第１の横方向開口部に取り付けられる注入チューブを表す任意の第７のデータと、
第２の横方向開口部に取り付けられた排出チューブを表す任意の第８データと
を含む。
本発明のさらに別の態様によれば、半導体構造体のための設計を設計し、製造し、又は試験するために機械可読媒体内に記録される設計構造体が提供される。設計構造体は、
少なくとも１つの第１の半導体デバイスを含む第１の半導体基板を表す第１のデータと、
少なくとも１つの第２の半導体デバイスを含み、第１の半導体基板の下にある第２の半導体基板を表す第２のデータと、
第１の半導体基板と第２の半導体基板との間に配置される誘電体層であって、この誘電体層を通して第１の半導体基板及び第２の半導体基板が接合される誘電体材料層を表す第３のデータと、
第１の端部及び第２の端部とそれらの間の埋め込み部とを有し、埋め込み部が誘電体材料層内に埋め込まれる導電性フィンを表す第４のデータと、
少なくとも１つの第１の半導体デバイスの上から少なくとも１つの第２の半導体デバイスのうちの１つまで延びる基板貫通ビアを表す第５のデータと
を含む。
１つの実施形態において、第４のデータは、第２の誘電体材料層の水平面と同一平面上にある平面の上面と、第２の誘電体材料層の水平面と同一平面上にある平面の底面とを有し、平面の上面は第１の半導体基板の底面に対して平行であり、平面の底面は第２の半導体基板の底面に対して平行である、導電性フィンを表す。
本発明のさらに別の態様によれば、半導体構造体を形成する方法が提供され、その方法は、
少なくとも１つの第１の半導体デバイスをその上に有する第１の半導体基板を含む第１の構造体を準備するステップと、
少なくとも１つの第２の半導体デバイスをその上に有する第２の半導体基板を含む第２の構造体を準備するステップと、
第１の構造体上に直接、第１の誘電体材料層を形成するステップと、
第２の構造体上に直接、第２の誘電体材料層を形成するステップと、
第２の誘電体材料層をパターン化して、第１の横方向開口部及び第２の横方向開口部を有する連続チャネルを形成するステップと、
第１の誘電体材料層と第２の誘電体材料層とを接合するステップと
を含む。
本発明のさらに別の態様によれば、半導体構造体を形成する方法が提供され、その方法は、
少なくとも１つの第１の半導体デバイスをその上に有する第１の半導体基板を含む第１の構造体を準備するステップと、
少なくとも１つの第２の半導体デバイスをその上に有する第２の半導体基板を含む第２の構造体を準備するステップと、
第２の構造体上に直接、導電性フィンを形成するステップと、
第２の構造体上に直接、第２の誘電体材料層を形成するステップであって、導電性フィンは、第１の端部及び第２の端部とそれらの間の埋め込み部とを有し、埋め込み部は、第２の誘電体材料層内に埋め込まれるステップと、
第１の構造体上に直接、又は第２の誘電体材料層の上に直接、第１の誘電体材料を形成するステップと、
第１の誘電体材料層と第２の誘電体材料層とを接合するステップと
を含む。
本発明の第１の実施形態による第１の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第１の実施形態による第１の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 図２の平面Ｘ−Ｘ’に沿った第１の例示的な半導体構造体の水平断面図である。図３の平面Ｙ−Ｙ’は図２の垂直断面図の平面を表す。 本発明の第１の実施形態による第１の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第１の実施形態による第１の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第１の実施形態による第１の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 図６の平面Ｘ−Ｘ’に沿った第１の例示的な半導体構造体の水平平面図である。図７の平面Ｙ−Ｙ’は図６の垂直断面図の平面を表す。 本発明の第２の実施形態による第２の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第２の実施形態による第２の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 図９の平面Ｘ−Ｘ’に沿った第２の例示的な半導体構造体の水平断面図である。図１０の平面Ｙ−Ｙ’は図９の垂直断面図の平面を表す。 本発明の第２の実施形態による第２の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第２の実施形態による第２の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第２の実施形態による第２の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 図１３の平面Ｘ−Ｘ’に沿った第２の例示的な半導体構造体の水平断面図である。図１４の平面Ｙ−Ｙ’は図１３の垂直断面図の平面を表す。 本発明の第３の実施形態による第３の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第３の実施形態による第３の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 図１６の平面Ｘ−Ｘ’に沿った第３の例示的な半導体構造体の水平断面図である。図１７の平面Ｙ−Ｙ’は図１６の垂直断面図の平面を表す。 本発明の第３の実施形態による第３の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第３の実施形態による第３の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 図１９の平面Ｘ−Ｘ’に沿った第３の例示的な半導体構造体の水平断面図である。図２０の平面Ｙ−Ｙ’は図１９の垂直断面図の平面を表す。 本発明の第４の実施形態による第４の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第４の実施形態による第４の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 図２２の平面Ｘ−Ｘ’に沿った第４の例示的な半導体構造体の水平断面図である。図２３の平面Ｙ−Ｙ’は図２２の垂直断面図の平面を表す。 本発明の第４の実施形態による第４の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第４の実施形態による第４の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第４の実施形態による第４の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第５の実施形態による第５の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第５の実施形態による第５の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 図２８の平面Ｘ−Ｘ’に沿った第５の例示的な半導体構造体の水平断面図である。図２９の平面Ｙ−Ｙ’は図２８の垂直断面図の平面を表す。 本発明の第５の実施形態による第５の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明の第５の実施形態による第５の例示的な半導体構造体の製造プロセスの種々の段階における一連の垂直断面図のうちの１つである。 本発明による半導体デバイス及び回路の設計及び製造において使用することができる設計プロセスのフロー図である。
上述のように、本発明は、接合面又はその近傍に冷却機構を有する接合型半導体基板及びその設計構造体に関し、これらは、添付の図面と共にここに説明される。図面全体を通して、同じ参照数字又は符号は、同様の又は等価な要素を指すために使用される。本発明の主題を不必要に曖昧にする公知の機能及び構造の詳細な説明は、分かりやすくするために省略した。図面は必ずしも正しい縮尺で描かれてはいない。
図１を参照すると、本発明の第１の実施形態による第１の例示的な半導体構造体は、第１の基板（基板１）に由来する第１の構造体９９と、第２の基板（基板２）に由来する第２の構造体１９９とを備える。第１の構造体９９は、少なくとも１つの第１の半導体デバイスを含む第１の半導体基板１４０を備える。例えば、少なくとも１つの第１の半導体デバイスは、第１の半導体基板１４０内に本体領域１２２とソース及びドレイン領域１２４とを有し、第１の半導体基板１４０に直接接してその上方にゲート電極１４２及びゲートスペーサ１４４を有する、第１の電界効果トランジスタを含むことができる。少なくとも１つの第１の半導体デバイスは、第１の半導体基板１４０の上面から第１の半導体基板１４０の底面まで延びる少なくとも１つの浅いトレンチ分離構造体１３０によって互いに電気的に分離される。
少なくとも１つの第１の半導体デバイスの一部は、半導体材料を含む第１の半導体基板１４０の半導体部分の内部に位置する。半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン−炭素合金、シリコン−ゲルマニウム−炭素合金、ヒ化ガリウム、ヒ化インジウム、リン化インジウム、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、有機半導体材料、及び他の化合物半導体材料を含むことができる。典型的には、第１の半導体基板１４０の半導体部分の半導体材料は、エピタキシャル半導体材料、すなわち半導体材料全体を通じて原子が整列した単結晶の半導体材料を含む。
任意に、第１の絶縁体層１２０を第１の半導体基板１４０の下に直接設けることができる。第１の絶縁体層１２０は、シリコン酸化物又はシリコン窒化物のような誘電体材料を含む。基板コンタクトレベル金属相互接続構造体１６０が、少なくとも１つの第１の半導体デバイス及び第１の半導体基板１４０の上に直接形成される。基板コンタクトレベル金属相互接続構造体１６０は、基板コンタクトレベル誘電体層１５０を含む。基板コンタクトレベル誘電体層１５０は、誘電体材料を含む。基板コンタクトレベル誘電体層１５０に使用できる誘電体材料は、ケイ酸塩ガラス、有機ケイ酸塩ガラス（ＯＳＧ）材料、化学気相成長によって形成されるＳｉＣＯＨベースの低ｋ材料、スピン・オン・ガラス（ＳＯＧ）、又はＳｉＬＫ（商標）のようなスピン・オン低ｋ誘電体材料などを含むが、それらに限定されない。ケイ酸塩ガラスは、非ドープケイ酸塩ガラス（ＵＳＧ）、ホウケイ酸塩ガラス（ＢＳＧ）、リンケイ酸塩ガラス（ＰＳＧ）、フッ化ケイ酸塩ガラス（ＦＳＧ）、ホウリンケイ酸塩ガラス（ＢＰＳＧ）などを含む。誘電体材料は、３．０より小さい誘電率を有する低誘電率（低ｋ）材料とすることができる。誘電体材料は、非多孔質又は多孔質とすることができる。少なくとも１つの第１の半導体デバイスに接触し、基板コンタクトレベル誘電体層１６０の上面と同一平面の上面を有する第１のコンタクトビア１４８が、基板コンタクトレベル誘電体層１５０内に形成される。第１のコンタクトビア１４８は、Ｗ、Ｃｕ、Ａｌ、ＴａＮ、ＴｉＮ、Ｔａ、Ｔｉ又はそれらの組み合わせのような導電性材料を含む。
上部ハンドル基板１８１が、例えば接合（bonding）によって、基板コンタクトレベル金属相互接続構造体１６０の上面に取り付けられる。上部ハンドル基板１８１は、セラミック材料、半導体材料、又はガラス若しくはアルミニウム酸化物のような誘電体材料を含むことができる。上部ハンドル基板１８１は、第１の半導体基板１４０と基板コンタクトレベル金属相互接続構造体１６０と、任意に、存在する場合には第１の絶縁体層１２０とのスタック（積層体）に対して、機械的支持を与える。
絶縁体層１２０は、元々は、シリコン・ハンドル・ウェハと絶縁体と表面上のシリコン層とから構成されるシリコン・オン・インシュレータ（ＳＯＩ）ウェハにおける絶縁体とすることができる。ＳＯＩウェハを用いてウェハ１上に構造体が形成された場合には、ウェハ１の上面は上部ハンドル基板１８１に一時的に取り付けられ、ＳＯＩウェハ上の元々のシリコン・ハンドルは、当該技術分野で公知のようにエッチング又は裏面研削の組み合わせによって除去される。あるいは、第１の半導体基板１４０と基板コンタクトレベル金属相互接続構造体１６０と、任意に第１の絶縁体層１２０とのスタックは、上部ハンドル基板１８１を基板コンタクトレベル金属相互接続構造体１６０の上面に取り付けた後で半導体基板の一部を切断することによって提供することができる。例えば、第１の半導体基板１４０及び第１の絶縁体層１２０は、半導体オン・インシュレータ（ＳＯＩ）層の上部分とすることができ、この場合、第１の半導体基板１４０は上部半導体層であり、第１の絶縁体層１２０は埋め込み絶縁体層である。あるいは、第１の半導体基板１４０は、バルク基板の上部分とすることができ、第１の絶縁体層１２０は第１の構造体９９内に存在しないものとすることができる。この場合、第１の半導体基板１４０は、例えば、基板を裏面研削又は裏面エッチングすることによって、又は水素注入面で切断することによって、バルク基板の残りの部分から分離することができる。
第１の半導体基板１４０の厚さは、約５０ｎｍから約２００μｍまで、典型的には約１００ｎｍから約２０μｍまでとすることができるが、それを下回る及び上回る厚さもここでは意図されている。存在する場合、第１の絶縁体層１２０の厚さは、約１００ｎｍから約１０μｍまで、典型的には約２００ｎｍから約１．０μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。基板コンタクトレベル金属相互接続構造体１６０の厚さは、約２００ｎｍから約１．０μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。上部ハンドル基板１８１の厚さは、約４００μｍから約２，０００μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。第１の誘電体層１１０の厚さは、約５０ｎｍから約５μｍまで、典型的には約２００ｎｍから約２μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。
第１の構造体９９を裏返しにした後、第１の誘電体層１１０が、第１の絶縁体層１２０の底面、又は第１の絶縁体層１２０が存在しない場合には第１の半導体基板１４０の底面に付着される。第１の誘電体層１１０は、接合の目的のために使用できる接合可能な材料を含み、これは、シリコン酸化物のような接合可能な誘電体酸化物又はポリイミドのような接合可能なポリマーとすることができる。第１の誘電体層１１０をリソグラフィでパターン化して、第１の誘電体層１１０内に埋め込まれ、その第１の端部に第１の横方向開口部を有し、第２の端部に第２の横方向開口部を有する連続チャネルを含むようにさせる。第１の誘電体層１１０が第１の構造体９９の下に位置するように、第１の構造体９９及び第１の誘電体層１１０のスタックを裏返しにする。
第２の構造体１９９は、少なくとも１つの第２の半導体デバイスを含む第２の半導体基板２４０を備え、これは、裏返しに示されているので、第２の半導体基板２４０の上面は第２の半導体基板２４０の底面の下方に示されている。例えば、少なくとも１つの第２の半導体デバイスは、第２の半導体基板２４０内に本体領域２２２とソース及びドレイン領域２２４とを有し、裏返しに配置されている第２の半導体基板２４０に直接接してその下方にゲート電極２４２及びゲートスペーサ２４４を有する、第２の電界効果トランジスタを含むことができる。少なくとも１つの第２の半導体デバイスは、第２の半導体基板２４０の上面から第２の半導体基板２４０の底面まで延びる少なくとも１つの第２の浅いトレンチ分離構造体２３０によって互いに電気的に分離される。
少なくとも１つの第２の半導体デバイスの一部は、半導体材料を含む第２の半導体基板２４０の半導体部分の内部に位置する。第２の半導体基板２４０内の半導体材料は、上述のような第１の半導体基板１４０に使用することができるいずれの材料も含むことができる。典型的には、第２の半導体基板２４０の半導体材料は、エピタキシャル、多結晶、又は単結晶半導体材料を含む。
任意に、第２の絶縁体層２２０を、第２の半導体基板２４０の上面の上に直接設けることができる。第２の絶縁体層２２０は、シリコン酸化物又はシリコン窒化物のような誘電体材料を含み、上述の基板９９の場合と同じように、ＳＯＩ基板の絶縁体部分から成ることができる。第２の金属相互接続構造体２６０が、当該分野で公知の方法を使用して、少なくとも１つの第２の半導体デバイス及び第２の半導体基板２４０の上に直接形成される。第２の金属相互接続構造体２６０は、第２の相互接続レベル誘電体層２５０とその中に埋め込まれた第２の金属配線構造体２４８とを含む。第２の相互接続レベル誘電体層２５０は、上述のような基板コンタクトレベル金属相互接続構造体１６０に使用することができる任意の誘電体材料も含むことができる。第２のパッシベーション層２９０が、第２の金属相互接続構造体２６０の上面の上に形成される。第２のパッシベーション層２９０は、シリコン酸化物、シリコン窒化物、又はそれらの組み合わせのような誘電体材料を含む。
底部ハンドル基板２９６が、例えば接合によって、パッシベーション層２９０の上面に取り付けられる。底部ハンドル基板２９６は、ハンドル基板１８１と同様に、セラミック材料、半導体材料、又はガラス若しくはアルミニウム酸化物のような誘電体材料を含むことができる。底部ハンドル基板２９６は、第２の半導体基板２４０と第２の金属相互接続構造体２６０と、任意に、存在する場合には第２の絶縁体層２２０とのスタックに対して機械的支持を与える。
第２の半導体基板２４０と第２の金属相互接続構造体２６０と、任意に第２の絶縁体層２２０とのスタックは、第１の半導体基板１４０のスタックを提供したのと同様の方式で、すなわち、底部ハンドル基板２９６をパッシベーション層２９０の上面に取り付けた後で半導体基板の一部を切断すること、又はシリコン層をＳＯＩ基板から除去することによって、提供することができる。例えば、第２の半導体基板２４０及び第２の絶縁体層２２０は、半導体オン・インシュレータ（ＳＯＩ）層の上部分とするこができ、この場合、第２の半導体基板２４０は上部半導体層であり、第２の絶縁体層２２０は埋め込み絶縁体層である。あるいは、第２の半導体基板２４０は、バルク基板の上部分とすることができ、第２の絶縁体層１２０は第２の構造体１９９内に存在しないものとすることができる。この場合、第２の半導体基板２４０は、例えば、水素注入表面で切断することによって、バルク基板の残りの部分から分離することができる。
第２の半導体基板２４０の厚さは、約５０ｎｍから約２００μｍまで、典型的には約１００ｎｍから約２０μｍまでとすることができるが、それを下回る及び上回る厚さもここでは意図されている。存在する場合、第２の絶縁体層２２０の厚さは、約１００ｎｍから約１０μｍまで、典型的には約２００ｎｍから約１．０μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。第２の金属相互接続構造体２６０の厚さは、約０．２μｍから約２０μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。底部ハンドル基板２９６の厚さは、約４００μｍから約２，０００μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。第２の誘電体層２１０の厚さは、約５０ｎｍから約５μｍまで、典型的には約２００ｎｍから約２μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。
第２の半導体基板２４０と第２の金属相互接続構造体２６０と、存在する場合には第２の絶縁体層２２０とのスタックは、第２の構造体１９９内で裏返しに配置される。第２の誘電体層２１０が、第２の絶縁体層２２０の底面、又は第２の絶縁体層２２０が存在しない場合には第２の半導体基板２４０の底面に付着される。第２の誘電体層２１０は、接合の目的のために使用できる接合可能な材料を含み、これは、シリコン酸化物のような接合可能な誘電体酸化物又はポリイミドのような接合可能なポリマーとすることができる。第２の誘電体層２１０をリソグラフィでパターン化して、第２の誘電体層２１０内に埋め込まれ、その第１の端部に第３の横方向開口部を有し、第２の端部に第４の横方向開口部を有する連続チャネルを含むようにさせる。１つの場合において、第２の誘電体層２１０におけるパターンは、第１の誘電体層１１０におけるパターンの鏡像である。
図２及び図３を参照すると、第１の構造体９９と第２の構造体１９９が、第１の誘電体層１１０及び第２の誘電体層２１０を通して接合される。第１の構造体９９、第２の構造体１９９、第１の誘電体層１１０、及び第２の誘電体層２１０が、ひとまとめに貼り合わせ基板を構成する。第２の誘電体層２１０の上面は、裏返しに配置された第１の誘電体層１１０の上面に接合される。第２の誘電体層２１０と第１の誘電体層１１０を一緒に合わせるときに、第２の誘電体層２１０内のパターンと第１の誘電体層１１０内のパターンが位置合わせされ、２つのチャネルが、第１の誘電体層１１０の上面及び第２の誘電体層２１０の下面によって垂直方向に境界付けられる連続キャビティ１００を形成するようにされる。連続キャビティ１００は、第１の誘電体層１１０の側壁及び第２の誘電体層２１０の下面によって横方向に境界付けられる。連続キャビティ１００には、連続キャビティ１００の第１の端部に第１の横方向開口部が設けられ、連続キャビティ１００の第２の端部に第２の横方向開口部が設けられる。連続キャビティ１００はパイプ形状を有し、湾曲部を含むことができる。連続キャビティ１００は、第１の横方向開口部と第２の横方向開口部との間で流体の流動に対して伝導性となるように構成され、一定の断面積を有する領域を含むことができる。連続キャビティ１００は「連続する(contiguous)」、すなわち、１つの接続された容積内にある。連続キャビティ１００の垂直高さは、約１００ｎｍから約１０μｍまで、典型的には約４００ｎｍから約４μｍまでとすることができるが、それを下回る及び上回る厚さもここでは意図されている。
本発明は、第１の誘電体層１１０と第２の誘電体層２１０との間に接合された界面が形成されるように互いに接合された第１の誘電体層１１０及び第２の誘電体層２１０を用いて説明されているが、第１の構造体９９と第２の構造体１９９とを接合するために第１の誘電体層１１０及び第２の誘電体層２１０のうちの１つだけが使用される実施形態も明示的に意図されている。この場合、第１の誘電体層１１０及び第２の誘電体層２１０のうちの、チャネルを含む一方が、第１の構造体９９及び第２の構造体１９９に垂直方向に境を接する。１つの実施形態において、チャネル１００は、１０μｍの幅及び４μｍの高さを有する。層１１０と２１０との間の完全な位置合わせが図２に示されるが、層１１０及び２１０は、２つの層の間の重ね合わせのばらつき及び幅の相違による、ある程度の位置合わせのずれを有することがある。
図４を参照すると、上部ハンドル基板１８１は、基板コンタクトレベル金属相互接続構造体１６０の上面から除去される。基板貫通ビアホールが、基板コンタクトレベル金属相互接続構造体１６０の上面から、第１の半導体基板１４０内の少なくとも１つの浅いトレンチ分離構造体１３０と、存在する場合は第１の絶縁体層１２０と、第１の誘電体層１１０と、第２の誘電体層２１０と、存在する場合は第２の絶縁体層２２０とを通って、第２の半導体基板２４０の内部及びその下に位置する少なくとも１つの第２の半導体デバイスの上部に至るまで形成される。例えば、基板貫通ビアホールは、第２の半導体層の内部及びその下に配置される電界効果トランジスタのソース及びドレイン領域２２４又は本体領域２２２に至るまで形成される。
基板貫通ビアホールは、ドープされた半導体材料又は金属材料のような導電性材料で充填され、導電性基板貫通ビア１４６を形成する。基板コンタクトレベル金属相互接続構造体１６０の上面の上に出た余分な導電性材料は、例えば、平坦化によって除去される。基板貫通ビア１４６に使用できる例示的な半導体材料は、ドープされた多結晶又はアモルファスのシリコン、ゲルマニウム、シリコン・ゲルマニウム、金属（例えば、タングステン、チタン、タンタル、ルテニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、ケイ化タングステン、窒化タングステン、窒化チタン、窒化タンタル、酸化ルテニウム、ケイ化コバルト、ケイ化ニッケル）、カーボン・ナノチューブ、導電性カーボン、又はそれらのいずれか好適な組み合わせを含む。基板貫通ビア１４６は、第１の半導体層１４０内の少なくとも１つの第１の半導体デバイスの上方から、すなわち、基板コンタクトレベル金属相互接続構造体１６０の上面から、少なくとも１つの第２の半導体デバイスまで延びる。
図５を参照すると、第１の金属相互接続構造体１８０が、当該分野で公知の方法を使用して、基板コンタクトレベル金属相互接続構造体１６０の上に直接形成される。第１の金属相互接続構造体１８０は、第１の相互接続レベル誘電体層１７０と、その中に埋め込まれた第１の金属配線構造体１６８とを含む。第１の相互接続レベル誘電体層１７０は、上述のような基板コンタクトレベル金属相互接続構造体１６０に使用できる誘電体材料のいずれを含むこともできる。第１のパッシベーション層１９０が、第１の金属相互接続構造体１８０の上面の上に形成される。第１のパッシベーション層１９０は、シリコン酸化物、シリコン窒化物、又はそれらの組み合わせのような誘電体材料を含む。
第１の金属配線構造体１６８は、第１のパッシベーション層１９０のすぐ下に位置するＣ４（Controlled Collapse Chip Connection）パッドの第１のセットを含むことができる。第１のパッシベーション層１９０は、Ｃ４パッドの第１のセットを露出するように、リソグラフィでパターン付けされる。Ｃ４ボール１９２の第１のセットが、露出されたＣ４パッドの第１のセットの上に形成される。次に、Ｃ４ボール１９２の第１のセットを、パッケージング基板又はＣ４パッドのセットを含む別の半導体チップに接合することができる。
図６及び図７を参照すると、底部ハンドル基板２９６は、第２のパッシベーション層２９０から除去される。第２の金属配線構造体２４８は、第２のパッシベーション層２９０の直接上に位置するＣ４パッドの第２のセットを含むことができる。第２のパッシベーション層２９０は、Ｃ４パッドの第２のセットを露出するように、リソグラフィでパターン化される。Ｃ４ボール２９２の第２のセットが、露出されたＣ４パッドの第２のセットの上に形成される。次に、Ｃ４ボール２９２の第２のセットを、半導体チップをパッケージング基板、又はさらに垂直に積層するためにＣ４パッドのセットを含むまた別の半導体チップに接合することができる。
連続キャビティ１００の第１の横方向開口部に注入チューブ４００を取り付け、連続キャビティ１００の第２の横方向開口部に排出チューブ４１０を取り付けて、冷却流体サーキュレータ（図示せず）及び任意に放熱器に接続される、冷却流体供給ライン（図示せず）及び冷却流体戻りライン（図示せず）への接続を容易にすることができる。冷却流体は、連続キャビティ１００に供給され、上から下に向かってＣ４パッドの第１のセット、第１のパッシベーション層１９０、第１の金属相互接続構造体１８０、基板コンタクトレベル金属相互接続構造体１６０、第１の半導体基板１４０、第１の絶縁体層１２０、第１の誘電体層１１０、第２の誘電体層２１０、第２の絶縁体層２２０、第２の半導体基板２４０、第２の金属相互接続構造体２６０、第２のパッシベーション層２９０、及びＣ４パッド２９２の第２のセットを含むことができる接合型半導体基板内の半導体デバイスの動作中に、連続キャビティ１００を通って循環する。
冷却流体は、循環して熱を伝達することができるあらゆる流体を含むことができる。冷却流体は、液体又は気体とすることができる。冷却流体のための例示的な物質は、液体ヘリウム、液体水素、液体窒素、液体酸素、水、グリセリン、メチルアルコール、エチルアルコール、イソプロピルアルコール、水、不凍液、鉱油、ヒマシ油、シリコーン油、フルオロカーボン油、変圧器油、切削油、冷却剤、空気、窒素ガス、酸素ガス、不活性ガス、ハロメタン、無水アンモニア、二酸化硫黄、二酸化炭素、及びそれらの非反応性の組み合わせを含むが、それらに制限されない。
図８を参照すると、本発明の第２の実施形態による第２の例示的な構造体は、第１の実施形態の場合と同じものであり得る、第１の構造体９９及び第２の構造体１９９を備える。第１の構造体９９を裏返した後、第１の誘電体層１１０が、第１の絶縁体層１２０の底面又は第１の半導体基板１４０の底面に第１の実施形態の場合と同じ方式で付着される。第１の誘電体層１１０は、接合の目的のために使用できる接合可能な材料を含む。第１の誘電体層１１０をリソグラフィでパターン化して、第１の誘電体層１１０内に埋め込まれ、その第１の端部に第１の横方向開口部を有し、第２の端部に第２の横方向開口部を有する連続チャネルを含むようにさせる。第１の誘電体層１１０が第１の構造体９９の下に位置するように、第１の構造体９９及び第１の誘電体層１１０のスタックを裏返しにする。
底部ハンドル基板２９６が、第１の実施形態の場合と同じ方式で、例えば接合によって、パッシベーション層２９０の上面に取り付けられる。次に、少なくとも１つの導電性構造体２０２が、第２の絶縁体層２２０上に形成される。少なくとも１つの導電性構造体２０２は、第２の絶縁体層２２０内に、第２の半導体基板２４０の中及びその下の少なくとも１つの第２の半導体デバイスの上部まで延びる少なくとも１つのビアホールをリソグラフィによりパターン化することによって形成される。例えば、少なくとも１つのビアホールは、裏返しに配置されたときに第２の半導体基板２４０の底面になる、第２の半導体基板２４０の上面まで延びることができる。導電性材料は、少なくとも１つのビアホールの中、及び第２の絶縁体層２２０又は第２の半導体基板２４０の上側の面上に堆積される。導電性材料は、ドープされたポリシリコン又はドープされたシリコン含有合金のようなドープされた半導体材料とすることができ、又はＷ、Ｃｕ、Ａｌ、ＴａＮ、ＴｉＮ、Ｔａ、Ｔｉなどのような金属材料とすることができる。導電性材料は、第２の絶縁体層２２０の上側の面の上方でリソグラフィによってパターン化され、少なくとも１つの導電性構造体２０２を形成する。少なくとも１つの導電性構造体２０２の厚さは、約５０ｎｍから約５μｍまで、典型的には約２００ｎｍから約２μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。
第２の誘電体層２１０が、第２の絶縁体層２２０又は第２の半導体基板２４０の上に付着される。その後、第２の誘電体層２１０を、第２の誘電体層２１０の上面が少なくとも１つの導電性構造体２０２の上面と実質的に同一平面上になるように平坦化することができる。第２の誘電体層２１０は、第１の実施形態の場合と同様に、接合の目的のために使用できる接合可能な材料を含む。第２の誘電体層２１０をリソグラフィでパターン化して、第２の誘電体層２１０内に埋め込まれ、その第１の端部に第３の横方向開口部を有し、第２の端部に第４の横方向開口部を有する連続チャネルを含むようにさせる。少なくとも１つの導電性構造体２０２の各々は、第２の誘電体層２１０内に横方向に埋め込まれる。１つの場合において、第２の誘電体層２１０におけるパターンは、第１の誘電体層１１０におけるパターンの鏡像であり、第２の誘電体層２１０の側壁及び第１の誘電体層１１０の側壁は、第２の誘電体層２１０及び第１の誘電体層１１０を一緒に合わせたときに、実質的に垂直方向に一致する。
図９及び図１０を参照すると、第１の構造体９９と第２の構造体１９９は、第１の実施形態の場合と同じ方式で、第１の誘電体層１１０及び第２の誘電体層２１０を通して接合される。第１の構造体９９、第２の構造体１９９、第１の誘電体層１１０、及び第２の誘電体層２１０は、ひとまとめに貼り合わせ基板を構成する。第２の誘電体層２１０の上面は、裏返しに配置された第１の誘電体層１１０の上面に接合される。第２の誘電体層２１０と第１の誘電体層１１０を一緒に合わせるときに、第２の誘電体層２１０内のパターンと第１の誘電体層１１０内のパターンが位置合わせされ、２つのチャネルが、第１の誘電体層１１０の上面及び第２の誘電体層２１０の下面によって垂直方向に境界付けられる連続キャビティ１００を形成するようにされる。連続キャビティ１００は、第１の誘電体層１１０の側壁及び第２の誘電体層２１０の下面によって横方向に境界付けられる。連続キャビティ１００は、第１の実施形態における連続キャビティ１００と同じ幾何学的特徴を有する。第１の構造体９９と第２の構造体１９９とを接合するために第１の誘電体層１１０及び第２の誘電体層２１０のうちの１つだけが使用される実施形態も明示的に意図されている。
図１１を参照すると、上部ハンドル基板１８１は、基板コンタクトレベル金属相互接続構造体１６０の上面から除去される。基板貫通ビアホールが、基板コンタクトレベル金属相互接続構造体１６０の上面から、第１の半導体基板１４０内部の少なくとも１つの浅いトレンチ分離構造体１３０と、存在する場合は第１の絶縁体層１２０と、第１の誘電体層１１０とを通って、第２の半導体層２１０内に埋め込まれた少なくとも１つの導電性構造体２０２の上部に至るまで形成される。
基板貫通ビアは、ドープされた半導体材料又は金属材料のような導電性材料で充填され、基板貫通ビア１４６を形成する。基板コンタクトレベル金属相互接続構造体１６０の上面の上に出た余分な導電性材料は、例えば、平坦化によって除去される。基板貫通ビア１４６は、第１の実施形態の場合と同じ材料を含むことができる。基板貫通ビア１４６は、第１の半導体層１４０内の少なくとも１つの第１の半導体デバイスの上から、すなわち、基板コンタクトレベル金属相互接続構造体１６０の上面から、少なくとも１つの導電性構造体２０２まで延びる。基板貫通ビア１４６及び少なくとも１つの導電性構造体２０２はひとまとめに、少なくとも１つの第１の半導体デバイスと少なくとも１つの第２の半導体デバイスとの間の導電性電気接続を構成する。
図１２を参照すると、第１の金属相互接続構造体１８０が、第１の実施形態の場合と同じ方式で、基板コンタクトレベル金属相互接続構造体１６０上に直接形成される。第１の実施形態の場合と同様に、第１の金属配線構造体１６８は、第１のパッシベーション層１９０のすぐ下に位置するＣ４（Controlled Collapse Chip Connection）パッドの第１のセットを含むことができる。第１の実施形態の場合と同様に、Ｃ４ボール１９２の第１のセットを露出されたＣ４パッドの第１のセット上に形成することができる。
図１３及び図１４を参照すると、底部ハンドル基板２９６は、第２のパッシベーション層２９０から除去される。第１の実施形態の場合と同様に、Ｃ４ボール２９２の第２のセットを露出されたＣ４パッドの第２のセットの上に形成することができる。注入チューブ４００及び排出チューブ４１０を連続キャビティ１００に取り付けて、冷却流体サーキュレータ（図示せず）及び任意に放熱器に接続される、冷却流体供給ライン（図示せず）及び冷却流体戻りライン（図示せず）への接続を容易にすることができる。第１の実施形態の場合と同じ方式で、冷却流体が連続キャビティ１００に供給され、接合型半導体基板内の半導体デバイスの動作中に連続キャビティ１００を通って循環する。
図１５を参照すると、本発明の第３の実施形態による第３の例示的な構造体は、第１の実施形態の場合と同じものであり得る、第１の構造体９９及び第２の構造体１９９を備える。第１の構造体９９を裏返しにした後、第１の誘電体層１１０が、第１の絶縁体層１２０の底面又は第１の半導体基板１４０の底面に、第１の実施形態の場合と同じ方式で付着される。第１の誘電体層１１０は、接合の目的のために使用できる接合可能な材料を含む。第１の誘電体層１１０をリソグラフィでパターン化して、第１の誘電体層１１０内に埋め込まれ、その第１の端部に第１の横方向開口部を有し、第２の端部に第２の横方向開口部を有する連続したチャネルを含むようにさせる。第１の誘電体層１１０が第１の構造体９９の下に位置するように、第１の構造体９９及び第１の誘電体層１１０のスタックを裏返しにする。
底部ハンドル基板２９６が、第１の実施形態の場合と同じ方式で、例えば接合によって、パッシベーション層２９０の上面に取り付けられる。少なくとも１つの導電性構造体２０２及び少なくとも１つの導電性配線構造体２０３が、第２の絶縁体層２２０上に形成される。少なくとも１つの導電性構造体２０２及び少なくとも１つの導電性配線構造体２０３は、第２の絶縁体層２２０内に、第２の半導体基板２４０の中及びその下の少なくとも１つの第２の半導体デバイスの上部まで延びるビアホールをリソグラフィによりパターン化することによって形成される。例えば、ビアホールは、裏返しに配置されたときに第２の半導体基板２４０の底面になる、第２の半導体基板２４０の上面まで延びることができる。導電性材料は、第２の実施形態の場合と同じ方式で、ビアホールの中、及び第２の絶縁体層２２０又は第２の半導体基板２４０の上側の面上に堆積される。少なくとも１つの導電性配線構造体２０３の各々は、第２の半導体基板２４０内の少なくとも１つの第２の半導体デバイスのうちの１つと少なくとも１つの第２の半導体デバイスのうちの別の１つとの間に、抵抗型電気接続、すなわち導電性配線を提供する。
第２の誘電体層２１０が、第２の絶縁体層２２０又は第１の半導体基板１４０の上に付着される。その後、第２の誘電体層２１０を、第２の誘電体層２１０の上面が少なくとも１つの導電性構造体２０２の上面と実質的に同一平面上なるように平坦化することができる。第２の誘電体層２１０は、第１の実施形態の場合のように、接合の目的のために使用できる接合可能な材料を含む。第２の誘電体層２１０をリソグラフィでパターン化して、第２の誘電体層２１０内に埋め込まれ、その第１の端部に第３の横方向開口部を有し、第２の端部に第４の横方向開口部を有する連続チャネルを含むようにさせる。少なくとも１つの導電性構造体２０２及び少なくとも１つの導電性配線構造体２０３の各々は、第２の誘電体層２１０内に横方向に埋め込まれる。１つの場合において、第２の誘電体層２１０におけるパターンは、第１の誘電体層１１０におけるパターンの鏡像であり、第２の誘電体層２１０の側壁及び第１の誘電体層１１０の側壁は、第２の誘電体層２１０及び第１の誘電体層１１０を一緒に合わせたときに、実質的に垂直方向に一致する。
図１６及び図１７を参照すると、第１の構造体９９と第２の構造体１９９は、第１の実施形態の場合と同じ方式で、第１の誘電体層１１０及び第２の誘電体層２１０を通して接合される。第１の構造体９９、第２の構造体１９９、第１の誘電体層１１０、及び第２の誘電体層２１０は、ひとまとめに貼り合わせ基板を構成する。第２の誘電体層２１０の上面は、裏返しに配置された第１の誘電体層１１０の上面に接合される。第２の誘電体層２１０と第１の誘電体層１１０を一緒に合わせるときに、第２の誘電体層２１０内のパターンと第１の誘電体層１１０内のパターンが位置合わせされ、２つのチャネルが、第１の誘電体層１１０の上面及び第２の誘電体層２１０の下面によって垂直方向に境界付けられる連続キャビティ１００を形成するようにされる。連続キャビティ１００は、第１の誘電体層１１０の側壁及び第２の誘電体層２１０の下面によって横方向に境界付けられる。連続キャビティ１００は、第１の実施形態における連続キャビティ１００と同じ幾何学的特徴を有する。第１の構造体９９及び第２の構造体１９９を接合するために、第１の誘電体層１１０及び第２の誘電体層２１０のうちの１つだけが使用される実施形態も明示的に意図されている。
図１８を参照すると、上部ハンドル基板１８１は、基板コンタクトレベル金属相互接続構造体１６０の上面から除去される。第２の実施形態の場合と同じ方式で、基板貫通ビア１４６が形成される。基板貫通ビア１４６及び少なくとも１つの導電性構造体２０２はひとまとめに、少なくとも１つの第１の半導体デバイスと少なくとも１つの第２の半導体デバイスとの間の導電性電気接続を構成する。
図１９及び図２０を参照すると、第１の金属相互接続構造体１８０が、第１及び第２の実施形態の場合と同じ方式で、基板コンタクトレベル金属相互接続構造体１６０上に直接、形成される。第１の実施形態の場合と同様に、第１の金属配線構造体１６８は、第１のパッシベーション層１９０のすぐ下に位置するＣ４パッドの第１のセットを含むことができる。第１の実施形態の場合と同様に、Ｃ４ボール１９２の第１のセットを露出されたＣ４パッドの第１のセット上に形成することができる。次に、底部ハンドル基板２９６が、第２のパッシベーション層２９０から除去される。第１及び第２の実施形態の場合と同様に、Ｃ４ボール２９２の第２のセットを露出されたＣ４パッドの第２のセットの上に形成することができる。注入チューブ４００及び排出チューブ４１０を連続キャビティ１００に取り付けて、冷却流体サーキュレータ（図示せず）及び任意に放熱器に接続される、冷却流体供給ライン（図示せず）及び冷却流体戻りライン（図示せず）への接続を容易にすることができる。第１及び第２の実施形態の場合と同じ方式で、冷却流体が連続キャビティ１００に供給され、接合型半導体基板内の半導体デバイスの動作中に連続キャビティ１００を通って循環する。
図２１を参照すると、本発明の第４の実施形態による第４の例示的な構造体は、第１から第３までの実施形態の場合と同じものであり得る、第１の構造体９９及び第２の構造体１９９を備える。導電性フィン３０２は、第１の端部及び第２の端部と、第１の端部と第２の端部とを接続する中間部とを有する。導電性フィン３０２は、第２の絶縁体層２２０の上面に直接、導電性材料を堆積し、次にリソグラフィによるパターン化を行うことによって形成することができる。導電性フィン３０２は、ドープされたポリシリコン又はドープされたシリコン含有合金のようなドープされた半導体材料を含むことができ、又はＣｕ、Ｗ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、Ｎｉ、ＴａＮ、ＴｉＮ、などのような金属材料を含むことができる。導電性フィン３０２は、一体化された単一の構造であり、すなわち、いかなる境界もその中に存在しない単一の連続した部片の形状である。導電性フィン３０２は湾曲部を含むことができ、一定の断面積を有する領域を含むことができる。導電性フィン３０２は、中間部から第１の端部及び／又は第２の端部まで熱を伝達させるように構成される。導電性フィン３０２の厚さは、約１００ｎｍから約１０μｍまで、典型的には約４００ｎｍから約４μｍまでとすることができるが、それを下回る及び上回る厚さもここでは意図されている。
第２の誘電体層２１０が、導電性フィン３０２、並びに第２の絶縁体層２２０及び第２の半導体基板２４０のうちの１つの上に付着される。その後、第２の誘電体層２１０を、第２の誘電体層２１０の上面が導電性フィン３０２の上面と実質的に同一平面上になるように平坦化することができる。第２の誘電体層２１０は、第１から第３までの実施形態の場合と同様に、接合の目的のために使用できる接合可能な材料を含む。
１つの場合において、第１の誘電体材料層３１０が、第２の誘電体材料層２１０の上に付着される。第１の誘電体層３１０は、接合可能な材料を含み、第１から第３のまで実施形態において第１の誘電体層１１０に使用できるいずれの材料を含むこともできる。第１の誘電体材料層３１０の厚さは、約５０ｎｍから約５μｍまで、典型的には約２００ｎｍから約２μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。
別の場合において、第１の構造体９９が裏返され、第１の誘電体層３１０は、第１の絶縁体層１２０の底面又は第１の半導体基板１４０の底面に、第１から第３までの実施形態の場合と同じ方式で付着される。第１の誘電体層３１０は、第１から第３までの実施形態の第１の誘電体材料層１１０と同じ、接合可能な材料を含む。第１の誘電体材料層３１０の厚さは、約５０ｎｍから約５μｍまで、典型的には約２００ｎｍから約２μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。
好ましくは、第２の誘電体材料層２１０及び／又は第１の誘電体材料層３１０をリソグラフィでパターン付けして、導電性フィン３０２の第１の端部及び第２の端部が露出される一方で、導電性フィン３０２の中間部が第２の誘電体層２１０内に埋め込まれるようにされる。このようにして、導電性フィン３０２の第１の端部及び第２の端部は、第２の誘電体材料層２１０の側壁及び／又は第１の誘電体材料層３１０の側壁から突き出る。
図２２及び図２３を参照すると、第１の構造体９９と第２の構造体１９９は、第１の誘電体層３１０及び第２の誘電体層２１０を通して接合される。１つの場合において、貼り合わせの境界面は、第１の絶縁体層１２０の底面と、第２の誘電体層２１０の上面上に直接堆積された第１の誘電体層３１０の上面との間とすることができる。別の場合において、貼り合わせの境界面は、第１から第３までの実施形態の場合と同じ方式で、第２の誘電体層２１０の上面と、裏返しに配置された第１の誘電体層３１０の上面との間とすることができる。第１の構造体９９、第２の構造体１９９、第１の誘電体層３１０、第２の誘電体層２１０、及び導電性フィン３０２は、ひとまとめに貼り合わせ基板を構成する。第１の構造体９９と第２の構造体１９９を接合するために、第１の誘電体層１１０を使用することなく、第２の誘電体層２１０のみが使用される実施形態も明示的に意図されている。
図２４を参照すると、上部ハンドル基板１８１が、基板コンタクトレベル金属相互接続構造体１６０の上面から除去される。第２の実施形態の場合と同じ方式で、基板貫通ビア１４６が形成される。基板貫通ビア１４６は、少なくとも１つの第１の半導体デバイスと少なくとも１つの第２の半導体デバイスとの間の導電性電気接続を構成する。
図２５を参照すると、第１の金属相互接続構造体１８０が、第１及び第２の実施形態の場合と同じ方式で、基板コンタクトレベル金属相互接続構造体１６０上に直接形成される。第１の実施形態の場合と同様に、第１の金属配線構造体１６８は、第１のパッシベーション層１９０のすぐ下に位置するＣ４パッドの第１のセットを含むことができる。第１の実施形態の場合と同様に、Ｃ４ボール１９２の第１のセットを、露出されたＣ４パッドの第１のセット上に形成することができる。
図２６を参照すると、次に、底部ハンドル基板２９６が第２のパッシベーション層２９０から除去される。第１及び第２の実施形態の場合と同様に、Ｃ４ボール２９２の第２のセットを、露出されたＣ４パッドの第２のセットの上に形成することができる。導電性フィン３０２の第１の端部及び第２の端部はヒートシンク構造体に接続されるので、第１及び第２の半導体基板（１４０、２４０）内の半導体デバイスによって発生する熱は、導電性フィン３０２の埋め込まれた部分である中間部を通り、導電性フィン３０２の第１及び第２の端部を通って、ヒートシンク構造体に伝達される。
図２７を参照すると、本発明の第５の実施形態による第５の例示的な実施形態は、第１から第４までの実施形態の場合と同じものであり得る、第１の構造体９９及び第２の構造体１９９を備える。
導電性フィン３０２、少なくとも１つの導電性構造体２０２、及び少なくとも１つの導電性配線構造体２０３が、第２の絶縁体層２２０上に形成される。少なくとも１つの導電性構造体２０２及び少なくとも１つの導電性配線構造体２０３は、第２の絶縁体層２２０内に、第２の半導体基板２４０の中及びその下の少なくとも１つの第２の半導体デバイスの上部まで延びるビアホールをリソグラフィによりパターン付けすることによって形成される。例えば、ビアホールは、裏返しに配置されたときに第２の半導体基板２４０の底面になる、第２の半導体基板２４０の上面まで延びることができる。導電性材料は、第２及び第３の実施形態の場合と同じ方式で、ビアホールの中、及び第２の絶縁体層２２０又は第２の半導体基板２４０の上側の面上に堆積される。導電性材料をリソグラフィでパターン付けして、導電性フィン３０２、少なくとも１つの導電性構造体２０２、及び少なくとも１つの導電性配線構造体２０３を形成する。導電性フィン３０２は、第４の実施形態の場合と同じ構造及び組成を有することができる。少なくとも１つの導電性構造体２０２及び少なくとも１つの導電性配線構造体２０３は、導電性フィン３０２と同じ組成を有し、かつ第３の実施形態の少なくとも１つの導電性構造体２０２及び少なくとも１つの導電性配線構造体２０３と同じ構造的及び機能的特徴を有する。少なくとも１つの導電性配線構造体２０３の各々は、第２の半導体基板２４０内の少なくとも１つの第２の半導体デバイスのうちの１つと少なくとも１つの第２の半導体デバイスのうちの別の１つとの間に、抵抗型電気接続、すなわち導電性配線を提供する。
１つの場合において、第１の誘電体材料層３１０が、第２の誘電体材料層２１０の上に付着される。第１の誘電体層３１０は、接合可能な材料を含み、第１から第３までの実施形態において第１の誘電体層１１０に使用できるいずれの材料を含むこともできる。第１の誘電体材料層３１０の厚さは、約５０ｎｍから約５μｍまで、典型的には約２００ｎｍから約２μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。
別の場合において、第１の構造体９９が裏返され、第１の誘電体層３１０は、第１の絶縁体層１２０の底面又は第１の半導体基板１４０の底面に、第１から第３までの実施形態の場合と同じ方式で施される。第１の誘電体層３１０は、第１から第３までの実施形態の第１の誘電体材料層１１０と同じ、接合可能な材料を含む。第１の誘電体材料層３１０の厚さは、約５０ｎｍから約５μｍまで、典型的には約２００ｎｍから約２μｍまでとすることができるが、ここでも、それを下回る及び上回る厚さも意図されている。
好ましくは、第２の誘電体材料層２１０及び／又は第１の誘電体材料層３１０をリソグラフィでパターン付けして、導電性フィン３０２の第１の端部及び第２の端部が露出される一方で、導電性フィン３０２の中間部が第２の誘電体層２１０内に埋め込まれるようにされる。このようにして、導電性フィン３０２の第１の端部及び第２の端部は、第２の誘電体材料層２１０の側壁及び／又は第１の誘電体材料層３１０の側壁から突き出る。
図２８及び図２９を参照すると、第１の構造体９９と第２の構造体１９９は、第１の誘電体層３１０及び第２の誘電体層２１０を通して接合される。１つの場合において、貼り合わせの境界面は、第１の絶縁体層１２０の底面と、第２の誘電体層２１０の上面上に直接堆積された第１の誘電体層３１０の上面との間とすることができる。別の場合において、貼り合わせの境界面は、第１から第３の実施形態の場合と同じ方式で、第２の誘電体層２１０の上面と、裏返しに配置された第１の誘電体層３１０の上面との間とすることができる。第１の構造体９９、第２の構造体１９９、第１の誘電体層３１０、第２の誘電体層２１０、導電性フィン３０２、並びに少なくとも１つの導電性構造体２０２及び少なくとも１つの導電性配線構造体２０３は、ひとまとめに貼り合わせ基板を構成する。第１の構造体９９と第２の構造体１９９を接合するために、第１の誘電体層１１０を使用することなく、第２の誘電体層２１０のみが使用される実施形態も示的に意図されている。
図３０を参照すると、上部ハンドル基板１８１は、基板コンタクトレベル金属相互接続構造体１６０の上面から除去される。第２及び第３の実施形態の場合と同じ方式で、基板貫通ビア１４６が形成される。基板貫通ビア１４６及び少なくとも１つの導電性構造体２０２はひとまとめに、少なくとも１つの第１の半導体デバイスと少なくとも１つの第２の半導体デバイスとの間の導電性電気接続を構成する。
図３１を参照すると、第１の金属相互接続構造体１８０が、第１及び第２の実施形態の場合と同じ方式で、基板コンタクトレベル金属相互接続構造体１６０上に直接形成される。第１の実施形態の場合と同様に、第１の金属配線構造体１６８は、第１のパッシベーション層１９０のすぐ下に位置するＣ４パッドの第１のセットを含むことができる。第１の実施形態の場合と同様に、Ｃ４ボール１９２の第１のセットを、露出されたＣ４パッドの第１のセット上に形成することができる。次に、底部ハンドル基板２９６が第２のパッシベーション層２９０から除去される。第１及び第２の実施形態の場合と同様に、Ｃ４ボール２９２の第２のセットを、露出されたＣ４パッドの第２のセット上に形成することができる。導電性フィン３０２の第１の端部及び第２の端部はヒートシンク構造体に接続されるので、第１及び第２の半導体基板（１４０、２４０）内の半導体デバイスによって発生する熱は、導電性フィン３０２の埋め込まれた部分である中間部を通り、導電性フィン３０２の第１及び第２の端部部分を通って、ヒートシンク構造体に伝達される。
図３２は、例えば、半導体ＩＣ論理設計、シミュレーション、テスト、レイアウト及び製造で使用される例示的な設計フロー９００のブロック図を示す。設計フロー９００は、上で説明され、かつ図１−図３１に示された設計構造体及び／又はデバイスの論理的又は機能的に等価な表現を作成するために、設計構造体又はデバイスを処理するためのプロセス及び機構を含む。設計フロー９００によって処理及び／又は作成される設計構造体を機械可読伝送又はストレージ媒体上でエンコードして、データ処理システム上で実行又は処理されたときにハードウェアコンポーネント、回路、デバイス又はシステムの論理的、構造的、機械的又はその他、機能的に等価な表現を生成するデータ及び／又は命令を含むようにすることができる。設計フロー９００は、設計される表現のタイプによって変えることができる。例えば、特定用途向け集積回路（ＡＳＩＣ）を構築するための設計フローは、標準的なコンポーネントを設計するための設計フロー９００、又はプログラマブル・アレイ、例えば、Ａｌｔｅｒａ（登録商標）Ｉｎｃ．若しくはＸｉｌｉｎｘ（登録商標）Ｉｎｃ．から提供されているプログラマブル・ゲート・アレイ（ＰＧＡ）又はフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）に設計をインスタンス化するための設計フロー９００とは異なることとなる。
図３２は、好ましくは設計プロセス９１０によって処理される入力設計構造体９２０を含む、複数のこのような設計構造体を例示する。設計構造体９２０は、設計プロセス９１０によって生成及び処理され、ハードウェアデバイスの論理的に等価な機能的表現を生じる、論理シミュレーション設計構造体とすることができる。設計構造体９２０はさらに、あるいは代替的に、設計プロセス９１０によって処理されたときにハードウェアデバイスの物理的構造の機能的表現を生成するデータ及び／又はプログラム命令を含むことができる。機能的及び／又は構造的設計特徴のどちらを表現するのであれ、設計構造９２０体は、コア開発者／設計者によって実施されるような電子的コンピュータ支援設計（ＥＣＡＤ）を使用して生成することができる。機械可読データ伝送、ゲートアレイ、又はストレージ媒体上でエンコードされた場合、設計構造体９２０を設計プロセス９１０内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによってアクセス及び処理して、図１−図３１に示されるもののような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレーションするか、又は他の方法で機能的に表現することができる。そのため、設計構造体９２０は、設計又はシミュレーション・データ処理システムによって処理されたときに回路又は他のレベルのハードウェア論理設計を機能的にシミュレートションするか、又は他の方法で表現する、人間及び／又は機械可読のソースコード、コンパイルされた構造体、及びコンピュータ実行可能コード構造体を含む、ファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、又は、Ｖｅｒｉｌｏｇ及びＶＨＤＬのような低レベルＨＤＬ設計言語、及び／又はＣ若しくはＣ＋＋のような高レベル設計言語に適合する及び／又は互換性のある他のデータ構造体を含むことができる。
設計プロセス９１０は、設計構造体９２０のような設計構造体を格納することができるネットリスト９８０を生成するために、好ましくは、図１−図３１に示されるコンポーネント、回路、デバイス又は論理構造体の設計／シミュレーションの機能的等価物を合成、翻訳又はその他の方法で処理するためのハードウェア及び／又はソフトウェア・モジュールを使用し、組み込む。ネットリスト９８０は、例えば、集積回路設計内の他の素子及び回路への接続を記述する配線、ディスクリート部品、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表す、コンパイル又はその他の方法で処理されたデータ構造体を含むことができる。ネットリスト９８０は繰り返しプロセスを用いて合成することができ、このプロセスにおいて、ネットリスト９８０は、デバイスの設計仕様及びパラメータに応じて１回又は複数回再合成される。ここで説明された他の設計構造体のタイプと同様に、ネットリスト９８０を機械可読データストレージ媒体上に記録し、又はプロブラマブル・ゲート・アレイにプログラムすることができる。媒体は、磁気又は光ディスクドライブのような不揮発性ストレージ媒体、プロブラマブル・ゲート・アレイ、コンパクトフラッシュ、又は他のフラッシュメモリとすることができる。それに加えて、又は代替的に、媒体は、インターネット又は他のネットワーキングに適した手段を介してデータパケットを伝送し、中間的に格納することができる、システム又はキャッシュメモリ、バッファ領域、又は電気的若しくは光学的に伝導性のデバイス及び材料とすることができる。
設計プロセス９１０は、ネットリスト９８０を含む様々な入力データ構造のタイプを処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。このようなデータ構造タイプは、例えば、ライブラリ要素９３０内に存在することができ、これは、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）について共通して用いられるモデル、レイアウト、及び記号表記を含めた素子、回路及びデバイスのセットを含むことができる。データ構造タイプは、設計仕様９４０、特徴データ９５０、検証データ９６０、設計ルール９７０、並びに入力テストパターン、出力テスト結果及び他のテスト情報を含むことができるテストデータ・ファイル９８５をさらに含むことができる。設計プロセス９１０は、例えば、応力分析、熱分析、機械事象シミュレーション、並びにキャスティング、モールディング及びダイプレス成形のような操作についてのプロセス・シミュレーションなどのような標準的な機械的設計プロセスをさらに含むことができる。機械設計の当業者は、本発明の範囲及び精神から逸脱することなく設計プロセス９１０において用いられる、可能な機械設計ツール及びアプリケーションの範囲を認識することができる。設計プロセス９１０はまた、タイミング分析、検証、設計ルールチェック、位置及び経路の操作などのような標準的な回路設計プロセスを実行するためのモジュールを含むことができる。
設計プロセス９１０は、第２の設計構造体９９０を作成するために、ＨＤＬコンパイラ及びシミュレーションモデル構築ツールのような論理的及び物理的設計ツールを使用し、組み込んで、設計構造体９２０を、図示された支持データ構造体のうちのいくつか又はすべてと共に、いずれかの付加的な機械設計又はデータ（適用可能な場合）と併せて処理する。設計構造体９９０は、機械的なデバイス及び構造体のデータの交換に用いられるデータ形式（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ ＸＴ、ＪＴ、ＤＲＧ又はこのような機械的設計構造体を格納又はレンダリングするのに適したその他の形式で格納される情報）でストレージ媒体又はプログラマブル・ゲート・アレイ上に存在する。設計構造体９２０と同様に、設計構造体９９０は、好ましくは、１つ又は複数のファイル、データ構造体、又は他のコンピュータコード化データ又は命令を含み、これは、伝送又はデータストレージ媒体上に存在し、ＥＣＡＤシステムによって処理されると図１−図３１に示される１つ又は複数の本発明の実施形態の、論理的又はその他の方式で機能的に等価な形態を生成する。１つの実施形態において、設計構造体９９０は、図１−図３１に示されるデバイスを機能的にシミュレーションする、コンパイルされた実行可能なＨＤＬシミュレーションモデルを含むことができる。
設計構造体９９０は、集積回路のレイアウトデータの交換に用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はこのような設計データ構造体を格納するためのその他のいずれかの適切な形式で格納される情報）も使用することができる。データ構造体９９０は、例えば、記号データ、マップファイル、テストデータ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを通じた経路選択のデータ、並びに、上で説明し、図１−図３１に示されるようなデバイス又は構造体を製造するために製造者又は他の設計者／開発者によって要求されるその他のいずれかのデータといった情報を含むことができる。次に、設計構造体９９０はステージ９９５に進み、ここで、例えば、設計構造体９９０は、テープアウトされたり、製造に引き渡されたり、マスク会社に引き渡されたり、別の設計会社に送られたり、顧客に送り返されたりされる。
本発明を特定の実施形態について説明してきたが、多数の代替、修正及び変形が当業者には明らかとなることが前述の説明を考慮すれば明らかである。従って、本発明は、本発明の範囲及び精神並びに以下の特許請求の範囲内の、このようなすべての代替、修正及び変形を包含することが意図される。
９９、１９９：構造体
１００：連続キャビティ
１１０、２１０、３１０：誘電体層
１２０、２２０：絶縁体層
１３０、２３０：浅いトレンチ分離構造体
１４０、２４０：半導体基板
１４６：導電性基板貫通ビア
１６０：基板コンタクトレベル金属相互接続構造体
１６８、２４８：金属配線構造体
１８０、２６０：金属相互接続構造体
１８１：上部ハンドル基板
１９０、２９０：パッシベーション層
２０２：導電性構造体
２０３：導電性配線構造体
２９６：底部ハンドル基板

Claims (20)

  1. 少なくとも１つの第１の半導体デバイスを含む第１の半導体基板と、
    少なくとも１つの第２の半導体デバイスを含み、前記第１の半導体基板の下にある第２の半導体基板と、
    前記第１の半導体基板と前記第２の半導体基板との間に配置され、第１の横方向開口部及び第２の横方向開口部を有する連続キャビティを含む誘電体材料層であって、前記誘電体材料層を通して前記第１の半導体基板と前記第２の半導体基板が接合される誘電体材料層と
    を備える、半導体構造体。
  2. 前記少なくとも１つの第１の半導体デバイスの上から前記少なくとも１つの第２の半導体デバイスのうちの１つまで延びる基板貫通ビアをさらに備える、請求項１に記載の半導体構造体。
  3. 前記誘電体材料層によって横方向を囲まれ、前記少なくとも１つの第２の半導体デバイスのうちの１つまで延びる導電性構造体と、
    前記少なくとも１つの第１の半導体デバイスの上から前記導電性構造体まで延びる基板貫通ビアと
    をさらに備える、請求項１に記載の半導体構造体。
  4. 前記誘電体材料層によって横方向を囲まれ、前記少なくとも１つの第２の半導体デバイスのうちの１つと前記少なくとも１つの第２の半導体デバイスのうちのもう１つとの間に抵抗性電気的接続を提供する少なくとも１つの導電性配線構造体をさらに備える、請求項３に記載の半導体構造体。
  5. 前記連続キャビティは、前記誘電体材料層の水平面と同一平面にある第１の平面及び前記誘電体材料層の水平面と同一平面にある第２の平面によって垂直方向に境界付けられ、前記第１の平面は、前記第１の半導体基板の底面に対して平行であり、前記第２の平面は、前記第２の半導体基板の底面に対して平行である、請求項１に記載の半導体構造体。
  6. 前記第１の横方向開口部及び前記第２の横方向開口部は、前記誘電体材料層の周縁部に位置し、前記第１及び前記第２の半導体基板の側壁と実質的に垂直方向に一致する、請求項１に記載の半導体構造体。
  7. 前記第１の半導体基板及び前記第２の半導体基板は、前記誘電体材料層を通して背中合わせに接合され、前記第１の半導体基板は、前記少なくとも１つの第１の半導体デバイスと同じレベル内に第１のトレンチ分離構造体を含み、前記第２の半導体基板は、前記少なくとも１つの第２の半導体デバイスと同じレベル内に第２の浅いトレンチ分離構造体を含み、前記少なくとも１つの第１の半導体デバイスは前記第１の半導体基板の上面の上及び上方に位置し、前記少なくとも１つの第２の半導体デバイスは前記第２の半導体デバイスの上面の上及び下方に位置する、請求項１に記載の半導体構造体。
  8. 前記連続キャビティ内に位置する冷却流体をさらに備える、請求項１に記載の半導体構造体。
  9. 前記第１の半導体基板の底面に垂直方向に接する第１の絶縁体層と、
    前記第１の絶縁体層の底部に垂直方向に接し、前記誘電体材料層に接合される別の誘電体材料層と、
    前記第２の半導体基板の底面に垂直方向に接する第２の絶縁体層であって、前記誘電体材料層が前記第２の絶縁体層の底面に垂直方向に接する、第２の絶縁体層と
    をさらに備える、請求項１に記載の半導体構造体。
  10. 少なくとも１つの半導体デバイスを含む第１の半導体基板と、
    少なくとも１つの第２の半導体デバイスを含み、及び前記第１の半導体基板の下にある第２の半導体基板と、
    前記第１の半導体基板と前記第２の半導体基板との間に配置される誘電体材料層であって、前記誘電体材料層を通して前記第１の半導体基板と前記第２の半導体基板が接合される誘電体材料層と、
    第１の端部及び第２の端部と、それらの間の埋め込み部とを有し、前記埋め込み部が前記誘電体材料層内に埋め込まれる導電性フィンと
    を備える、半導体構造体。
  11. 前記少なくとも１つの第１の半導体デバイスの上から前記少なくとも１つの第２の半導体デバイスのうちの１つまで延びる基板貫通ビアをさらに備える、請求項１０に記載の半導体構造体。
  12. 前記誘電体材料層によって横方向を囲まれ、前記少なくとも１つの第２の半導体デバイスのうちの１つまで延びる導電性構造体と、
    前記少なくとも１つの第１の半導体デバイスの上から前記導電性構造体まで延びる基板貫通ビアと
    をさらに備える、請求項１０に記載の半導体構造体。
  13. 前記誘電体材料層によって横方向を囲まれ、前記少なくとも１つの第２の半導体デバイスのうちの１つと前記少なくとも１つの第２の半導体デバイスのうちのもう１つとの間に抵抗性電気的接続を提供する少なくとも１つの導電性配線構造体をさらに備える、請求項１２に記載の半導体構造体。
  14. 前記導電性フィンは、前記誘電体材料層の水平面と同一平面にある第１の平面及び前記誘電体材料層の水平面と同一平面にある第２の平面によって垂直方向に境界付けられ、前記第１の平面は、前記第１の半導体基板の底面に対して平行であり、前記第２の平面は、前記第２の半導体基板の底面に対して平行である、請求項１０に記載の半導体構造体。
  15. 前記第１の半導体基板の底面に垂直方向に接する第１の絶縁体層と、
    前記第１の絶縁体層の底面に垂直方向に接し、前記誘電体材料層に接合される別の誘電体材料層と、
    前記第２の半導体基板の底面に垂直方向に接する第２の絶縁体層であって、前記誘電体材料層が前記第２の絶縁体層の底面に垂直方向に接する第２の絶縁体層と
    をさらに備える、請求項１０に記載の半導体構造体。
  16. 半導体構造体のための設計を、設計し、製造し、又は試験するための機械可読媒体内に記憶される設計構造体であって、
    少なくとも１つの第１の半導体デバイスを含む第１の半導体基板を表す第１のデータと、
    少なくとも１つの第２の半導体デバイスを含み、前記第１の半導体基板の下にある第２の半導体基板を表す第２のデータと、
    前記第１の半導体基板と前記第２の半導体基板との間に配置される誘電体材料層であって、前記誘電体材料層を通して前記第１の半導体基板と前記第２の半導体基板が接合される誘電体材料層を表す第３のデータと、
    前記誘電体材料層内に埋め込まれ、第１の横方向開口部及び第２の横方向開口部を有する連続キャビティを表す第４のデータと、
    前記少なくとも１つの第１の半導体デバイスの上から前記少なくとも１つの第２の半導体デバイスのうちの１つまで延びる基板貫通ビアを表す第５のデータと
    を含む、設計構造体。
  17. 前記連続キャビティは、前記誘電体材料層の上面と同一平面にある第１の平面及び前記誘電体材料層の底面と同一平面にある第２の平面によって垂直方向に境界付けられ、前記第１の平面は、前記第１の半導体基板の底面に対して平行であり、前記第２の平面は、前記第２の半導体基板の底面に対して平行である、請求項１６に記載の設計構造体。
  18. 前記連続キャビティを満たす冷却流体を表す第６のデータと、
    前記第１の横方向開口部に取り付けられる注入チューブを表す第７のデータと、
    前記第２の横方向開口部に取り付けられる排出チューブを表す第８のデータと
    をさらに含む、請求項１７に記載の設計構造体。
  19. 少なくとも１つの第１の半導体デバイスをその上に有する第１の半導体基板を含む第１の構造体を準備するステップと、
    少なくとも１つの第２の半導体デバイスをその上に有する第２の半導体基板を含む第２の構造体を準備するステップと、
    前記第１の構造体上に直接、第１の誘電体材料層を形成するステップと、
    前記第２の構造体上に直接、第２の誘電体材料層を形成するステップと、
    前記第２の誘電体材料層をパターン化して、第１の横方向開口部及び第２の横方向開口部を有する連続チャネルを形成するステップと、
    前記第１の誘電体材料層と前記第２の誘電体材料層とを接合するステップと、
    を含む、半導体構造体の形成方法。
  20. 少なくとも１つの第１の半導体デバイスをその上に有する第１の半導体基板を含む第１の構造体を準備するステップと、
    少なくとも１つの第２の半導体デバイスをその上に有する第２の半導体基板を含む第２の構造体を準備するステップと、
    前記第２の構造体上に直接、導電性フィンを形成するステップと、
    前記第２の構造体上に直接、第２の誘電体材料層を形成するステップであって、前記導電性フィンは、第１の端部及び第２の端部とそれらの間の埋め込み部とを有し、前記埋め込み部は、前記第２の誘電体材料層内に埋め込まれる、ステップと、
    前記第１の構造体上に直接、又は前記第２の誘電体材料層上に直接、第１の誘電体材料層を形成するステップと、
    前記第１の誘電体材料層と前記第２の誘電体材料層とを接合するステップと
    を含む、半導体構造体の形成方法。
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