WO2021246202A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2021246202A1
WO2021246202A1 PCT/JP2021/019358 JP2021019358W WO2021246202A1 WO 2021246202 A1 WO2021246202 A1 WO 2021246202A1 JP 2021019358 W JP2021019358 W JP 2021019358W WO 2021246202 A1 WO2021246202 A1 WO 2021246202A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor device
nitride semiconductor
semiconductor layer
nitride
Prior art date
Application number
PCT/JP2021/019358
Other languages
English (en)
French (fr)
Inventor
茉里香 中村
茂佳 宇佐美
雄貴 滝口
高寛 山田
尚史 齋藤
達郎 綿引
栄治 柳生
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2022528745A priority Critical patent/JP7325631B2/ja
Priority to CN202180035827.4A priority patent/CN115668512A/zh
Priority to DE112021003124.4T priority patent/DE112021003124T5/de
Priority to US17/918,577 priority patent/US20230143585A1/en
Publication of WO2021246202A1 publication Critical patent/WO2021246202A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • This disclosure relates to semiconductor devices.
  • a semiconductor device that has high output and operates at high frequencies is adopted for a communication system using wireless communication, for example, satellite communication.
  • a transistor using a nitride semiconductor is adopted as the semiconductor device, and the performance of the semiconductor device is enhanced.
  • hetero interface A two-dimensional carrier gas
  • 2DEG 2dimensional electron gas
  • 2DHG two-dimensional hole gas
  • the high electron mobility transistor (hereinafter referred to as "HEMT”) uses a two-dimensional carrier gas. HEMTs are high power and operate at high frequencies.
  • the mutual conductance of HEMT has a non-linearity that increases once with an increase in drain current and then rapidly decreases after reaching a peak value. Shortening the gate length of the HEMT for the purpose of increasing the frequency increases the non-linearity. In order to solve this increase in non-linearity, various studies have been conducted using the techniques developed in semiconductor devices using silicon.
  • Non-Patent Document 1 discloses a structure with reference to a multigate device.
  • a similar structure is also disclosed in Patent Document 4.
  • embedded gate arrangement structure a plurality of gate electrodes each having a columnar shape are arranged and embedded in one direction in the epitaxial layer forming the hetero interface.
  • the plurality of gate electrodes are connected to each other at a position separated from the epitaxial layer.
  • the depletion layer spreads on the side surface and the bottom surface of the embedded gate electrode, and the channel is closed in the epitaxial layer located between the embedded gate electrodes.
  • Patent Document 1 Patent Document 2, and Patent Document 3 disclose a structure in which channels are narrowed (hereinafter, tentatively referred to as "narrow channel structure").
  • the gate electrode is formed by adhering the gate electrode on the epitaxial layer processed into a fine wire.
  • the area where the epitaxial layer contacts the source electrode and the drain electrode is small, and the contact resistance is large.
  • the length of the epitaxial layer in the direction connecting the drain electrode and the source electrode is shortened to reduce the contact resistance.
  • the concentration of the electric field (concentration of the electric field) is relaxed in the vicinity of the gate electrode from the viewpoint of the withstand voltage of the transistor.
  • a so-called field plate structure is used for the relaxation.
  • the field plate structure is considered to increase the capacitance between the gate electrode and the other electrodes (eg, gate-drain capacitance and gate-source capacitance).
  • the semiconductor device includes a semiconductor layer group having a first nitride semiconductor layer and a second nitride semiconductor layer laminated in the first direction, and each of the semiconductor layers is described in a second direction different from the first direction.
  • a plurality of gate electrodes that are in contact with the second nitride semiconductor layer and are arranged along the second direction, and a conductor that electrically connects the plurality of gate electrodes to each other and is located away from the semiconductor layer group.
  • a first layer that comes into contact with the electrode and comes into contact with the second nitride semiconductor layer in the second direction is provided.
  • the first nitride semiconductor layer and the second nitride semiconductor layer form a heterojunction, and a two-dimensional carrier gas is induced in the first nitride semiconductor layer.
  • the first nitride semiconductor layer and the second nitride semiconductor layer form a Schottky junction with each of the plurality of gate electrodes.
  • the first layer is any of an insulator, an intrinsic semiconductor, and a semiconductor having a conductive type opposite to that of the second nitride semiconductor layer, and the first nitride facing the first layer in the first direction. It suppresses the induction of two-dimensional carrier gas in the semiconductor layer.
  • a semiconductor device with high withstand voltage is provided.
  • FIG. 2 is a cross-sectional view illustrating the cross section of the semiconductor device according to the first embodiment at the position AA of FIG. 2. It is sectional drawing which illustrates the cross section of the semiconductor device which concerns on Embodiment 1 at the position BB of FIG. It is sectional drawing which illustrates the cross section of the semiconductor device which concerns on Embodiment 1 in the position CC of FIG. It is a top view which illustrates the structure of the semiconductor device which concerns on Embodiment 2.
  • FIG. 2 is a cross-sectional view illustrating the cross section of the semiconductor device according to the first embodiment at the position AA of FIG. 2. It is sectional drawing which illustrates the cross section of the semiconductor device which concerns on Embodiment 1 at the position BB of FIG. It is sectional drawing which illustrates the cross section of the semiconductor device which concerns on Embodiment 1 in the position CC of FIG. It is a top view which illustrates the structure of the semiconductor device which concerns on Embodiment 2.
  • FIG. 6 is a cross-sectional view illustrating the cross section of the semiconductor device according to the second embodiment at the position AA of FIG. It is a top view which illustrates the structure of the semiconductor device which concerns on Embodiment 3.
  • FIG. FIG. 5 is a cross-sectional view illustrating the cross section of the semiconductor device according to the third embodiment at the position AA of FIG. It is a top view which illustrates the structure of the semiconductor device which concerns on Embodiment 4.
  • FIG. FIG. 5 is a cross-sectional view illustrating the cross section of the semiconductor device according to the fourth embodiment at the position AA of FIG. It is a top view which illustrates the structure of the semiconductor device which concerns on Embodiment 5.
  • FIG. 6 is a cross-sectional view illustrating the cross section of the semiconductor device according to the sixth embodiment at the position AA of FIG. It is a top view which illustrates the structure of the semiconductor device which concerns on Embodiment 7.
  • 16 is a cross-sectional view illustrating the cross section of the semiconductor device according to the seventh embodiment at the position AA of FIG. It is a top view which illustrates the structure of the semiconductor device which concerns on Embodiment 8.
  • FIG. 5 is a cross-sectional view illustrating the cross section of the semiconductor device according to the eighth embodiment at the position AA of FIG.
  • FIG. 5 is a cross-sectional view illustrating the cross section of the semiconductor device according to the eighth embodiment at the position CC of FIG. It is a top view which illustrates the structure of the semiconductor device which concerns on Embodiment 9.
  • FIG. 5 is a cross-sectional view illustrating the cross section of the semiconductor device according to the ninth embodiment at the position AA of FIG. 21.
  • FIG. 5 is a cross-sectional view illustrating the cross section of the semiconductor device according to the ninth embodiment at the position BB of FIG. 21.
  • FIG. 5 is a cross-sectional view illustrating the cross section of the semiconductor device according to the ninth embodiment at the position CC of FIG.
  • the field effect transistor is used by forming an element separation region, wiring connected to an electrode, and a via hole.
  • the examples in the following embodiments do not preclude that the semiconductor device according to the present disclosure is applied to an element other than a field effect transistor.
  • FIG. 1 is a perspective view illustrating the structure of the semiconductor device 101 according to the first embodiment.
  • the directions X, Y, and Z added in FIG. 1 are different from each other, and the plane parallel to any of the directions X and Y is non-parallel to the direction Z.
  • the directions X, Y, and Z are orthogonal to each other is exemplified.
  • the second element on the Z side of the direction Z as seen from the first element is described as being above the first element.
  • the first element is described as being below the second element.
  • "upper” and “lower” are terms indicating the relative positional relationship of the components, and are not necessarily terms based on the direction of gravity.
  • FIG. 1 a cross section perpendicular to the direction Y and a cross section perpendicular to the direction X of the semiconductor device 101 are exemplified.
  • the length along the direction X may be simply referred to as "length”
  • the length along the direction Y may be referred to as “width”
  • the length along the direction Z may be referred to as "thickness”. ..
  • FIG. 2 is a plan view illustrating the structure of the semiconductor device 101.
  • FIG. 2 is a plan view of the semiconductor device 101 as viewed in the direction opposite to the direction Z in the range exemplified in FIG.
  • FIG. 3 is a cross-sectional view illustrating the cross section of the semiconductor device 101 at the position AA of FIG.
  • FIG. 4 is a cross-sectional view illustrating the cross section of the semiconductor device 101 at the position BB of FIG.
  • FIG. 5 is a cross-sectional view illustrating the cross section of the semiconductor device 101 at the position CC of FIG.
  • the semiconductor device 101 includes a semiconductor layer group 4, a source electrode 5, a drain electrode 6, a gate electrode 8, a conductor 9, and a first layer 10.
  • the semiconductor layer group 4 includes nitride semiconductor layers 2 and 3 laminated along the direction Z.
  • the nitride semiconductor layers 2 and 3 are, for example, an epitaxial layers epitaxially grown on the substrate 1. In this disclosure, it is described that the substrate 1 is included in the semiconductor layer group 4.
  • the semiconductor device 101 further includes a protective film 14.
  • the protective film 14 is omitted in FIGS. 1 and 2.
  • the conductor 9 is drawn by a two-dot chain line.
  • the number of gate electrodes 8 is plural, and they are arranged in the direction Y.
  • Each of the gate electrodes 8 contacts the nitride semiconductor layer 3 in the direction Y.
  • the gate electrode 8 has surfaces 8c and 8d.
  • the surface 8c appears on the direction Y side of the gate electrode 8 having the surface 8c.
  • the surface 8d appears on the side opposite to the direction Y of the gate electrode 8 having the surface 8d.
  • the gate electrode 8 has a surface 8e, and the surface 8e appears on the side opposite to the direction Z of the gate electrode 8 having the surface 8e.
  • the semiconductor layer group 4 has a groove 7 in which a part of the gate electrode 8 is embedded.
  • each of the gate electrodes 8 penetrates the nitride semiconductor layer 3 in the direction opposite to the direction Z and reaches the nitride semiconductor layer 2.
  • the surfaces 8c and 8d also contact the nitride semiconductor layer 2 in the direction Y.
  • the conductor 9 is located away from the semiconductor layer group 4.
  • the conductor 9 electrically connects the gate electrodes 8 to each other.
  • the conductor 9 has a shape extending along the direction Y above the semiconductor layer group 4.
  • the source electrode 5 faces the gate electrode 8 in the direction X.
  • the drain electrode 6 faces away from the source electrode 5 via the gate electrode 8 in the direction X.
  • the source electrode 5, the gate electrode 8, and the drain electrode 6 are arranged in this order in the direction X.
  • the gate electrode 8 has a surface 8b on the source electrode 5 side.
  • the gate electrode 8 has a surface 8a on the drain electrode 6 side.
  • the source electrode 5 and the drain electrode 6 are conductive with the nitride semiconductor layer 2.
  • the case where the source electrode 5 and the drain electrode 6 penetrate the nitride semiconductor layer 3 from above the nitride semiconductor layer 3 and reach the nitride semiconductor layer 2 is illustrated.
  • the number of the first layer 10 is plurality, and exists corresponding to the gate electrode 8.
  • the first layer 10 is located between the gate electrode 8 and the drain electrode 6 in the direction X and comes into contact with the gate electrode 8.
  • the first layer 10 comes into contact with the surface 8a and the drain electrode 6.
  • the first layer 10 comes into contact with the nitride semiconductor layer 3 in the direction Y.
  • the semiconductor device 101 the case where the first layer 10 penetrates the nitride semiconductor layer 3 from above the nitride semiconductor layer 3 and reaches the nitride semiconductor layer 2 is illustrated.
  • the shape of the first layer 10 protruding in the direction Z side from the nitride semiconductor layer 3 is exemplified, but such protrusion is not essential.
  • the first layer 10 has a function of relaxing the concentration of the electric field as described later.
  • the first layer 10 is, for example, an insulator.
  • the nitride semiconductor layer 2 and the nitride semiconductor layer 3 form a heterojunction.
  • the nitride semiconductor layers 2 and 3 form a Schottky junction with the gate electrode 8.
  • a two-dimensional carrier gas is induced on the nitride semiconductor layer 2 side of the hetero interface located between the nitride semiconductor layer 2 and the nitride semiconductor layer 3.
  • the two-dimensional carrier gas is used for the current flowing between the source electrode 5 and the drain electrode 6 (so-called “drain current”).
  • the current is controlled by the relationship of the voltage applied between the source electrode 5, the drain electrode 6, and the gate electrode 8. Such control itself is known and is not described in detail in the present disclosure.
  • both the nitride semiconductor layer 2 and the nitride semiconductor layer 3 have an n-type conductive type.
  • a plurality of gate electrodes 8 connected to each other by a conductor 9 are arranged in the semiconductor device 101.
  • the electrons moving from the source electrode 5 pass between the adjacent gate electrodes 8 along the direction Y along the direction X and head toward the drain electrode 6.
  • a depletion layer derived from the Schottky junction is formed on the nitride semiconductor layers 2 and 3 sandwiched between the gate electrodes 8 in the direction Y.
  • the width of the depletion layer is controlled by the voltage applied between the gate electrode 8 and the source electrode 5. Controlling the width of the depletion layer contributes to controlling the drain current.
  • the semiconductor device 101 is adopted as a switching element, the width of the depletion layer is controlled to control the on / off of the semiconductor device 101.
  • the nitride semiconductor layer 2 is formed from the surfaces 8b, 8c, 8d, 8e of the gate electrode 8.
  • the depletion layer spreads to, 3. Due to the expansion of the depletion layer, the channels in the nitride semiconductor layers 2 and 3 sandwiched between the gate electrodes 8 are closed in the direction Y, and the semiconductor device 101 is turned off.
  • the fact that the gate electrodes 8 are arranged discretely in the direction Y contributes to reducing the gate-drain capacitance and the gate-source capacitance of the semiconductor device 101. The reduction enhances the linearity of operation of the semiconductor device 101.
  • the induction of two-dimensional electron gas in the nitride semiconductor layer 2 is suppressed. Due to such suppression, the distance supporting the voltage between the gate electrode 8 and the drain electrode 6 becomes substantially long. The longer the distance, the smaller the electric field between the gate electrode 8 and the drain electrode 6, and the concentration of the electric field on the drain electrode 6 side of the gate electrode 8 is relaxed.
  • the first layer 10 relaxes the concentration of the electric field on the drain electrode 6 side of the gate electrode 8. Such relaxation increases the withstand voltage of the semiconductor device 101. Increasing the withstand voltage contributes to increasing the power output by the semiconductor device 101. Since there is a region in which the first layer 10 is interposed between the nitride semiconductor layer 2 and the gate electrode 8, it also contributes to the reduction of the leakage current (so-called “gate leak current”) in the gate electrode 8 of the semiconductor device 101. ..
  • the first layer 10 is arranged between the gate electrode 8 and the drain electrode 6 in the direction X.
  • the first layer 10 does not need to be arranged side by side with the gate electrode 8 in the direction Y.
  • the drain current flows through the nitride semiconductor layer 2 by the two-dimensional electron gas in the nitride semiconductor layer 2 in the region (for example, position BB) sandwiched between the gate electrodes 8 arranged in the direction Y.
  • the first layer 10 relaxes the concentration of the electric field on the drain electrode 6 side of the gate electrode 8 even if it does not exist in the region.
  • the degree of freedom regarding the position of the first layer 10 tends to avoid a decrease in the drain current.
  • the first layer 10 is located between the gate electrode 8 and the drain electrode 6 in the direction X and comes into contact with the gate electrode 8 to cause deterioration of the drain current of the semiconductor device 101.
  • the first layer 10 is arranged side by side with the gate electrode 8 in the direction Y, it may prevent switching on / off of the transistor.
  • the protective film 14 covers the semiconductor layer group 4.
  • the protective film 14 contributes to making the semiconductor device 101 less susceptible to the influence from the outside of the semiconductor device 101.
  • the protective film 14 exposes a part above each of the source electrode 5, the drain electrode 6, and the gate electrode 8.
  • the protective film 14 may also cover the conductor 9.
  • the substrate 1 and the protective film 14 are not essential for the operation of the semiconductor device 101.
  • Patent Document 1 In the narrow channel structure shown in Patent Document 1, Patent Document 2, and Patent Document 3, in addition to the gate structure adopting the Schottky junction, the MIS (Metal-Insulator-Semiconductor) gate structure is also available. Proposed.
  • a transistor adopting the MIS gate structure has a reduced gate leakage current. Further, the MIS gate structure contributes to widening the range of controlling the gate voltage in the forward direction in the transistor in which the structure is adopted. Such contribution improves the power output by the transistor.
  • the depletion layer does not spread in the side surface direction of the gate electrode, and the transistor does not operate.
  • the gate electrode 8 forms a Schottky junction with the nitride semiconductor layers 2 and 3.
  • the semiconductor device 101 has a structure different from the MIS structure having a narrow channel structure in which the depletion layer spreads in the direction Y in which the gate electrodes 8 are arranged.
  • the drain electrode 6 side of the gate electrode 8 is in contact with the first layer 10, and has a structure different from that of the embedded gate arrangement structure of Non-Patent Document 1.
  • the first layer 10 contributes to the reduction of the gate leak current.
  • a nitride semiconductor layer using AlN (aluminum nitride) as a base material is arranged as a spacer layer between the nitride semiconductor layer 2 and the nitride semiconductor layer 3.
  • a nitride semiconductor layer using AlN as a base material is arranged as a nucleation layer between the substrate 1 and the nitride semiconductor layer 2.
  • a nitride semiconductor layer using GaN as a base material is arranged as a cap layer on the nitride semiconductor layer 3.
  • the source electrode 5 and the drain electrode 6 need only be electrically connected to the nitride semiconductor layer 2, and do not need to penetrate the nitride semiconductor layer 3.
  • the source electrode 5 may be located on the nitride semiconductor layer 3.
  • the nitride semiconductor layers 2 and 3 are doped with a concentration at which ohmic contact can be obtained between the nitride semiconductor layers 2 and 3 and the source electrode 5. Similar arrangement and doping may be adopted for the drain electrode 6.
  • the first layer 10 does not need to penetrate the nitride semiconductor layer 3. Suppressing the induction of two-dimensional electron gas in the nitride semiconductor layer 2 in the region facing the first layer 10 does not presuppose that the first layer 10 comes into contact with the nitride semiconductor layer 2.
  • the first layer 10 may be in contact with at least the nitride semiconductor layer 3 in the direction Y and may not be in contact with the nitride semiconductor layer 2. If the induction of two-dimensional electron gas on the semiconductor layer group 4 side (opposite to the direction Z) is suppressed with respect to the first layer 10, the first layer 10 has a function of relaxing the concentration of the electric field. Be done. Even if the nitride semiconductor layer 3 is sandwiched between the first layer 10 and the nitride semiconductor layer 2 in the direction Z, the thinness of the nitride semiconductor layer 3 induces two-dimensional electron gas in the nitride semiconductor layer 2. It may be suppressed.
  • the contact of the first layer 10 with the nitride semiconductor layer 2 induces a two-dimensional electron gas in the nitride semiconductor layer 2 in the region facing the first layer 10. Contributes to suppression.
  • the gate electrode 8 does not need to penetrate the nitride semiconductor layer 3.
  • the nitride semiconductor layer 3 may be sandwiched between the gate electrode 8 and the nitride semiconductor layer 2. Even in this case, the depletion layer extends along the direction Y by applying a negative voltage to the gate electrode 8.
  • the extension of the gate electrode 8 below the two-dimensional electron gas contributes to facilitating mutual contact between adjacent depletion layers in the direction Y.
  • Examples of the material of the substrate 1 include SiC (silicon carbide), Si, GaN (gallium nitride), AlN, and sapphire.
  • the nitride semiconductor may be undoped, or may have a p-type conductive type or an n-type conductive type.
  • silicon is ion-implanted into a nitride semiconductor and heat-treated to activate the silicon as a donor.
  • the composition of the compound of the nitride semiconductor and the concentration of doping do not have to be constant with respect to the position, and may change continuously or stepwise.
  • the structure in which the nitride semiconductor layer 2 and the nitride semiconductor layer 3 are laminated is a structure in which a two-dimensional electron gas is generated by heterojunction.
  • GaN is an example of the material of the nitride semiconductor layer 2
  • Al 0.25 Ga 0.75 N is an example of the material of the nitride semiconductor layer 3.
  • the thickness of the nitride semiconductor layer 2 is sufficient if it is thick enough for electrons to flow.
  • the thickness of the nitride semiconductor layer 2 is 200 nm.
  • the thickness of the nitride semiconductor layer 3 is sufficient as long as it is thick enough to induce a two-dimensional electron gas in the nitride semiconductor layer 2.
  • the thickness of the nitride semiconductor layer 3 is 15 nm.
  • the distance along the direction X between the source electrode 5 and the drain electrode 6 is, for example, 2.0 ⁇ m.
  • both the source electrode 5 and the drain electrode 6 are formed by using a single layer or a laminate containing a metal exemplified by Ti, Al, Au.
  • both the gate electrode 8 and the conductor 9 are formed by using a single layer or a laminate containing a metal exemplified by Ni, Pt, Au.
  • the distance between the gate electrodes 8 along the direction Y and the thickness of the gate electrodes 8 are set so that the depletion layers adjacent to each other in the direction Y are in contact with each other when a negative voltage is applied to the gate electrodes 8.
  • the gate electrode 8 is square in a plan view, the width and length of the gate electrode 8 are both 150 nm, and the thickness of the portion in contact with the semiconductor layer group 4 is 60 nm.
  • the distance between the gate electrodes 8 along the direction Y is 250 nm. The spacing at which the plurality of gate electrodes 8 are arranged in the direction Y does not have to be equal to each other.
  • the arrangement of the plurality of gate electrodes 8 at equal intervals simplifies the creation of a mask used for, for example, photolithography when forming the groove 7 in the semiconductor layer group 4. Such simplicity improves the uniformity of the structure of the gate electrode 8.
  • the width of the first layer 10 may be wider than the width of the gate electrode 8.
  • the fact that the width of the first layer 10 is the same as the width of the gate electrode 8 or smaller than the width of the gate electrode 8 contributes to obtaining a large drain current.
  • the thickness of the first layer 10 and the thickness of the gate electrode 8 may be large or equal to each other.
  • the first layer 10 in the semiconductor device 101 contacts not only the gate electrode 8 but also the drain electrode 6.
  • the length of the first layer 10 is, for example, 1.5 ⁇ m.
  • the width of the first layer 10 is, for example, 150 nm.
  • the first layer 10 is arranged at intervals of, for example, 250 nm in the direction Y. In the portion in contact with the semiconductor layer group 4, the thickness of the first layer 10 is, for example, 60 nm.
  • the adoption of an insulator as the material of the first layer 10 contributes to alleviating the concentration of the electric field described above.
  • the material of the first layer 10 for example, Al 2 O 3 or SiN (silicon nitride), SiO 2 can be exemplified. Air may be adopted for the first layer 10.
  • the first layer 10 may be obtained by losing the conductivity of the surface of the semiconductor layer group 4 on the direction Z side. For example, by injecting Ar into the semiconductor layer group 4, the conductivity of the nitride semiconductor layer 3 or the nitride semiconductor layer 2 can be lost and these can be converted into an insulator.
  • the first layer 10 may be formed of a semiconductor having the same conductive type as the nitride semiconductor layer 3.
  • a nitride semiconductor layer having a lower doping concentration than the nitride semiconductor layer 3 and having the same conductive type can be adopted as the first layer 10.
  • the effect of relaxing the concentration of the electric field is small even if the two-dimensional electron gas is not induced in the nitride semiconductor layer 2.
  • the first layer 10 conducts with the gate electrode 8 and substantially functions as the gate electrode 8.
  • the gate electrode 8 and the drain electrode 6 are made conductive. Such continuity hinders the operation of the transistor.
  • the first layer 10 is embedded in the semiconductor layer group 4 like the gate electrode 8.
  • the first layer 10 may be formed by forming a groove in the semiconductor layer group 4 and performing deposition to fill the groove.
  • the groove is formed in parallel with the groove 7. Such parallel formation contributes to the reduction of damage given to the semiconductor layer group 4. Either the formation of the first layer 10 or the formation of the gate electrode 8 may be performed first.
  • the gate electrode 8 and the conductor 9 are obtained by sputtering.
  • the gate electrode 8 and the conductor 9 are obtained by chemical vapor deposition (CVD).
  • the insulating film 14 contributes to avoiding a short circuit between the source electrode 5, the drain electrode 6, and the gate electrode 8.
  • Examples of the material of the protective film 14 include SiN, Al 2 O 3 , SiO 2 , and resin.
  • the protective film 14 does not have to be a single layer.
  • the protective film 14 may be a laminated film including a first film that suppresses surface trapping in the nitride semiconductor layer 3 and a second film that is arranged on the first film to obtain moisture resistance.
  • FIG. 6 is a plan view illustrating the structure of the semiconductor device 102 according to the second embodiment.
  • FIG. 6 illustrates the same range as the range exemplified in FIG. 2 for the semiconductor device 101.
  • the same positions AA, BB, and CC as the positions AA, BB, and CC exemplified in FIG. 2 are also shown.
  • the protective film 14 is not shown, and the conductor 9 is drawn by a two-dot chain line.
  • FIG. 7 is a cross-sectional view illustrating the cross section of the semiconductor device 102 at the position AA of FIG.
  • the cross section of the semiconductor device 102 at the position BB of FIG. 6 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the cross section of the semiconductor device 102 at the position CC of FIG. 6 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the semiconductor device 102 has a structure in which a second layer 12 is added to the semiconductor device 101.
  • the number of the second layer 12 is plural, and exists corresponding to the gate electrode 8.
  • the second layer 12 is located between the gate electrode 8 and the source electrode 5 in the direction X and comes into contact with the gate electrode 8.
  • the second layer 12 comes into contact with the surface 8b and the source electrode 5.
  • the second layer 12 comes into contact with the nitride semiconductor layer 3 in the direction Y.
  • the semiconductor device 102 the case where the second layer 12 penetrates the nitride semiconductor layer 3 from above the nitride semiconductor layer 3 and reaches the nitride semiconductor layer 2 is illustrated.
  • the shape of the second layer 12 projecting toward the Z side of the nitride semiconductor layer 3 is exemplified, but such projecting is not essential.
  • the second layer 12 is formed of, for example, an insulator or a semiconductor, like the first layer 10.
  • the semiconductor is preferably an intrinsic semiconductor or has a conductive type opposite to that of the nitride semiconductor layer 3.
  • the position of the second layer 12 in the direction Z may be selected in the same manner as the position of the first layer 10 in the direction Z.
  • the second layer 12 and the nitride semiconductor layer 2 may sandwich the nitride semiconductor layer 3.
  • the second layer 12 may penetrate the nitride semiconductor layer 3 in the direction Z and come into contact with the nitride semiconductor layer 2.
  • the second layer 12 may be present below the position in the direction Z of the two-dimensional electron gas induced in the region where the second layer 12 is not formed, for example, the position BB.
  • the position of the second layer 12 in the direction Z may be different from the position of the first layer 10 in the direction Z.
  • the induction of two-dimensional electron gas in the nitride semiconductor layer 2 is suppressed.
  • Such suppression reduces the gate-source capacitance and the source-drain capacitance.
  • the reduction of these capacitances contributes to the improvement of drain efficiency and power load efficiency.
  • electrostatic discharge occurs.
  • the static electricity causes an increase in the electric field at the source electrode 5.
  • the second layer 12 relaxes the concentration of the electric field on the source electrode 5 side of the gate electrode 8.
  • the second layer 12 concentrates the electric field on the source electrode 5 side of the gate electrode 8 even if it does not exist in the region sandwiched between the gate electrodes 8 arranged in the direction Y (for example, the position BB). ease.
  • the degree of freedom regarding the position of the second layer 12 tends to avoid a decrease in the drain current. It is unlikely that the second layer 12 is located between the gate electrode 8 and the source electrode 5 in the direction X and comes into contact with the gate electrode 8 to cause deterioration of the drain current of the semiconductor device 102.
  • the material of the second layer 12 for example, the example given as the material of the first layer 10 is adopted.
  • the material of the first layer 10 and the material of the second layer 12 do not have to match.
  • the matching of the material of the first layer 10 and the material of the second layer 12 contributes to the easy formation of the first layer 10 and the second layer 12.
  • FIG. 8 is a plan view illustrating the structure of the semiconductor device 103 according to the third embodiment.
  • FIG. 8 illustrates the same range as the range exemplified in FIG. 2 for the semiconductor device 101.
  • the same positions AA, BB, and CC as the positions AA, BB, and CC exemplified in FIG. 2 are also shown.
  • the protective film 14 is not shown, and the conductor 9 is drawn by a two-dot chain line.
  • FIG. 9 is a cross-sectional view illustrating the cross section of the semiconductor device 103 at the position AA of FIG.
  • the cross section of the semiconductor device 103 at the position BB of FIG. 8 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the cross section of the semiconductor device 103 at the position CC in FIG. 8 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the semiconductor device 103 differs from the semiconductor device 101 in that the length of the first layer 10 is shorter than the distance between the gate electrode 8 and the drain electrode 6. In the semiconductor device 103, the first layer 10 and the drain electrode 6 sandwich the nitride semiconductor layers 2 and 3 along the direction X.
  • the electrons directed from between the gate electrodes 8 to the drain electrode 6 move between the adjacent first layers 10 in the direction Y.
  • the semiconductor device 103 electrons directed from between the gate electrodes 8 to the drain electrode 6 move not only between the adjacent first layers 10 in the direction Y but also in the region sandwiched between the first layer 10 and the drain electrode 6. do.
  • the semiconductor device 103 has a wider region of two-dimensional electron gas that contributes to the drain current, and a large drain current can be obtained. The large drain current increases the power output by the transistor realized by the semiconductor device 101 and enhances the efficiency.
  • FIG. 10 is a plan view illustrating the structure of the semiconductor device 104 according to the fourth embodiment.
  • FIG. 10 illustrates the same range as the range exemplified in FIG. 2 for the semiconductor device 101.
  • the same positions AA, BB, and CC as the positions AA, BB, and CC exemplified in FIG. 2 are also shown.
  • the protective film 14 is not shown, and the conductor 9 is drawn by a two-dot chain line.
  • FIG. 11 is a cross-sectional view illustrating the cross section of the semiconductor device 104 at the position AA of FIG.
  • the cross section of the semiconductor device 104 at the position BB of FIG. 10 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the cross section of the semiconductor device 104 at the position CC in FIG. 10 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the length of the first layer 10 is shorter than the distance between the gate electrode 8 and the drain electrode 6 with respect to the semiconductor device 102, and the length of the second layer 12 is the gate electrode 8 and the source electrode 5. It differs in that it is shorter than the distance between.
  • the semiconductor device 104 has a structure in which a second layer 12 is added to the semiconductor device 103.
  • the second layer 12 is located between the gate electrode 8 and the source electrode 5 in the direction X and comes into contact with the gate electrode 8. In the semiconductor device 104, the second layer 12 comes into contact with the surface 8b.
  • the length of the second layer 12 is shorter than the distance between the gate electrode 8 and the source electrode 5.
  • the second layer 12 may be added to the semiconductor device 101.
  • the first layer 10 and the drain electrode 6 sandwich the nitride semiconductor layers 2 and 3 along the direction X, and the second layer 12 and the source electrode 5 sandwich the nitride semiconductor layers 2 and 3. ..
  • the electrons directed from the source electrode 5 to the gate electrodes 8 move between the adjacent second layers 12 in the direction Y.
  • the electrons directed from the source electrode 5 to the gate electrodes 8 move not only between the adjacent second layers 12 in the direction Y but also in the region sandwiched between the second layer 12 and the drain electrode 6. do.
  • the semiconductor device 104 Compared with the semiconductor device 102, the semiconductor device 104 has a wider region of two-dimensional electron gas that contributes to the drain current, and a large drain current can be obtained.
  • the semiconductor device 104 relaxes the concentration of the electric field on the source electrode 5 side of the gate electrode 8 as compared with the semiconductor device 103.
  • FIG. 12 is a plan view illustrating the structure of the semiconductor device 105 according to the fifth embodiment.
  • FIG. 12 illustrates the same range as the range exemplified in FIG. 2 for the semiconductor device 101.
  • the same positions AA, BB, and CC as the positions AA, BB, and CC exemplified in FIG. 2 are also shown.
  • the protective film 14 is not shown, and the conductor 9 is drawn by a two-dot chain line.
  • FIG. 13 is a cross-sectional view illustrating the cross section of the semiconductor device 105 at the position AA of FIG.
  • the cross section of the semiconductor device 105 at the position BB of FIG. 12 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the cross section of the semiconductor device 105 at the position CC in FIG. 12 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the semiconductor device 105 has a feature that the width of the first layer 10 on the drain electrode 6 side is narrower than the width on the gate electrode 8 side as compared with the semiconductor device 103.
  • the length of the first layer 10 along the direction Y decreases as it moves away from the gate electrode 8 along the direction X.
  • the width of the first layer 10 coincides with the width of the surface 8a at the position where it contacts the surface 8a, and is narrower as it is closer to the drain electrode 6.
  • the electrons directed from the source electrode 5 to the gate electrodes 8 are not only between the second layers 12 adjacent to each other in the direction Y, but also between the second layer 12 and the drain electrode. It also moves in the area sandwiched by 6.
  • the electrons travel from between the gate electrodes 8 toward the direction X, the electrons spread and move toward both the direction Y and the side opposite to the direction Y.
  • the first layer 10 in the semiconductor device 105 is less likely to inhibit the spread of the electrons than the first layer 10 in the semiconductor device 104.
  • the semiconductor device 105 is less likely to interfere with the movement of the two-dimensional electron gas that contributes to the drain current, and a large drain current can be obtained.
  • a shape having a narrower stepwise shape may be adopted toward the direction X.
  • the shape of the first layer 10 it is advantageous to adopt a shape having a narrow width in a straight line or a curved line toward the direction X from the viewpoint of widening the place where the electric field is concentrated and alleviating the concentration.
  • a structure in which the width of the first layer 10 on the drain electrode 6 side is narrower than the width on the gate electrode 8 side can be adopted in any of the structures of the semiconductor devices 101 to 104, and contributes to obtaining a large drain current.
  • FIG. 14 is a plan view illustrating the structure of the semiconductor device 106 according to the sixth embodiment.
  • FIG. 14 illustrates the same range as the range exemplified in FIG. 2 for the semiconductor device 101.
  • the same positions AA, BB, and CC as the positions AA, BB, and CC exemplified in FIG. 2 are also shown.
  • the protective film 14 is not shown, and the conductor 9 is drawn by a two-dot chain line.
  • FIG. 15 is a cross-sectional view illustrating the cross section of the semiconductor device 106 at the position AA of FIG.
  • the cross section of the semiconductor device 106 at the position BB of FIG. 14 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the cross section of the semiconductor device 106 at the position CC of FIG. 14 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the semiconductor device 106 has a structure in which a second layer 12 is added to the semiconductor device 105.
  • the second layer 12 is located between the gate electrode 8 and the source electrode 5 in the direction X and comes into contact with the gate electrode 8. In the semiconductor device 106, the second layer 12 comes into contact with the surface 8b.
  • the length of the second layer 12 is shorter than the distance between the gate electrode 8 and the source electrode 5.
  • the width of the second layer 12 on the source electrode 5 side is narrower than the width on the gate electrode 8 side.
  • the width of the first layer 10 on the drain electrode 6 side is narrower than the width of the gate electrode 8 side
  • the width of the second layer 12 on the source electrode 5 side is the gate electrode 8 side. It has a feature narrower than the width of.
  • the length of the first layer 10 along the direction Y decreases as the distance from the gate electrode 8 is along the direction X.
  • the width of the first layer 10 coincides with the width of the surface 8a at the position where it contacts the surface 8a, and is narrower as it is closer to the drain electrode 6.
  • the length of the second layer 12 along the direction Y increases as it approaches the gate electrode 8 along the direction X.
  • the width of the second layer 12 coincides with the width of the surface 8b at the position where it contacts the surface 8b, and is narrower as it is closer to the source electrode 5.
  • the semiconductor device 106 relaxes the concentration of the electric field on the source electrode 5 side of the gate electrode 8 as compared with the semiconductor device 105.
  • the electrons directed from the source electrode 5 to the gate electrodes 8 are not only between the second layers 12 adjacent to each other in the direction Y, but also between the second layer 12 and the drain electrode. It also moves in the area sandwiched by 6.
  • the electrons travel from the drain electrode 6 to the gate electrodes 8 in the direction X, they narrow and move toward both the direction Y and the side opposite to the direction Y.
  • the second layer 12 in the semiconductor device 106 is less likely to inhibit the narrowing of the electrons than the second layer 12 in the semiconductor device 104.
  • the semiconductor device 106 is less likely to interfere with the movement of the two-dimensional carrier gas that contributes to the drain current, and a large drain current can be obtained.
  • a shape having a wide step shape may be adopted toward the direction X.
  • the shape of the second layer 12 it is advantageous to adopt a shape having a wide linear or curved line toward the direction X from the viewpoint of widening the place where the electric field is concentrated and alleviating the concentration.
  • the structure in which the length of the second layer 12 along the direction Y increases as it approaches the gate electrode 8 along the direction X can be applied to any of the semiconductor devices 101 to 105.
  • FIG. 16 is a plan view illustrating the structure of the semiconductor device 107 according to the seventh embodiment.
  • FIG. 16 illustrates the same range as the range exemplified in FIG. 2 for the semiconductor device 101.
  • the same positions AA, BB, and CC as the positions AA, BB, and CC exemplified in FIG. 2 are also shown.
  • the protective film 14 is not shown, and the conductor 9 is drawn by a two-dot chain line.
  • FIG. 17 is a cross-sectional view illustrating the cross section of the semiconductor device 107 at the position AA of FIG.
  • the cross section of the semiconductor device 107 at the position BB of FIG. 16 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the cross section of the semiconductor device 107 at the position CC of FIG. 16 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the semiconductor device 107 has a structure in which a fourth layer 16 is added to the semiconductor device 103.
  • the number of the fourth layer 16 is plurality, and exists corresponding to the gate electrode 8.
  • the fourth layer 16 is located between the first layer 10 and the drain electrode 6 in the direction X and contacts both the first layer 10 and the drain electrode 6.
  • the fourth layer 16 comes into contact with the nitride semiconductor layer 3 in the direction Y.
  • the fourth layer 16 penetrates the nitride semiconductor layer 3 from above the nitride semiconductor layer 3 and reaches the nitride semiconductor layer 2 is illustrated.
  • the shape of the fourth layer 16 projecting toward the Z side of the nitride semiconductor layer 3 is exemplified, but such projecting is not essential.
  • the fourth layer 16 is formed of, for example, an insulator or a semiconductor, like the first layer 10.
  • the semiconductor is preferably an intrinsic semiconductor or has a conductive type opposite to that of the nitride semiconductor layer 3.
  • the fourth layer 16 has a function of relaxing the concentration of the electric field, similar to the first layer 10.
  • the position of the fourth layer 16 in the direction Z may be selected in the same manner as the position of the first layer 10 in the direction Z.
  • the fourth layer 16 and the nitride semiconductor layer 2 may sandwich the nitride semiconductor layer 3.
  • the fourth layer 16 may penetrate the nitride semiconductor layer 3 in the direction Z and come into contact with the nitride semiconductor layer 2.
  • the fourth layer 16 may be present below the position in the direction Z of the two-dimensional electron gas induced in the region where the fourth layer 16 is not formed, for example, the position BB.
  • the position of the fourth layer 16 in the direction Z may be different from the position of the first layer 10 in the direction Z.
  • the dielectric constant of the fourth layer 16 is smaller than the dielectric constant of the first layer 10.
  • a high permittivity tends to ease the concentration of the electric field.
  • the relaxation of the concentration of the electric field contributes to increasing the power output by the semiconductor device 107.
  • a low dielectric constant tends to reduce the gate-drain capacitance and the source-drain capacitance. The reduction of these capacitances contributes to the improvement of drain efficiency and power load efficiency.
  • the higher dielectric constant of the first layer 10 closer to the gate electrode 8 than that of the fourth layer 16 means that the gate-drain capacitance and the source-drain capacitance are increased. It is advantageous in terms of reduction and relaxation of electric field concentration.
  • the semiconductor device 107 has a structure in which the dielectric constant of the first layer 10 gradually decreases toward the direction X according to the semiconductor device 101. be able to. According to the first layer 10 of the semiconductor device 101, the dielectric constants of three or more types may be gradually reduced in the first layer 10. The dielectric constant of the first layer 10 may decrease continuously toward the direction X.
  • the fourth layer 16 does not come into contact with the drain electrode 6, and the nitride semiconductor layer 3 may be sandwiched between the fourth layer 16 and the drain electrode 6.
  • the structure in which the dielectric constant of the first layer 10 decreases toward the direction X can be applied to any of the semiconductor devices 101 to 107, and the reduction of the gate-drain capacitance and the source-drain capacitance and the concentration of the electric field can be applied. Contribute to mitigation.
  • the dielectric constant of the second layer 12 may decrease as it goes in the direction opposite to the direction X. This feature contributes to the reduction of gate-source capacitance and source-drain capacitance.
  • FIG. 18 is a plan view illustrating the structure of the semiconductor device 108 according to the eighth embodiment.
  • FIG. 18 illustrates the same range as the range exemplified in FIG. 2 for the semiconductor device 101.
  • the same positions AA, BB, and CC as the positions AA, BB, and CC exemplified in FIG. 2 are also shown.
  • the protective film 14 is not shown, and the conductor 9 is drawn by a two-dot chain line.
  • FIG. 19 is a cross-sectional view illustrating the cross section of the semiconductor device 108 at the position AA of FIG.
  • the cross section of the semiconductor device 108 at the position BB of FIG. 18 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • FIG. 20 is a cross-sectional view illustrating the cross section of the semiconductor device 108 at the position CC of FIG.
  • the semiconductor device 108 has a structure in which a third layer 13 is added to the semiconductor device 103.
  • the third layer 13 comes into contact with the surface 8e.
  • the material of the third layer 13 for example, the example given as the material of the first layer 10 is adopted.
  • the material of the first layer 10 and the material of the third layer 13 do not have to match.
  • the matching of the material of the first layer 10 and the material of the third layer 13 contributes to the easy formation of the first layer 10 and the third layer 13.
  • the third layer 13 is located between the gate electrode 8 and the semiconductor layer group 4 in the direction Z, and comes into contact with the gate electrode 8.
  • the third layer 13 is located between the surface 8e and the nitride semiconductor layer 2 in the direction Z.
  • the third layer 13 relaxes the concentration of the electric field on the surface 8e side of the gate electrode 8.
  • the location of the third layer 13 between the gate electrode 8 and the nitride semiconductor layer 2 contributes to the reduction of the gate leakage current.
  • the above suppression is not directly related to the contact of the third layer 13 with the first layer 10.
  • the contact of the third layer 13 with the first layer 10 makes it easier to form the third layer 13 in parallel with the first layer 10, for example, between the formation of the groove 7 and the formation of the gate electrode 8. do.
  • the third layer 13 can be added to any of the semiconductor devices 101 to 107, which contributes to the reduction of the gate leak current.
  • FIG. 21 is a plan view illustrating the structure of the semiconductor device 109 according to the ninth embodiment.
  • FIG. 21 illustrates the same range as the range exemplified in FIG. 2 for the semiconductor device 101.
  • the same positions AA, BB, and CC as the positions AA, BB, and CC exemplified in FIG. 2 are also shown.
  • the protective film 14 is not shown, and the conductor 9 is drawn by a two-dot chain line.
  • FIG. 22 is a cross-sectional view illustrating the cross section of the semiconductor device 109 at the position AA of FIG. 21.
  • FIG. 23 is a cross-sectional view illustrating the cross section of the semiconductor device 109 at the position BB of FIG.
  • FIG. 24 is a cross-sectional view illustrating the cross section of the semiconductor device 109 at the position CC of FIG.
  • the semiconductor device 109 has a different configuration of the nitride semiconductor layers 2 and 3 from the semiconductor device 103.
  • the nitride semiconductor layer 2 has a nitride semiconductor layer 21, 22, 23, and the nitride semiconductor layer 3 has a nitride semiconductor layer 31, 32, 33.
  • the nitride semiconductor layer 21 forms a heterojunction with the nitride semiconductor layer 31.
  • the nitride semiconductor layer 31 forms a heterojunction with the nitride semiconductor layer 22.
  • the nitride semiconductor layer 22 forms a heterojunction with the nitride semiconductor layer 32.
  • the nitride semiconductor layer 32 forms a heterojunction with the nitride semiconductor layer 23.
  • the nitride semiconductor layer 23 forms a heterojunction with the nitride semiconductor layer 33.
  • the nitride semiconductor layer 21 is viewed as the nitride semiconductor layer 2 in the semiconductor device 103, the semiconductor device 109 is on the semiconductor layer group 4 in the semiconductor device 103, and the nitride semiconductor layer 31, 22, 32 as the nitride semiconductor layer 3 It can be said that the structure has 23 and 33 added in this order in the direction Z.
  • the semiconductor device 109 is placed on the semiconductor layer group 4 in the semiconductor device 103 and the nitride semiconductor layers 22, 32, 23, 33. Can be said to have a structure in which is added in this order toward the direction Z.
  • the semiconductor device 109 is on the semiconductor layer group 4 in the semiconductor device 103, and the nitride semiconductor layer 32 as the nitride semiconductor layer 3 It can be said that the structure has 23 and 33 added in this order in the direction Z.
  • the semiconductor device 109 is made of nitride as the nitride semiconductor layer 3 on the semiconductor layer group 4 in the semiconductor device 103. It can be said that the semiconductor layer 33 has a structure added to the direction Z side.
  • the nitride semiconductor layer 2 has a plurality of nitride semiconductor layers (tentatively referred to as “first sublayer” in the present disclosure), and the nitride semiconductor layer 3 has a plurality of nitride semiconductor layers (“second sublayer” in the present disclosure). It can also be said that the first sublayer and the second sublayer are alternately laminated.
  • the semiconductor layer group 4 has a plurality of nitride semiconductor layers 21, 22, 23 and a plurality of nitride semiconductor layers 31, 32, 33, and it can be said that these are alternately laminated.
  • Two-dimensional carrier gas is induced in heterozygotes.
  • the region in which the two-dimensional carrier gas is induced exists at a plurality of positions along the direction Z.
  • the existence of a plurality of regions in which the two-dimensional carrier gas is induced contributes to increasing the amount of the two-dimensional carrier gas that contributes to the drain current in the semiconductor device 109.
  • the semiconductor device 109 has a larger drain current than the semiconductor device 103.
  • the laminated structure composed of the nitride semiconductor layers 21, 31, 22, 32, 23, 33 may be obtained by a periodic superlattice structure. The number of such layers may be further increased, or the nitride semiconductor layers 23 and 33 may be omitted.
  • composition, doping concentration, and film thickness of the nitride semiconductor layers 21, 22, and 23 may be the same as each other, or may be different from each other.
  • composition, doping concentration, and film thickness of the nitride semiconductor layers 31, 32, and 33 may be the same as each other, or may be different from each other.
  • Such a laminated structure in the nitride semiconductor layers 2 and 3 can be applied to any of the semiconductor devices 101 to 108, and contributes to obtaining a large drain current.
  • FIG. 25 is a cross-sectional view illustrating the structure of the semiconductor device 110 according to the tenth embodiment.
  • the plan view of the semiconductor device 110 appears in the same manner as, for example, the plan view of the semiconductor device 103 according to the third embodiment (see FIG. 8).
  • FIG. 25 shows a cross section of the semiconductor device 110 at a position corresponding to the position AA exemplified in FIG.
  • the cross section of the semiconductor device 110 at the position corresponding to the position BB exemplified in FIG. 8 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the cross section of the semiconductor device 110 at the position corresponding to the position CC exemplified in FIG. 8 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • FIG. 25 shows a cross section of the semiconductor device 110 at a position corresponding to the position AA exemplified in FIG.
  • the cross section of the semiconductor device 110 at the position corresponding to the position BB exemplified in FIG. 12 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the cross section of the semiconductor device 110 at the position corresponding to the position CC exemplified in FIG. 12 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the length (thickness) of the first layer 10 along the direction Z decreases as the first layer 10 moves away from the gate electrode 8 along the direction X as compared with the semiconductor devices 103 and 105. ..
  • the position in the direction Z of the surface 10e opposite to the direction Z of the first layer 10 coincides with the position in the direction Z of the surface 8e at the position in contact with the gate electrode 8, and the closer to the drain electrode 6, the more toward the direction Z side. Head.
  • FIG. 26 is a cross-sectional view illustrating the modified structure of the semiconductor device 110.
  • FIG. 26 illustrates a cross section of the deformation at the same position as the cross section shown in FIG.
  • the surface 10e has a shape in which the absolute value of the inclination of the surface 10e with respect to the direction X increases only in the direction X in a cross-sectional view.
  • the surface 10e in FIG. 26 has a portion where the absolute value decreases toward the direction X.
  • Both the first layer 10 having the cross section shown in FIG. 25 and the first layer 10 having the cross section shown in FIG. 26 expand the places where the electric field is concentrated in the same manner as the semiconductor devices 105 and 106, and the concentration is increased. It is advantageous in terms of mitigation.
  • the structure in which the thickness of the first layer 10 on the drain electrode 6 side decreases as the distance from the gate electrode 8 increases can be adopted in any of the structures of the semiconductor devices 101 to 109, and contributes to obtaining a large drain current.
  • the concentration of the electric field is likely to occur at the end of the gate electrode 8 on the drain electrode 6 side, for example, the surface 8a, not near the two-dimensional electron gas. From this point of view, the fluctuation of the thickness of the first layer 10 not only in the nitride semiconductor layer 2 but also in the nitride semiconductor layer 3 as described above contributes to alleviating the concentration of the electric field.
  • FIG. 27 is a cross-sectional view illustrating the structure of the semiconductor device 111 according to the eleventh embodiment.
  • the plan view of the semiconductor device 111 appears in the same manner as the plan view (see FIG. 10) of the semiconductor device 104 according to the fourth embodiment.
  • FIG. 27 shows a cross section of the semiconductor device 111 at a position corresponding to the position AA exemplified in FIG.
  • the cross section of the semiconductor device 111 at the position corresponding to the position BB exemplified in FIG. 10 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the cross section of the semiconductor device 111 at the position corresponding to the position CC exemplified in FIG. 10 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • FIG. 27 shows a cross section of the semiconductor device 111 at a position corresponding to the position AA exemplified in FIG.
  • the cross section of the semiconductor device 111 at the position corresponding to the position BB exemplified in FIG. 14 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the cross section of the semiconductor device 111 at the position corresponding to the position CC exemplified in FIG. 14 appears in the same manner as the cross section of the semiconductor device 101 shown in FIG.
  • the length (thickness) of the second layer 12 along the direction Z increases as the second layer 12 approaches the gate electrode 8 along the direction X as compared with the semiconductor devices 104 and 106. ..
  • the position in the direction Z of the surface 12e opposite to the direction Z of the second layer 12 coincides with the position in the direction Z of the surface 8e at the position in contact with the gate electrode 8, and the closer to the source electrode 5, the closer to the direction Z side. Head.
  • the second layer 12 having such a cross section is advantageous from the viewpoint of widening the place where the electric field is concentrated and alleviating the concentration in the same manner as the semiconductor device 106.
  • the surface 12e has a shape in which the absolute value of the inclination of the surface 12e with respect to the direction X decreases only in the direction X in a cross-sectional view.
  • the surface 12e may have a portion where the absolute value increases in the direction X.
  • the structure in which the thickness of the second layer 12 on the source electrode 5 side increases as it approaches the gate electrode 8 can be adopted in any of the structures of the semiconductor devices 101 to 110, and contributes to obtaining a large drain current.
  • the first layer 10 is a semiconductor having a conductive type opposite to the conductive type of the nitride semiconductor layer 3.
  • the conductive type of the nitride semiconductor layer 3 is n-type, and a semiconductor having a p-type conductive type is adopted for the first layer 10.
  • the first layer 10 in which such a semiconductor is adopted can be adopted in any structure of the semiconductor devices 101 to 111.
  • FIG. 28 is a diagram illustrating the band structure of the semiconductor device according to the twelfth embodiment.
  • FIG. 28 shows the band structure of the nitride semiconductor layer 3 at specific positions in the directions Y and Z.
  • the specific position is the position where the first layer 10 exists in the direction Y, and corresponds to the above-mentioned position AA.
  • the specific position is the position (depth) where the nitride semiconductor layer 3 exists in the direction Z.
  • a region R8 in which the gate electrode 8 exists at a specific position (the boundary opposite to the direction X is omitted)
  • a region R10 in which the first layer 10 exists at the specific position and a nitride semiconductor at the specific position.
  • a region R3 in which the layer 3 exists and a region R6 in which the drain electrode 6 exists at a specific position are shown. Potential energy for electrons is adopted on the vertical axis.
  • An example is the bottom Ec1 of the conduction band of the nitride semiconductor layer 3 and the top Ev1 of the valence band when the source electrode 5, the drain electrode 6, and the gate electrode 8 have the same potential.
  • the source electrode 5 and the drain electrode 6 have the same potential and the potential of the gate electrode 8 is positive with respect to the potentials of the source electrode 5 and the drain electrode 6, the bottom Ec2 of the conduction band of the nitride semiconductor layer 3
  • the top Ev2 of the valence band is exemplified.
  • the first layer 10 having a p-type conductive type to the nitride semiconductor layer having an n-type conductive type Holes are injected into 2; the potential for holes is reduced in the nitride semiconductor layer 3; the injected holes approach the nitride semiconductor layer 3, which has a low potential for holes, and are a two-dimensional hole gas. Functions as.
  • the two-dimensional hole gas functions as a carrier in the drain current in the same manner as the two-dimensional electron gas, the occurrence of the above-mentioned event contributes to the increase in the drain current.
  • Increasing the drain current improves the current drive capability and improves the linearity of mutual conductance due to conductivity modulation.
  • the improvement of the linearity of the mutual conductance contributes to the low distortion of the communication system using the semiconductor device according to the present embodiment.
  • a pn junction is formed at the interface between the first layer 10 and the nitride semiconductor layer 3.
  • the pn junction generates a capacitance due to the depletion layer and reduces the capacitance between the gate electrode 8 and the drain electrode 6.
  • Such reduction of capacitance contributes to at least one of improvement of drain efficiency (Drain Efficiency) and improvement of power added efficiency (power added efficiency) in power conversion using the semiconductor device according to the present embodiment.
  • FIG. 29 is a plan view of the gate electrode 8 as viewed along the direction opposite to the direction Z.
  • a case where the gate electrode 8 exhibits a circular shape in a plan view is exemplified.
  • the gate electrode 8 exhibits a cylinder.
  • the structure of such a gate electrode 8 is disclosed in, for example, Non-Patent Document 1.
  • the gate electrode 8 passes through the center 8f in a plan view.
  • the virtual line J is parallel to the direction X, and is parallel to the direction in which the source electrode 5 and the drain electrode 6 are aligned.
  • the virtual line K is parallel to the direction Y and parallel to the direction in which the plurality of gate electrodes 8 are arranged.
  • Both the virtual lines L and M have an inclination of 45 degrees with respect to the directions X and Y.
  • the virtual line L goes in the direction Y as it goes in the direction X.
  • the virtual lines L and M are the boundaries of the regions 8ar and 8br of the gate electrode 8.
  • the region 8ar is located on the X side of the direction X with respect to the region 8br.
  • the regions 8ar and 8br are shown by thick lines in order to improve visibility.
  • the area 8ar is treated as the surface 8a.
  • the first layer 10 comes into contact with the gate electrode 8 without exceeding the region 8ar.
  • the region 8br is treated as a surface 8b.
  • the second layer 12 comes into contact with the gate electrode 8 without exceeding the region 8br.
  • the first layer 10 contacts the gate electrode 8 within a range of 45 degrees or less in both positive and negative directions in a plan view from the source electrode 5 to the drain electrode 6.
  • the second layer 12 contacts the gate electrode 8 within a range of 45 degrees or less in both positive and negative directions in a plan view from the source electrode 5 to the drain electrode 6.
  • Nitride semiconductor layer 2,3,21-23,31-33 Nitride semiconductor layer, 4Semiconductor layer group, 5 Source electrode, 6 Drain electrode, 8 Gate electrode, 9 Conductor, 10 1st layer, 12 2nd layer, 13 3rd layer , 101-111 semiconductor device, X, Y, Z directions.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

耐圧が高いトランジスタが提供される。第１方向において第１窒化物半導体層と、第２窒化物半導体層とが積層される。第１および第２窒化物半導体層はヘテロ接合を形成して、第１窒化物半導体層に２次元キャリアガスが誘起される。ドレイン電極は第３方向においてゲート電極を介してソース電極と対向する。ソース電極およびドレイン電極は第１窒化物半導体層と導通する。第１および第２窒化物半導体層はゲート電極８とショットキー接合を形成する。第１層は第３方向Ｘにおいてゲート電極とドレイン電極との間に位置してゲート電極と接触し、第２方向において第２窒化物半導体層と接触する。第１層は、絶縁体、真性半導体、第２窒化物半導体層とは逆の導電型を有する半導体のいずれかであり、第１層と第１方向において対向する第１窒化物半導体層において２次元キャリアガスが誘起されることを抑制する。

Description

半導体装置
　本開示は半導体装置に関する。
　無線通信、例えば衛星通信を利用した通信システムには、高出力でありかつ高周波において動作する半導体装置が採用される。当該半導体装置として窒化物半導体を用いたトランジスタが採用され、当該半導体装置の性能が高められる。
　窒化物半導体を用いたトランジスタにおいては、バンドギャップの異なる二種の化合物半導体がヘテロ接合を形成する。ヘテロ接合の界面（以下「ヘテロ界面」と称す）には２次元キャリアガス（２ＤＣＧ：2 dimensional carrier gas）が誘起される。２次元キャリアガスは２次元電子ガス（２ＤＥＧ：2 dimensional electron gas）と２次元正孔ガス（２ＤHＧ：2 dimensional hole gas）との総称である。
　高電子移動度トランジスタ（high electron mobility transistor：以下「ＨＥＭＴ」と称す）は２次元キャリアガスを利用する。ＨＥＭＴは高出力でありかつ高周波において動作する。
　近年、通信のデジタル化およびビットレートの上昇に伴い、通信システムの低歪化が要求されている。かかる要求に応えるため、歪補償回路の適用だけではなく、ＨＥＭＴそれ自身の線形性の改善が必要とされている。
　ＨＥＭＴの相互コンダクタンスは、ドレイン電流の増加とともに、一旦は増加し、ピーク値に達した後に急速に低下する非線形性を有する。高周波化を目的としてＨＥＭＴのゲート長を短縮することは、当該非線形性を増大させる。かかる非線形性の増大を解決するために、シリコンを用いた半導体装置において開発されていた技術を利用して、種々の検討が行われている。
　例えば非特許文献１においては、マルチゲート素子を参考にした構造が開示される。類似の構造が特許文献４においても開示される。当該構造（以下「埋込ゲート配列構造」と仮称）においては、ヘテロ界面を形成するエピタキシャル層に、おのおのが柱状である複数のゲート電極が一方向へ配列して埋め込まれる。複数のゲート電極同士は、エピタキシャル層と離れた位置において接続される。埋込ゲート配列構造においては、埋め込まれたゲート電極の側面および底面に空乏層が広がり、埋め込まれたゲート電極同士の間に位置するエピタキシャル層においてチャネルが閉じられる。
　例えば特許文献１、特許文献２、特許文献３においては、チャネルを狭くした構造（以下「狭チャネル構造」と仮称）が開示される。狭チャネル構造においては、細線状に加工されたエピタキシャル層の上にゲート電極が被着して形成される。狭チャネル構造においては、ソース電極およびドレイン電極に対してエピタキシャル層が接触する面積が小さく、接触抵抗が大きい。ドレイン電極とソース電極とを結ぶ方向におけるエピタキシャル層の長さを短くし、接触抵抗の低減が図られる。
特開２００９－２１２２９１号公報 特表２０１６－５１２９２７号公報 特開平５－２７５４３６号公報 特表２０２０－５２６９２１号公報
K. Shinohara et. al, "GaN-Based Field-Effect Transistors With Laterally Gated Two-Dimensional Electron Gas", IEEE Electron Device Lett. 39-3, 417, 2018.
　ゲート電極を有するトランジスタにおいて、トランジスタの耐圧の観点から、ゲート電極の近傍において電界の集中（電界が集中すること）が緩和されることが望まれる。当該緩和には例えばいわゆるフィールドプレート構造が利用される。フィールドプレート構造は、ゲート電極と他の電極との間の静電容量（例えばゲート－ドレイン間容量およびゲート－ソース間容量）を大きくすると考えられる。
　本開示にかかる半導体装置は、第１方向において積層された第１窒化物半導体層と第２窒化物半導体層とを有する半導体層群と、各々が、前記第１方向と異なる第２方向において前記第２窒化物半導体層と接触し、前記第２方向に沿って配列される複数のゲート電極と、前記複数のゲート電極同士を電気的に接続し、前記半導体層群から離れて位置する導体と、前記第１方向および前記第２方向のいずれとも異なる第３方向において前記複数のゲート電極と対向し、前記第１窒化物半導体層と導通するソース電極と、前記第３方向において前記複数のゲート電極を介して前記ソース電極と対向し、前記第１窒化物半導体層と導通するドレイン電極と、前記第３方向において前記複数のゲート電極と前記ドレイン電極との間に位置して前記複数のゲート電極と接触し、前記第２方向において前記第２窒化物半導体層と接触する第１層とを備える。前記第１窒化物半導体層と前記第２窒化物半導体層とはヘテロ接合を形成して、前記第１窒化物半導体層に２次元キャリアガスが誘起される。前記第１窒化物半導体層および前記第２窒化物半導体層は前記複数のゲート電極の各々とショットキー接合を形成する。前記第１層は、絶縁体、真性半導体、前記第２窒化物半導体層とは逆の導電型を有する半導体のいずれかであり、前記第１層と前記第１方向において対向する前記第１窒化物半導体層において２次元キャリアガスが誘起されることを抑制する。
　耐圧が高い半導体装置が提供される。
　本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１にかかる半導体装置の構造を例示する斜視図である。 実施の形態１にかかる半導体装置の構造を例示する平面図である。 図２の位置ＡＡにおける実施の形態１にかかる半導体装置の断面を例示する断面図である。 図２の位置ＢＢにおける実施の形態１にかかる半導体装置の断面を例示する断面図である。 図２の位置ＣＣにおける実施の形態１にかかる半導体装置の断面を例示する断面図である。 実施の形態２にかかる半導体装置の構造を例示する平面図である。 図６の位置ＡＡにおける実施の形態２にかかる半導体装置の断面を例示する断面図である。 実施の形態３にかかる半導体装置の構造を例示する平面図である。 図８の位置ＡＡにおける実施の形態３にかかる半導体装置の断面を例示する断面図である。 実施の形態４にかかる半導体装置の構造を例示する平面図である。 図１０の位置ＡＡにおける実施の形態４にかかる半導体装置の断面を例示する断面図である。 実施の形態５にかかる半導体装置の構造を例示する平面図である。 図１２の位置ＡＡにおける実施の形態５にかかる半導体装置の断面を例示する断面図である。 実施の形態６にかかる半導体装置の構造を例示する平面図である。 図１４の位置ＡＡにおける実施の形態６にかかる半導体装置の断面を例示する断面図である。 実施の形態７にかかる半導体装置の構造を例示する平面図である。 図１６の位置ＡＡにおける実施の形態７にかかる半導体装置の断面を例示する断面図である。 実施の形態８にかかる半導体装置の構造を例示する平面図である。 図１８の位置ＡＡにおける実施の形態８にかかる半導体装置の断面を例示する断面図である。 図１８の位置ＣＣにおける実施の形態８にかかる半導体装置の断面を例示する断面図である。 実施の形態９にかかる半導体装置の構造を例示する平面図である。 図２１の位置ＡＡにおける実施の形態９にかかる半導体装置の断面を例示する断面図である。 図２１の位置ＢＢにおける実施の形態９にかかる半導体装置の断面を例示する断面図である。 図２１の位置ＣＣにおける実施の形態９にかかる半導体装置の断面を例示する断面図である。 実施の形態１０にかかる半導体装置の構造を例示する断面図である。 実施の形態１０にかかる半導体装置の変形の構造を例示する断面図である。 実施の形態１１にかかる半導体装置の構造を例示する断面図である。 実施の形態１２にかかる半導体装置のバンド構造を例示する図である。 ゲート電極を例示する平面図である。
　以下の実施の形態において例示される半導体装置のいずれについても、電界効果トランジスタの要部が例示される。当該電界効果トランジスタは下記の開示の他、素子分離領域、電極に接続される配線、バイアホールが形成されて利用される。以下の実施の形態における例示は、本開示にかかる半導体装置が電界効果トランジスタ以外の素子へ適用されることを排除しない。
　実施の形態１．
　［構造と動作］
　図１は実施の形態１にかかる半導体装置１０１の構造を例示する斜視図である。図１において付記される方向Ｘ，Ｙ，Ｚは互いに異なる方向であって、方向Ｘ，Ｙのいずれにも平行な面は方向Ｚと非平行である。本開示においては方向Ｘ，Ｙ，Ｚが相互に直交する場合が例示される。
　便宜上、第１の要素から見て方向Ｚ側にある第２の要素は、第１の要素に対して上方にあると説明される。第１の要素は第２の要素に対して下方にあると説明される。本開示において、「上方」、「下方」とは、構成要素の相対的位置関係を示す用語であり、必ずしも重力方向を基準とする用語ではない。図１においては半導体装置１０１の、方向Ｙに対して垂直な断面および方向Ｘに対して垂直な断面が例示される。
　以下においては方向Ｘに沿った長さを単に「長さ」と称し、方向Ｙに沿った長さを「幅」と称し、方向Ｚに沿った長さを「厚さ」と称することがある。
　図２は半導体装置１０１の構造を例示する平面図である。図２は図１において例示された範囲において、半導体装置１０１を方向Ｚと反対方向に沿って見た平面図である。
　図３は図２の位置ＡＡにおける半導体装置１０１の断面を例示する断面図である。図４は図２の位置ＢＢにおける半導体装置１０１の断面を例示する断面図である。図５は図２の位置ＣＣにおける半導体装置１０１の断面を例示する断面図である。
　半導体装置１０１は半導体層群４、ソース電極５、ドレイン電極６、ゲート電極８、導体９、および第１層１０を備える。半導体層群４は、方向Ｚに沿って積層された窒化物半導体層２，３を含む。窒化物半導体層２，３は例えば基板１上にエピタキシャル成長したエピタキシャル層である。本開示においては基板１が半導体層群４に含められた説明が行われる。
　半導体装置１０１は保護膜１４を更に備える。理解を容易にするため、図１、図２においては保護膜１４の図示が省略される。図２においては導体９は二点鎖線によって描かれる。
　ゲート電極８の個数は複数であり、方向Ｙにおいて配列される。ゲート電極８の各々は方向Ｙにおいて窒化物半導体層３に接触する。例えばゲート電極８は面８ｃ，８ｄを有する。面８ｃは当該面８ｃを有するゲート電極８の方向Ｙ側に現れる。面８ｄは当該面８ｄを有するゲート電極８の方向Ｙとは反対側に現れる。ゲート電極８は面８ｅを有し、面８ｅは当該面８ｅを有するゲート電極８の方向Ｚとは反対側に現れる。半導体層群４には、ゲート電極８の一部が埋め込まれた溝７が空いているということもできる。
　本開示においてはゲート電極８の各々は窒化物半導体層３を方向Ｚと反対の方向に沿って貫通して窒化物半導体層２に到達する。この場合、面８ｃ，８ｄは方向Ｙにおいて窒化物半導体層２にも接触する。
　導体９は半導体層群４から離れて位置する。導体９はゲート電極８同士を電気的に接続する。本開示においては導体９は半導体層群４の上方において方向Ｙに沿って延びた形状を有する。
　ソース電極５は方向Ｘにおいてゲート電極８と対向する。ドレイン電極６は方向Ｘにおいてゲート電極８を介してソース電極５と離れて対向する。ソース電極５、ゲート電極８、ドレイン電極６は方向Ｘに向かってこの順に並ぶ。ゲート電極８はソース電極５側に面８ｂを有する。ゲート電極８はドレイン電極６側に面８ａを有する。
　ソース電極５およびドレイン電極６は窒化物半導体層２と導通する。半導体装置１０１においてはソース電極５およびドレイン電極６が窒化物半導体層３の上方から窒化物半導体層３を貫通し、窒化物半導体層２に到達する場合が図示される。
　第１層１０の個数は複数であり、ゲート電極８と対応して存在する。第１層１０は方向Ｘにおいてゲート電極８とドレイン電極６との間に位置してゲート電極８と接触する。半導体装置１０１においては第１層１０は面８ａおよびドレイン電極６に接触する。第１層１０は方向Ｙにおいて窒化物半導体層３と接触する。
　半導体装置１０１においては第１層１０が窒化物半導体層３の上方から窒化物半導体層３を貫通し、窒化物半導体層２に到達する場合が図示される。図面において第１層１０は窒化物半導体層３よりも方向Ｚ側に突出する形状が例示されるが、かかる突出は必須ではない。
　第１層１０は、後述されるように電界の集中を緩和する機能を有する。第１層１０は例えば絶縁体である。
　窒化物半導体層２と窒化物半導体層３とはヘテロ接合を形成する。窒化物半導体層２，３は、ゲート電極８とショットキー接合を形成する。
　ヘテロ接合が形成されることにより、窒化物半導体層２と窒化物半導体層３との間に位置するヘテロ界面の、窒化物半導体層２側には２次元キャリアガスが誘起される。半導体装置１０１においては当該２次元キャリアガスがソース電極５とドレイン電極６との間に流れる電流（いわゆる「ドレイン電流」）に利用される。当該電流はソース電極５、ドレイン電極６、ゲート電極８の間に印加される電圧の関係によって制御される。かかる制御それ自体は公知であって、本開示において詳細には説明されない。
　以下においては特に断られない限り、２次元キャリアガスが２次元電子ガスである場合が例として説明される。例えば窒化物半導体層２および窒化物半導体層３はいずれもｎ型の導電型を有する。
　半導体装置１０１には導体９によって相互に接続された複数のゲート電極８が配列される。ソース電極５から移動する電子は、方向Ｙに沿って隣接するゲート電極８同士の間を方向Ｘに沿って通過し、ドレイン電極６に向かう。
　方向Ｙにおいてゲート電極８に挟まれた窒化物半導体層２，３には、ショットキー接合に由来する空乏層が形成される。当該空乏層の幅は、ゲート電極８とソース電極５との間に引加される電圧によって制御される。当該空乏層の幅が制御されることは、ドレイン電流を制御することに寄与する。半導体装置１０１がスイッチング素子として採用されるときには、当該空乏層の幅が制御されて半導体装置１０１のオン／オフが制御される。
　例えばソース電極５に対して負となる電圧（以下、単に「負電圧」とも称す）がゲート電極８に印加されると、ゲート電極８の面８ｂ，８ｃ，８ｄ，８ｅから窒化物半導体層２，３へ空乏層が広がる。かかる空乏層の広がりにより、方向Ｙにおいてゲート電極８に挟まれた窒化物半導体層２，３におけるチャネルが閉じられ、半導体装置１０１はオフする。
　ゲート電極８が方向Ｙにおいて離散的に配置されることは、半導体装置１０１のゲート－ドレイン間容量およびゲート－ソース間容量を低減することに寄与する。当該低減は、半導体装置１０１の動作の線形性を高める。
　第１層１０と方向Ｚにおいて対向する領域においては、窒化物半導体層２において２次元電子ガスが誘起されることが抑制される。かかる抑制により、ゲート電極８とドレイン電極６との間における電圧を支える距離が実質的に長くなる。当該距離が長いほど、ゲート電極８とドレイン電極６との間における電界は小さく、ゲート電極８のドレイン電極６側において電界の集中が緩和される。
　第１層１０はゲート電極８のドレイン電極６側において電界の集中を緩和する。かかる緩和は半導体装置１０１の耐圧を高める。耐圧を高めることは、半導体装置１０１が出力する電力を高めることに寄与する。窒化物半導体層２とゲート電極８との間には第１層１０が介在する領域があるので、半導体装置１０１のゲート電極８におけるリーク電流（いわゆる「ゲートリーク電流」）の低減にも寄与する。
　窒化物半導体層２において２次元電子ガスが誘起されることが抑制されると、ゲート－ドレイン間容量およびソース－ドレイン間容量が低減する。これらの静電容量の低減はドレイン効率および電力負荷効率の改善に寄与する。
　第１層１０は方向Ｘにおいて、ゲート電極８とドレイン電極６との間に配置される。第１層１０は方向Ｙにおいて、ゲート電極８と並んで配置される必要がない。ドレイン電流は、方向Ｙにおいて並ぶゲート電極８に挟まれた領域（例えば位置ＢＢ）の窒化物半導体層２における２次元電子ガスによって、窒化物半導体層２を流れる。第１層１０は、当該領域に存在しなくても、ゲート電極８のドレイン電極６側における電界の集中を緩和する。第１層１０の位置についてのかかる自由度はドレイン電流の減少を回避しやすい。第１層１０が方向Ｘにおいてゲート電極８とドレイン電極６との間に位置してゲート電極８と接触することが半導体装置１０１のドレイン電流の劣化を招来する可能性は、小さい。第１層１０が方向Ｙにおいてゲート電極８と並んで配置されると、トランジスタのオン／オフの切替を妨げるかもしれない。
　保護膜１４は半導体層群４を覆う。保護膜１４は半導体装置１０１が、半導体装置１０１の外部からの影響を受けにくくすることに寄与する。保護膜１４は、ソース電極５、ドレイン電極６およびゲート電極８のそれぞれの上方の一部を露出させる。保護膜１４の上方において導体９が複数のゲート電極８同士を接続する。保護膜１４が導体９をも覆ってもよい。基板１および保護膜１４は半導体装置１０１の動作には必須ではない。
　特許文献１、特許文献２、特許文献３に示された狭チャネル構造においては、ショットキー接合が採用されたゲート構造のほかＭＩＳ（Metal―Insulator―Semiconductor：金属－絶縁体－半導体）ゲート構造も提案されている。
　ＭＩＳゲート構造は、ゲート電極と半導体層との間に絶縁膜が位置する。一般に、ＭＩＳゲート構造が採用されたトランジスタは、そのゲートリーク電流が低減される。またＭＩＳゲート構造は、当該構造が採用されたトランジスタにおいて、順方向のゲート電圧を制御する範囲を広げることに寄与する。かかる寄与は当該トランジスタが出力する電力を向上させる。
　非特許文献１の埋込ゲート配列構造においてＭＩＳゲート構造が採用されると、空乏層はゲート電極の側面方向には広がらず、トランジスタは動作しない。
　実施の形態１にかかる半導体装置１０１において、ゲート電極８は窒化物半導体層２、３との間においてショットキー接合を形成する。半導体装置１０１は、ゲート電極８が配列される方向Ｙにおいて空乏層が広がり、狭チャネル構造のＭＩＳ構造とは異なる構造を有する。
　ゲート電極８のドレイン電極６側は第１層１０と接しており、非特許文献１の埋込ゲート配列構造とも異なる構造である。第１層１０はゲートリーク電流の低減に寄与する。
　［構造の変形］
　窒化物半導体層２と窒化物半導体層３の間、基板１と窒化物半導体層２との間、窒化物半導体層２と反対側において窒化物半導体層３上（窒化物半導体層３の方向Ｚ側）のいずれにおいても、他の窒化物半導体層が存在してもよい。
　例えばＡｌＮ（窒化アルミニウム）を基材とする窒化物半導体層が、窒化物半導体層２と窒化物半導体層３の間にスペーサ層として配置される。例えばＡｌＮを基材とする窒化物半導体層が、基板１と窒化物半導体層２の間に核形成層として配置される。例えばＧａＮを基材とする窒化物半導体層が、窒化物半導体層３上にキャップ層として配置される。
　２次元電子ガスが移動してドレイン電流が流れる。２次元電子ガスは窒化物半導体層２を流れる。ソース電極５とドレイン電極６は、窒化物半導体層２と導通すればよく、窒化物半導体層３を貫通する必要はない。例えばソース電極５が窒化物半導体層３上に位置されてもよい。この場合には、例えば窒化物半導体層２，３には、窒化物半導体層２，３とソース電極５との間にオーミックコンタクトが得られる濃度を有するドーピングが施される。ドレイン電極６に関して同様の配置、ドーピングが採用されてもよい。
　第１層１０は窒化物半導体層３を貫通する必要はない。第１層１０と対向する領域において窒化物半導体層２において２次元電子ガスが誘起されることが抑制されることは、第１層１０が窒化物半導体層２と接触することを前提としない。
　例えば第１層１０は方向Ｙにおいて少なくとも窒化物半導体層３と接触し、窒化物半導体層２と接触しなくてもよい場合がある。第１層１０に対して半導体層群４側（方向Ｚとは反対側）において２次元電子ガスが誘起されることが抑制されれば、第１層１０によって電界の集中を緩和する機能が得られる。方向Ｚにおいて第１層１０と窒化物半導体層２との間に窒化物半導体層３が挟まっていても、当該窒化物半導体層３が薄いことによって窒化物半導体層２における２次元電子ガスが誘起されることが抑制される場合がある。
　半導体装置１０１に例示されるように、第１層１０が窒化物半導体層２と接触することは、第１層１０と対向する領域において窒化物半導体層２において２次元電子ガスが誘起されることが抑制されることに寄与する。
　第１層１０が形成されていない領域、例えば位置ＢＢにおいて誘起される２次元電子ガスの方向Ｚにおける位置よりも、下方に（方向Ｚとは反対側に）第１層１０が存在することは、２次元電子ガスが誘起されることが抑制される観点において有利である。
　ゲート電極８は窒化物半導体層３を貫通する必要はない。例えばゲート電極８と窒化物半導体層２との間に窒化物半導体層３が挟まってもよい。この場合においてもゲート電極８に負電圧が印加されることにより、方向Ｙに沿って空乏層が延びる。
　半導体装置１０１に例示されるように、ゲート電極８が２次元電子ガスよりも下方まで延びることは、方向Ｙにおいて隣接した空乏層同士が相互に接触しやすくなることに寄与する。
　［構成要素の緒元］
　基板１の材質の例として、例えばＳｉＣ（炭化ケイ素）、Ｓｉ、ＧａＮ（窒化ガリウム）、ＡｌＮ、サファイアが挙げられる。
　窒化物半導体層２，３の材質の例として、ＩｎｘＡｌｙＧａ（１－ｘ－ｙ）Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）が挙げられる。窒化物半導体はアンドープであってもよいし、ｐ型の導電型あるいはｎ型の導電型を持ってもよい。例えば、ｎ型の導電型を持たせるために窒化物半導体へシリコンをイオン注入し、熱処理を行ってシリコンをドナーとして活性化させる処理がなされる。窒化物半導体の化合物の組成、ドーピングの濃度は位置に対して一定である必要はなく、連続的または階段状に変化していてもよい。
　窒化物半導体層２と窒化物半導体層３とが積層された構造は、ヘテロ接合により２次元電子ガスを生じる構造である。例えば窒化物半導体層２の材質の例としてＧａＮ、窒化物半導体層３の材質の例としてＡｌ０．２５Ｇａ０．７５Ｎが挙げられる。
　窒化物半導体層２の厚さは、電子が流れる程度の厚さがあれば足りる。例えば窒化物半導体層２の厚さは２００ｎｍである。窒化物半導体層３の厚さは、窒化物半導体層２に２次元電子ガスを誘起させる厚さであれば足りる。例えば窒化物半導体層３の厚さは１５ｎｍである。
　ソース電極５とドレイン電極６の間の方向Ｘに沿った距離は、例えば２．０μｍである。
　ソース電極５と半導体層群４の間、ドレイン電極６と半導体層群４の間のいずれにおいても、オーミックコンタクトが得られることは、半導体装置１０１のオン抵抗の低減に寄与する。例えばソース電極５、ドレイン電極６のいずれも、Ｔｉ，Ａｌ，Ａｕによって例示される金属を含む単層または積層を用いて形成される。
　例えばゲート電極８、導体９のいずれも、Ｎｉ、Ｐｔ，Ａｕによって例示される金属を含む単層または積層を用いて形成される。
　ゲート電極８同士の方向Ｙに沿った間隔およびゲート電極８の厚さは、方向Ｙにおいて隣接する空乏層同士がゲート電極８に負電圧が印加されて相互に接触するように設定される。
　例えば、ゲート電極８は平面視上で正方形であり、ゲート電極８の幅および長さはいずれも１５０ｎｍであり、半導体層群４に接触する部分の厚さは６０ｎｍである。例えばゲート電極８同士の方向Ｙに沿った間隔は２５０ｎｍである。複数のゲート電極８が方向Ｙにおいて配列される間隔は互いに等しくなくてもよい。
　複数のゲート電極８が等間隔に配置されることは、半導体層群４に溝７を形成する際、例えばフォトリソグラフィーに用いられるマスクの作成を簡易にする。かかる簡易性はゲート電極８の構造について均一性を向上させる。
　第１層１０の幅はゲート電極８の幅より広くてもよい。第１層１０の幅がゲート電極８の幅と同じもしくはゲート電極８の幅より小さいことは、大きなドレイン電流が得られることに寄与する。
　半導体層群４に接触する部分において、第１層１０の厚さとゲート電極８の厚さとは、いずれが大きくてもよいし、互いに等しくてもよい。
　半導体装置１０１における第１層１０は、ゲート電極８のみならずドレイン電極６にも接触する。第１層１０の長さは例えば１．５μｍである。第１層１０の幅は例えば１５０ｎｍである。第１層１０は方向Ｙにおいて例えば２５０ｎｍの間隔を開けて配置される。半導体層群４に接触する部分において、第１層１０の厚さは例えば６０ｎｍである。
　第１層１０の材質に絶縁体が採用されることは、上述された電界の集中が緩和されることに寄与する。第１層１０の材質には、例えばＡｌ２Ｏ３やＳｉＮ（窒化シリコン）、ＳｉＯ２が例示される。第１層１０に空気が採用されてもよい。
　あるいは半導体層群４の方向Ｚ側の面の導電性を失わせて第１層１０が得られてもよい。例えば、半導体層群４にＡｒを注入することによって窒化物半導体層３、あるいは更に窒化物半導体層２の導電性を失わせてこれらを絶縁体へと変えることができる。
　第１層１０と対向する領域において窒化物半導体層２において２次元電子ガスが誘起されることが抑制される材質であれば、第１層１０として採用できる。かかる観点からは第１層１０は窒化物半導体層３と同じ導電型を有する半導体によって形成されてもよい。例えば窒化物半導体層３と比較してドーピング濃度が低く、導電型が同じである窒化物半導体層を第１層１０に採用することもできる。
　但し、第１層１０に窒化物半導体層３と同じ導電型を有する半導体が採用される場合よりも、第１層１０に絶縁体、窒化物半導体層３と逆の導電型を有する半導体、真性半導体のいずれかが採用される場合の方が、第１層１０が２次元電子ガスを誘起させにくくする作用は高い。第１層１０に窒化物半導体層３と逆の導電型を有する半導体が採用される場合については、実施の形態１２においても説明される。
　第１層１０に導体を採用すると、窒化物半導体層２において２次元電子ガスが誘起されなくても、電界の集中を緩和する効果は小さい。第１層１０に導体を採用すると、第１層１０がゲート電極８と導通して、実質的にゲート電極８として機能すると考えられる。第１層１０に導体を採用するとゲート電極８とドレイン電極６とが導通する。かかる導通はトランジスタの動作を阻害する。
　第１層１０は、その少なくとも一部がゲート電極８と同様に、半導体層群４に埋め込まれているということができる。例えば第１層１０は、半導体層群４に溝を形成し、当該溝を埋める堆積を行って形成されてもよい。例えば当該溝は溝７と並行して形成される。このような並行した形成は、半導体層群４に与えられるダメージの軽減に寄与する。第１層１０の形成とゲート電極８の形成とはいずれが先に行われてもよい。
　例えばゲート電極８および導体９はスパッタリングによって得られる。例えばゲート電極８および導体９は化学的気相成長（CVD：chemical vapor deposition）によって得られる。
　保護膜１４が絶縁性を有することは、ソース電極５、ドレイン電極６、ゲート電極８同士の短絡が回避されることに寄与する。保護膜１４の材質としてはＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、樹脂が例示される。保護膜１４は単層である必要はない。保護膜１４は、窒化物半導体層３における表面トラップを抑制する第１膜と、第１膜上に配置され耐湿性を得る第２膜とを含む積層膜であってもよい。
　実施の形態２．
　図６は実施の形態２にかかる半導体装置１０２の構造を例示する平面図である。図６は半導体装置１０１について図２において例示された範囲と同じ範囲を例示する。図６には、図２において例示された位置ＡＡ，ＢＢ，ＣＣと同じ位置ＡＡ，ＢＢ，ＣＣが併記される。図６においては保護膜１４の図示が省略され、導体９は二点鎖線によって描かれる。
　図７は図６の位置ＡＡにおける半導体装置１０２の断面を例示する断面図である。図６の位置ＢＢにおける半導体装置１０２の断面は図４において示された半導体装置１０１の断面と同様に現れる。図６の位置ＣＣにおける半導体装置１０２の断面は図５において示された半導体装置１０１の断面と同様に現れる。
　半導体装置１０２は半導体装置１０１に対して第２層１２が追加された構造を有する。
　第２層１２の個数は複数であり、ゲート電極８と対応して存在する。第２層１２は方向Ｘにおいてゲート電極８とソース電極５との間に位置してゲート電極８と接触する。半導体装置１０２においては第２層１２は面８ｂおよびソース電極５に接触する。第２層１２は方向Ｙにおいて窒化物半導体層３と接触する。
　半導体装置１０２においては第２層１２が窒化物半導体層３の上方から窒化物半導体層３を貫通し、窒化物半導体層２に到達する場合が図示される。図において第２層１２は窒化物半導体層３よりも方向Ｚ側に突出する形状が例示されるが、かかる突出は必須ではない。
　第２層１２は第１層１０と同様に、例えば絶縁体もしくは半導体によって形成される。当該半導体は第１層１０と同様に、真性半導体であるか、窒化物半導体層３とは逆の導電型を有することが望ましい。
　第２層１２の方向Ｚにおける位置は、第１層１０の方向Ｚにおける位置と同様に選定されてもよい。例えば方向Ｚにおいて第２層１２と窒化物半導体層２とが窒化物半導体層３を挟んでもよい。第２層１２は方向Ｚにおいて窒化物半導体層３を貫通して窒化物半導体層２に接触してもよい。第２層１２が形成されていない領域、例えば位置ＢＢにおいて誘起される２次元電子ガスの方向Ｚにおける位置よりも、下方に第２層１２が存在してもよい。第２層１２の方向Ｚにおける位置は、第１層１０の方向Ｚにおける位置と異なってもよい。
　第２層１２と方向Ｚにおいて対向する領域においては、窒化物半導体層２において２次元電子ガスが誘起されることが抑制される。かかる抑制は、ゲート－ソース間容量およびソース－ドレイン間容量を低減する。これらの静電容量の低減はドレイン効率および電力負荷効率の改善に寄与する。
　例えば帯電した人体が半導体装置１０２に接触すると（例えば静電破壊試験における人体モデル試験（human body model：ＨＢＭ）JEDEC規格JESD22-A114参照）、静電気放電（electrostatic discharge：ＥＳＤ）が発生する。当該静電気はソース電極５における電界の増大をもたらす。第２層１２はゲート電極８のソース電極５側において電界の集中を緩和する。かかる緩和は半導体装置１０２が静電気放電する可能性を小さくすることに寄与する。
　第２層１２は、第１層１０と同様、方向Ｙにおいて並ぶゲート電極８に挟まれた領域（例えば位置ＢＢ）において存在しなくても、ゲート電極８のソース電極５側における電界の集中を緩和する。第２層１２の位置についてのかかる自由度はドレイン電流の減少を回避しやすい。第２層１２が方向Ｘにおいてゲート電極８とソース電極５との間に位置してゲート電極８と接触することが半導体装置１０２のドレイン電流の劣化を招来する可能性は、小さい。
　第２層１２の材質は、例えば第１層１０の材質として挙げられた例が採用される。第１層１０の材質と第２層１２の材質とは一致する必要はない。第１層１０の材質と第２層１２の材質とが一致することは、第１層１０と第２層１２とが容易に形成されることに寄与する。
　実施の形態３．
　図８は実施の形態３にかかる半導体装置１０３の構造を例示する平面図である。図８は半導体装置１０１について図２において例示された範囲と同じ範囲を例示する。図８には、図２において例示された位置ＡＡ，ＢＢ，ＣＣと同じ位置ＡＡ，ＢＢ，ＣＣが併記される。図８においては保護膜１４の図示が省略され、導体９は二点鎖線によって描かれる。
　図９は図８の位置ＡＡにおける半導体装置１０３の断面を例示する断面図である。図８の位置ＢＢにおける半導体装置１０３の断面は図４において示された半導体装置１０１の断面と同様に現れる。図８の位置ＣＣにおける半導体装置１０３の断面は図５において示された半導体装置１０１の断面と同様に現れる。
　半導体装置１０３は半導体装置１０１に対して、第１層１０の長さがゲート電極８とドレイン電極６との間の距離よりも短い点において相違する。半導体装置１０３においては方向Ｘに沿って第１層１０とドレイン電極６とが窒化物半導体層２，３を挟む。
　半導体装置１０１においてゲート電極８同士の間からドレイン電極６へ向かう電子は、方向Ｙにおいて隣接する第１層１０同士の間を移動する。半導体装置１０３においてゲート電極８同士の間からドレイン電極６へ向かう電子は、方向Ｙにおいて隣接する第１層１０同士の間のみならず、第１層１０とドレイン電極６とが挟む領域においても移動する。半導体装置１０３は半導体装置１０１と比較して、ドレイン電流に寄与する２次元電子ガスの領域が広く、大きなドレイン電流が得られる。大きなドレイン電流は半導体装置１０１によって実現されるトランジスタが出力する電力を大きくし、効率を高める。
　実施の形態４．
　図１０は実施の形態４にかかる半導体装置１０４の構造を例示する平面図である。図１０は半導体装置１０１について図２において例示された範囲と同じ範囲を例示する。図１０には、図２において例示された位置ＡＡ，ＢＢ，ＣＣと同じ位置ＡＡ，ＢＢ，ＣＣが併記される。図１０においては保護膜１４の図示が省略され、導体９は二点鎖線によって描かれる。
　図１１は図１０の位置ＡＡにおける半導体装置１０４の断面を例示する断面図である。図１０の位置ＢＢにおける半導体装置１０４の断面は図４において示された半導体装置１０１の断面と同様に現れる。図１０の位置ＣＣにおける半導体装置１０４の断面は図５において示された半導体装置１０１の断面と同様に現れる。
　半導体装置１０４は半導体装置１０２に対して、第１層１０の長さがゲート電極８とドレイン電極６との間の距離よりも短く、第２層１２の長さがゲート電極８とソース電極５との間の距離よりも短い点において相違する。
　半導体装置１０４は半導体装置１０３に対して、第２層１２が追加された構造を有する。第２層１２は方向Ｘにおいてゲート電極８とソース電極５との間に位置してゲート電極８と接触する。半導体装置１０４においては第２層１２は面８ｂと接触する。第２層１２の長さはゲート電極８とソース電極５との間の距離よりも短い。かかる第２層１２は半導体装置１０１に追加されてもよい。
　半導体装置１０４においては方向Ｘに沿って、第１層１０とドレイン電極６とが窒化物半導体層２，３を挟み、第２層１２とソース電極５とが窒化物半導体層２，３を挟む。
　半導体装置１０２においてソース電極５からゲート電極８同士の間へ向かう電子は、方向Ｙにおいて隣接する第２層１２同士の間を移動する。半導体装置１０４においてソース電極５からゲート電極８同士の間へ向かう電子は、方向Ｙにおいて隣接する第２層１２同士の間のみならず、第２層１２とドレイン電極６とが挟む領域においても移動する。
　半導体装置１０４は半導体装置１０２と比較して、ドレイン電流に寄与する２次元電子ガスの領域が広く、大きなドレイン電流が得られる。
　半導体装置１０４は半導体装置１０３と比較して、ゲート電極８のソース電極５側における電界の集中を緩和する。
　実施の形態５．
　図１２は実施の形態５にかかる半導体装置１０５の構造を例示する平面図である。図１２は半導体装置１０１について図２において例示された範囲と同じ範囲を例示する。図１２には、図２において例示された位置ＡＡ，ＢＢ，ＣＣと同じ位置ＡＡ，ＢＢ，ＣＣが併記される。図１２においては保護膜１４の図示が省略され、導体９は二点鎖線によって描かれる。
　図１３は図１２の位置ＡＡにおける半導体装置１０５の断面を例示する断面図である。図１２の位置ＢＢにおける半導体装置１０５の断面は図４において示された半導体装置１０１の断面と同様に現れる。図１２の位置ＣＣにおける半導体装置１０５の断面は図５において示された半導体装置１０１の断面と同様に現れる。
　半導体装置１０５は半導体装置１０３と比較して、第１層１０のドレイン電極６側の幅がゲート電極８側の幅よりも狭い特徴を有する。第１層１０の方向Ｙに沿った長さは、方向Ｘに沿ってゲート電極８から離れるに従って減少する。例えば第１層１０の幅は面８ａと接触する位置において面８ａの幅と一致し、ドレイン電極６に近いほど狭い。
　半導体装置１０５においても半導体装置１０３と同様に、ソース電極５からゲート電極８同士の間へ向かう電子は、方向Ｙにおいて隣接する第２層１２同士の間のみならず、第２層１２とドレイン電極６とが挟む領域においても移動する。当該電子は、ゲート電極８同士の間から方向Ｘに向かって進む際、方向Ｙおよび方向Ｙとは反対側の両方に向けて広がって移動する。半導体装置１０５における第１層１０は、半導体装置１０４における第１層１０と比較して、当該電子の広がりを阻害しにくい。
　半導体装置１０５は半導体装置１０３と比較して、ドレイン電流に寄与する２次元電子ガスの移動を妨げにくく、大きなドレイン電流が得られる。
　第１層１０の形状として、方向Ｘに向かうに従って階段状に幅が細い形状を採用してもよい。第１層１０の形状として、方向Ｘに向かうに従って直線状もしくは曲線状に幅が細い形状を採用することは、電界が集中する箇所を広げ、当該集中が緩和される観点において有利である。
　第１層１０のドレイン電極６側の幅がゲート電極８側の幅よりも狭い構造は、半導体装置１０１～１０４のいずれの構造にも採用され得て、大きなドレイン電流を得ることに寄与する。
　実施の形態６．
　図１４は実施の形態６にかかる半導体装置１０６の構造を例示する平面図である。図１４は半導体装置１０１について図２において例示された範囲と同じ範囲を例示する。図１４には、図２において例示された位置ＡＡ，ＢＢ，ＣＣと同じ位置ＡＡ，ＢＢ，ＣＣが併記される。図１４においては保護膜１４の図示が省略され、導体９は二点鎖線によって描かれる。
　図１５は図１４の位置ＡＡにおける半導体装置１０６の断面を例示する断面図である。図１４の位置ＢＢにおける半導体装置１０６の断面は図４において示された半導体装置１０１の断面と同様に現れる。図１４の位置ＣＣにおける半導体装置１０６の断面は図５において示された半導体装置１０１の断面と同様に現れる。
　半導体装置１０６は半導体装置１０５に対して、第２層１２が追加された構造を有する。第２層１２は方向Ｘにおいてゲート電極８とソース電極５との間に位置してゲート電極８と接触する。半導体装置１０６においては第２層１２は面８ｂと接触する。第２層１２の長さはゲート電極８とソース電極５との間の距離よりも短い。第２層１２のソース電極５側の幅はゲート電極８側の幅よりも狭い。
　半導体装置１０６は半導体装置１０４と比較して、第１層１０のドレイン電極６側の幅がゲート電極８側の幅よりも狭く、第２層１２のソース電極５側の幅がゲート電極８側の幅よりも狭い特徴を有する。
　第１層１０の方向Ｙに沿った長さは、方向Ｘに沿ってゲート電極８から離れるに従って減少する。例えば第１層１０の幅は面８ａと接触する位置において面８ａの幅と一致し、ドレイン電極６に近いほど狭い。
　第２層１２の方向Ｙに沿った長さは、方向Ｘに沿ってゲート電極８に近づくに従って増大する。例えば第２層１２の幅は面８ｂと接触する位置において面８ｂの幅と一致し、ソース電極５に近いほど狭い。
　半導体装置１０６は半導体装置１０５と比較して、ゲート電極８のソース電極５側における電界の集中を緩和する。
　半導体装置１０６においても半導体装置１０４と同様に、ソース電極５からゲート電極８同士の間へ向かう電子は、方向Ｙにおいて隣接する第２層１２同士の間のみならず、第２層１２とドレイン電極６とが挟む領域においても移動する。当該電子は、ドレイン電極６からゲート電極８同士の間へ方向Ｘに向かって進む際、方向Ｙおよび方向Ｙとは反対側のいずれにも向けて狭まって移動する。半導体装置１０６における第２層１２は、半導体装置１０４における第２層１２と比較して、当該電子の狭まりを阻害しにくい。
　半導体装置１０６は半導体装置１０４と比較して、ドレイン電流に寄与する２次元キャリアガスの移動を妨げにくく、大きなドレイン電流が得られる。
　第２層１２の形状として、方向Ｘに向かうに従って階段状に幅が広い形状を採用してもよい。第２層１２の形状として、方向Ｘに向かうに従って直線状もしくは曲線状に幅が広い形状を採用することは、電界が集中する箇所を広げ、当該集中が緩和される観点において有利である。
　第２層１２の方向Ｙに沿った長さが、方向Ｘに沿ってゲート電極８に近づくに従って増大する構造は、半導体装置１０１～１０５のいずれについても適用され得る。
　実施の形態７．
　図１６は実施の形態７にかかる半導体装置１０７の構造を例示する平面図である。図１６は半導体装置１０１について図２において例示された範囲と同じ範囲を例示する。図１６には、図２において例示された位置ＡＡ，ＢＢ，ＣＣと同じ位置ＡＡ，ＢＢ，ＣＣが併記される。図１６においては保護膜１４の図示が省略され、導体９は二点鎖線によって描かれる。
　図１７は図１６の位置ＡＡにおける半導体装置１０７の断面を例示する断面図である。図１６の位置ＢＢにおける半導体装置１０７の断面は図４において示された半導体装置１０１の断面と同様に現れる。図１６の位置ＣＣにおける半導体装置１０７の断面は図５において示された半導体装置１０１の断面と同様に現れる。
　半導体装置１０７は半導体装置１０３に対して、第４層１６が追加された構造を有する。
　第４層１６の個数は複数であり、ゲート電極８と対応して存在する。第４層１６は方向Ｘにおいて第１層１０とドレイン電極６との間に位置して第１層１０およびドレイン電極６のいずれにも接触する。第４層１６は方向Ｙにおいて窒化物半導体層３と接触する。
　半導体装置１０７においては第４層１６が窒化物半導体層３の上方から窒化物半導体層３を貫通し、窒化物半導体層２に到達する場合が図示される。図において第４層１６は窒化物半導体層３よりも方向Ｚ側に突出する形状が例示されるが、かかる突出は必須ではない。
　第４層１６は第１層１０と同様に、例えば絶縁体もしくは半導体によって形成される。当該半導体は第１層１０と同様に、真性半導体であるか、窒化物半導体層３とは逆の導電型を有することが望ましい。第４層１６は第１層１０と類似して電界の集中を緩和する機能を有する。
　第４層１６の方向Ｚにおける位置は、第１層１０の方向Ｚにおける位置と同様に選定されてもよい。例えば方向Ｚにおいて第４層１６と窒化物半導体層２とが窒化物半導体層３を挟んでもよい。第４層１６は方向Ｚにおいて窒化物半導体層３を貫通して窒化物半導体層２に接触してもよい。第４層１６が形成されていない領域、例えば位置ＢＢにおいて誘起される２次元電子ガスの方向Ｚにおける位置よりも、下方に第４層１６が存在してもよい。第４層１６の方向Ｚにおける位置は、第１層１０の方向Ｚにおける位置と異なってもよい。
　第４層１６の誘電率は第１層１０の誘電率よりも小さい。高い誘電率は電界の集中を緩和しやすい。電界の集中が緩和されることは、半導体装置１０７が出力する電力を高めることに寄与する。低い誘電率は、ゲート－ドレイン間容量およびソース－ドレイン間容量を低減しやすい。これらの静電容量の低減はドレイン効率および電力負荷効率の改善に寄与する。
　ゲート電極８に近いほど電界が集中しやすいので、第４層１６よりもゲート電極８に近い第１層１０の方が誘電率が高いことは、ゲート－ドレイン間容量およびソース－ドレイン間容量を低減する観点および電界の集中を緩和する観点において有利である。
　第４層１６を第１層１０の一部と捉えれば、半導体装置１０７は半導体装置１０１に則ってみて、第１層１０の誘電率が方向Ｘに向かうに従って段階的に減少する構造であるということができる。半導体装置１０１における第１層１０に則ってみれば、第１層１０において３種以上の誘電率が段階的に減少してもよい。第１層１０の誘電率が方向Ｘに向かうに従って連続的に減少してもよい。
　第４層１６は半導体装置１０３と類似して、ドレイン電極６に接触せず、ドレイン電極６との間に窒化物半導体層３を挟んでもよい。
　第１層１０の誘電率が方向Ｘに向かうに従って減少する構造は、半導体装置１０１～１０７のいずれにも適用され得て、ゲート－ドレイン間容量およびソース－ドレイン間容量の低減と電界の集中の緩和に寄与する。
　半導体装置１０２，１０４，１０６において、第２層１２の誘電率が方向Ｘとは反対の方向に向かうに従って減少してもよい。当該特徴はゲート－ソース間容量およびソース－ドレイン間容量の低減に寄与する。
　実施の形態８．
　図１８は実施の形態８にかかる半導体装置１０８の構造を例示する平面図である。図１８は半導体装置１０１について図２において例示された範囲と同じ範囲を例示する。図１８には、図２において例示された位置ＡＡ，ＢＢ，ＣＣと同じ位置ＡＡ，ＢＢ，ＣＣが併記される。図１８においては保護膜１４の図示が省略され、導体９は二点鎖線によって描かれる。
　図１９は図１８の位置ＡＡにおける半導体装置１０８の断面を例示する断面図である。図１８の位置ＢＢにおける半導体装置１０８の断面は図４において示された半導体装置１０１の断面と同様に現れる。図２０は図１８の位置ＣＣにおける半導体装置１０８の断面を例示する断面図である。
　半導体装置１０８は半導体装置１０３に対して、第３層１３が追加された構造を有する。第３層１３は面８ｅに接触する。
　第３層１３の材質は、例えば第１層１０の材質として挙げられた例が採用される。第１層１０の材質と第３層１３の材質とは一致する必要はない。第１層１０の材質と第３層１３の材質とが一致することは、第１層１０と第３層１３とが容易に形成されることに寄与する。
　第３層１３は方向Ｚにおいてゲート電極８と半導体層群４との間に位置し、ゲート電極８と接触する。図１９および図２０においては、第３層１３が方向Ｚにおいて面８ｅと窒化物半導体層２との間に位置する。第３層１３はゲート電極８の面８ｅ側における電界の集中を緩和する。第３層１３がゲート電極８と窒化物半導体層２との間に位置することはゲートリーク電流の低減に資する。
　上記の抑制は、第３層１３が第１層１０に接触することと直接には関係しない。第３層１３が第１層１０に接触することは、例えば溝７を形成してからゲート電極８を形成するまでの間に、第３層１３を第１層１０と並行して形成しやすくする。
　第３層１３は半導体装置１０１～１０７のいずれについても追加され得て、ゲートリーク電流の低減に資する。
　実施の形態９．
　図２１は実施の形態９にかかる半導体装置１０９の構造を例示する平面図である。図２１は半導体装置１０１について図２において例示された範囲と同じ範囲を例示する。図２１には、図２において例示された位置ＡＡ，ＢＢ，ＣＣと同じ位置ＡＡ，ＢＢ，ＣＣが併記される。図２１においては保護膜１４の図示が省略され、導体９は二点鎖線によって描かれる。
　図２２は図２１の位置ＡＡにおける半導体装置１０９の断面を例示する断面図である。図２３は図２１の位置ＢＢにおける半導体装置１０９の断面を例示する断面図である。図２４は図２１の位置ＣＣにおける半導体装置１０９の断面を例示する断面図である。
　半導体装置１０９は半導体装置１０３に対して、窒化物半導体層２，３の構成が異なる。具体的には窒化物半導体層２は窒化物半導体層２１，２２，２３を有し、窒化物半導体層３は窒化物半導体層３１，３２，３３を有する。
　窒化物半導体層２１は窒化物半導体層３１とヘテロ接合を形成する。窒化物半導体層３１は窒化物半導体層２２とヘテロ接合を形成する。窒化物半導体層２２は窒化物半導体層３２とヘテロ接合を形成する。窒化物半導体層３２は窒化物半導体層２３とヘテロ接合を形成する。窒化物半導体層２３は窒化物半導体層３３とヘテロ接合を形成する。
　窒化物半導体層２１を半導体装置１０３における窒化物半導体層２としてみれば、半導体装置１０９は半導体装置１０３における半導体層群４上に、窒化物半導体層３として窒化物半導体層３１，２２，３２，２３，３３をこの順に方向Ｚに向かって追加した構造を有するということができる。
　窒化物半導体層２１，３１をそれぞれ半導体装置１０３における窒化物半導体層２，３としてみれば、半導体装置１０９は半導体装置１０３における半導体層群４上に、窒化物半導体層２２，３２，２３，３３をこの順に方向Ｚに向かって追加した構造を有するということができる。
　窒化物半導体層２１，３１，２２を半導体装置１０３における窒化物半導体層２としてみれば、半導体装置１０９は半導体装置１０３における半導体層群４上に、窒化物半導体層３として窒化物半導体層３２，２３，３３をこの順に方向Ｚに向かって追加した構造を有するということができる。
　窒化物半導体層２１，３１，２２、３２，２３を半導体装置１０３における窒化物半導体層２としてみれば、半導体装置１０９は半導体装置１０３における半導体層群４上に、窒化物半導体層３として窒化物半導体層３３を方向Ｚ側に追加した構造を有するということができる。
　窒化物半導体層２は複数の窒化物半導体層（本開示において「第１副層」と仮称）を有し、窒化物半導体層３は複数の窒化物半導体層（本開示において「第２副層」と仮称）を有し、第１副層と第２副層とが交互に積層される、ということもできる。
　半導体層群４は複数の窒化物半導体層２１，２２，２３と複数の窒化物半導体層３１，３２，３３とを有し、これらが交互に積層されるということもできる。
　ヘテロ接合においては２次元キャリアガスが誘起される。半導体装置１０９において、２次元キャリアガスが誘起される領域は方向Ｚに沿った複数の位置に存在する。２次元キャリアガスが誘起される領域が複数存在することは、半導体装置１０９においてドレイン電流に寄与する２次元キャリアガスの量を多くすることに寄与する。半導体装置１０９は、半導体装置１０３と比較して、得られるドレイン電流が大きい。
　窒化物半導体層２１，３１，２２，３２，２３，３３からなる積層構造は、周期的な超格子構造によって得られてもよい。かかる積層の数は更に多くてもよいし、窒化物半導体層２３，３３が省略されてもよい。
　窒化物半導体層２１，２２，２３の組成、ドーピング濃度、膜厚は互いに一致してもよいし、それぞれ異なってもよい。窒化物半導体層３１，３２，３３の組成、ドーピング濃度、膜厚は互いに一致してもよいし、それぞれ異なってもよい。
　このような窒化物半導体層２，３における積層構造は、半導体装置１０１～１０８のいずれにも適用され得て、大きなドレイン電流が得られることに寄与する。
　実施の形態１０．
　図２５は実施の形態１０にかかる半導体装置１１０の構造を例示する断面図である。半導体装置１１０の平面図は、例えば実施の形態３にかかる半導体装置１０３の平面図（図８参照）と同様に現れる。この場合には図２５は、図８において例示された位置ＡＡに相当する位置における半導体装置１１０の断面を示す。図８において例示された位置ＢＢに相当する位置における半導体装置１１０の断面は、図４において示された半導体装置１０１の断面と同様に現れる。図８において例示された位置ＣＣに相当する位置における半導体装置１１０の断面は、図５において示された半導体装置１０１の断面と同様に現れる。
　あるいは半導体装置１１０の平面図は、例えば実施の形態５にかかる半導体装置１０５の平面図（図１２参照）と同様に現れる。この場合には図２５は、図１２において例示された位置ＡＡに相当する位置における半導体装置１１０の断面を示す。図１２において例示された位置ＢＢに相当する位置における半導体装置１１０の断面は、図４において示された半導体装置１０１の断面と同様に現れる。図１２において例示された位置ＣＣに相当する位置における半導体装置１１０の断面は、図５において示された半導体装置１０１の断面と同様に現れる。
　半導体装置１１０は半導体装置１０３，１０５と比較して、第１層１０が方向Ｘに沿ってゲート電極８から離れるに従って、方向Ｚに沿った第１層１０の長さ（厚さ）が減少する。例えば第１層１０の方向Ｚと反対側の面１０ｅの方向Ｚにおける位置は、ゲート電極８と接触する位置において面８ｅの方向Ｚにおける位置と一致し、ドレイン電極６に近いほど方向Ｚ側へ向かう。
　図２６は半導体装置１１０の変形の構造を例示する断面図である。図２６は図２５に示された断面と同じ位置における、当該変形の断面を例示する。図２５において面１０ｅは、断面視上で方向Ｘに対する面１０ｅの傾きの絶対値が、方向Ｘに向かうに従って増大のみとなる形状を有する。図２６における面１０ｅは、当該絶対値が方向Ｘに向かうに従って減少する部分を有する。
　図２５に示された断面を有する第１層１０も、図２６に示された断面を有する第１層１０も、半導体装置１０５，１０６と同様にして電界が集中する箇所を広げ、当該集中が緩和される観点において有利である。第１層１０の形状として、方向Ｘに向かうに従って階段状に第１層１０の厚さが減少する形状が採用されてもよい。
　第１層１０のドレイン電極６側の厚さがゲート電極８から離れるに従って減少する構造は、半導体装置１０１～１０９のいずれの構造にも採用され得て、大きなドレイン電流を得ることに寄与する。
　電界の集中は、２次元電子ガス近傍ではなく、ゲート電極８のドレイン電極６側の端、例えば面８ａにおいて発生し易い。かかる観点から、窒化物半導体層２においてのみならず、窒化物半導体層３においても第１層１０の厚さが上述の様に変動することは、電界の集中を緩和することに寄与する。
　実施の形態１１．
　図２７は実施の形態１１にかかる半導体装置１１１の構造を例示する断面図である。半導体装置１１１の平面図は、実施の形態４にかかる半導体装置１０４の平面図（図１０参照）と同様に現れる。この場合には図２７は、図１０において例示された位置ＡＡに相当する位置における半導体装置１１１の断面を示す。図１０において例示された位置ＢＢに相当する位置における半導体装置１１１の断面は、図４において示された半導体装置１０１の断面と同様に現れる。図１０において例示された位置ＣＣに相当する位置における半導体装置１１１の断面は、図５において示された半導体装置１０１の断面と同様に現れる。
　あるいは半導体装置１１１の平面図は、実施の形態６にかかる半導体装置１０６の平面図（図１４参照）と同様に現れる。この場合には図２７は、図１４において例示された位置ＡＡに相当する位置における半導体装置１１１の断面を示す。図１４において例示された位置ＢＢに相当する位置における半導体装置１１１の断面は、図４において示された半導体装置１０１の断面と同様に現れる。図１４において例示された位置ＣＣに相当する位置における半導体装置１１１の断面は、図５において示された半導体装置１０１の断面と同様に現れる。
　半導体装置１１１は半導体装置１０４，１０６と比較して、第２層１２が方向Ｘに沿ってゲート電極８に近づくに従って、方向Ｚに沿った第２層１２の長さ（厚さ）が増大する。例えば第２層１２の方向Ｚと反対側の面１２ｅの方向Ｚにおける位置は、ゲート電極８と接触する位置において面８ｅの方向Ｚにおける位置と一致し、ソース電極５に近いほど方向Ｚ側へ向かう。
　このような断面を有する第２層１２は、半導体装置１０６と同様にして電界が集中する箇所を広げ、当該集中が緩和される観点において有利である。
　第２層１２の形状として、方向Ｘに向かうに従って階段状に第２層１２の厚さが増大する形状が採用されてもよい。図２７において面１２ｅは、断面視上で方向Ｘに対する面１２ｅの傾きの絶対値が、方向Ｘに向かうに従って減少のみとなる形状を有する。面１２ｅは、当該絶対値が方向Ｘに向かうに従って増大する部分を有してもよい。
　第２層１２のソース電極５側の厚さがゲート電極８へ近づくに従って増大する構造は、半導体装置１０１～１１０のいずれの構造にも採用され得て、大きなドレイン電流を得ることに寄与する。
　実施の形態１２．
　本実施の形態においては第１層１０は、窒化物半導体層３の導電型とは逆の導電型を有する半導体である。たとえば窒化物半導体層３の導電型はｎ型であり、第１層１０にはｐ型の導電型を有する半導体が採用される。かかる半導体が採用される第１層１０は、半導体装置１０１～１１１のいずれの構造にも採用され得る。
　図２８は実施の形態１２にかかる半導体装置のバンド構造を例示する図である。図２８は、方向Ｙ，Ｚにおける特定の位置において窒化物半導体層３が有するバンド構造を示す。特定の位置とは、方向Ｙについては第１層１０が存在する位置であり、上述の位置ＡＡに相当する。特定の位置とは方向Ｚについては窒化物半導体層３が存在する位置（深さ）である。
　横軸には、特定位置においてゲート電極８が存在する領域Ｒ８（方向Ｘとは反対側の境界を省略）と、特定位置において第１層１０が存在する領域Ｒ１０と、特定位置において窒化物半導体層３が存在する領域Ｒ３と、特定位置においてドレイン電極６が存在する領域Ｒ６（方向Ｘ側の境界を省略）とが示される。縦軸には電子に対するポテンシャルエネルギーが採用される。
　ソース電極５とドレイン電極６とゲート電極８とが同電位であるときの、窒化物半導体層３の伝導帯の底Ｅｃ１と価電子帯の頂上Ｅｖ１とが例示される。ソース電極５とドレイン電極６とが同電位であり、ゲート電極８の電位がソース電極５およびドレイン電極６の電位に対して正であるときの、窒化物半導体層３の伝導帯の底Ｅｃ２と価電子帯の頂上Ｅｖ２とが例示される。
　ゲート電極８の電位がドレイン電極６の電位に対して正となることによって、次の事象が発生する：ｐ型の導電型を有する第１層１０からｎ型の導電型を有する窒化物半導体層２へと正孔が注入される；窒化物半導体層３において正孔に対するポテンシャルが低下する；注入された正孔は、正孔にとってポテンシャルが低い窒化物半導体層３に近づいて２次元正孔ガスとして機能する。
　２次元正孔ガスは、２次元電子ガスと同様にドレイン電流におけるキャリアとして機能するので、上述の事象の発生はドレイン電流の増大に寄与する。ドレイン電流の増大は電流駆動能力を向上させ、電導度変調による相互コンダクタンスの線形性を改善する。相互コンダクタンスの線形性の改善は、本実施の形態にかかる半導体装置を用いた通信システムの低歪化に寄与する。
　第１層１０と窒化物半導体層３との界面にはｐｎ接合が形成される。当該ｐｎ接合は空乏層による静電容量を発生させ、ゲート電極８とドレイン電極６との間の静電容量を低減させる。かかる静電容量の低減は、本実施の形態にかかる半導体装置を用いた電力変換におけるドレイン効率（Drain Efficiency）の向上、電力付加効率（power added efficiency）の向上の少なくともいずれかに寄与する。
　半導体装置１０２，１０４，１０６，１１１における第２層１２および半導体装置１０８における第３層１３のいずれについても同様に、窒化物半導体層３の導電型とは逆の導電型を有する半導体が採用されることにより、上述の改善および寄与のいずれかもしくは両方が得られる。
　面８ａ，８ｂ，８ｃ，８ｄについての変形．
　図２９はゲート電極８を、方向Ｚとは反対の方向に沿って見た平面図である。図２９においてはゲート電極８が平面視において円形を呈する場合が例示される。例えばゲート電極８は円柱を呈する。かかるゲート電極８の構造は例えば非特許文献１において開示される。
　仮想線Ｊ，Ｋ，Ｌ，Ｍはゲート電極８が平面視における中心８ｆを通る。仮想線Ｊは方向Ｘに平行であり、ソース電極５とドレイン電極６とが並ぶ方向に平行である。仮想線Ｋは方向Ｙに平行であり、複数のゲート電極８が並ぶ方向に平行である。仮想線Ｌ，Ｍはいずれも方向Ｘ，Ｙに対して４５度の傾きを有する。仮想線Ｌは方向Ｘに向かうに従って方向Ｙに向かう。
　仮想線Ｌ，Ｍはゲート電極８の領域８ａｒ，８ｂｒの境界である。領域８ａｒは領域８ｂｒよりも方向Ｘ側に位置する。図２９においては視認性を高めるために領域８ａｒ，８ｂｒが太線で示される。
　例えば領域８ａｒは面８ａとして扱われる。第１層１０は領域８ａｒを越えずにゲート電極８と接触する。例えば領域８ｂｒは面８ｂとして扱われる。第２層１２は領域８ｂｒを越えずにゲート電極８と接触する。
　ソース電極５からドレイン電極６へ向かう方向に対して平面視上、正負いずれにも４５度以下の範囲において第１層１０はゲート電極８と接触する。
　ソース電極５からドレイン電極６へ向かう方向に対して平面視上、正負いずれにも４５度以下の範囲において第２層１２はゲート電極８と接触する。
　なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
　本開示は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が想定され得るものと解される。
　２，３，２１～２３，３１～３３　窒化物半導体層、４　半導体層群、５　ソース電極、６　ドレイン電極、８　ゲート電極、９　導体、１０　第１層、１２　第２層、１３　第３層、１０１～１１１　半導体装置、Ｘ，Ｙ，Ｚ　方向。

Claims (22)

  1. 　第１方向において積層された第１窒化物半導体層と第２窒化物半導体層とを有する半導体層群と、
    　各々が、前記第１方向と異なる第２方向において前記第２窒化物半導体層と接触し、前記第２方向に沿って配列される複数のゲート電極と、
    　前記複数のゲート電極同士を電気的に接続し、前記半導体層群から離れて位置する導体と、
    　前記第１方向および前記第２方向のいずれとも異なる第３方向において前記複数のゲート電極と対向し、前記第１窒化物半導体層と導通するソース電極と、
    　前記第３方向において前記複数のゲート電極を介して前記ソース電極と対向し、前記第１窒化物半導体層と導通するドレイン電極と、
    　前記第３方向において前記複数のゲート電極と前記ドレイン電極との間に位置して前記複数のゲート電極と接触し、前記第２方向において前記第２窒化物半導体層と接触する第１層とを備え、
    　前記第１窒化物半導体層と前記第２窒化物半導体層とはヘテロ接合を形成して、前記第１窒化物半導体層に２次元キャリアガスが誘起され、
    　前記第１窒化物半導体層および前記第２窒化物半導体層は前記複数のゲート電極の各々とショットキー接合を形成し、
    　前記第１層は、絶縁体、真性半導体、前記第２窒化物半導体層とは逆の導電型を有する半導体のいずれかであり、前記第１層と前記第１方向において対向する前記第１窒化物半導体層において前記２次元キャリアガスが誘起されることを抑制する、半導体装置。
  2. 　前記第１層は前記第２窒化物半導体層とは逆の導電型を有する半導体である、請求項１に記載の半導体装置。
  3. 　前記第１層は前記ドレイン電極に接触する、請求項１または請求項２に記載の半導体装置。
  4. 　前記第３方向において、前記第１層の長さは前記複数のゲート電極と前記ドレイン電極との間の距離よりも短い、請求項１または請求項２に記載の半導体装置。
  5. 　前記第２方向における前記第１層の長さは、前記第３方向に沿って前記複数のゲート電極から離れるに従って減少する、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記第１方向における前記第１層の長さは、前記第３方向に沿って前記複数のゲート電極から離れるに従って減少する、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記第３方向において前記複数のゲート電極と前記ソース電極との間に位置して前記複数のゲート電極と接触する第２層
    を更に備え、
    　前記第２層は、絶縁体、真性半導体、前記第２窒化物半導体層とは逆の導電型を有する半導体のいずれかであり、前記第２層と前記第１方向において対向する前記第１窒化物半導体層において前記２次元キャリアガスが誘起されることを抑制する、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　前記第２層は前記第２窒化物半導体層とは逆の導電型を有する半導体である、請求項７に記載の半導体装置。
  9. 　前記第２層は前記ソース電極に接触する、請求項７または請求項８に記載の半導体装置。
  10. 　前記第３方向において、前記第２層の長さは前記複数のゲート電極と前記ソース電極との間の距離よりも短い、請求項７または請求項８に記載の半導体装置。
  11. 　前記第２方向における前記第２層の長さは、前記第３方向に沿って前記複数のゲート電極に近づくに従って増大する、請求項７から請求項１０のいずれか１項に記載の半導体装置。
  12. 　前記第１方向における前記第２層の長さは、前記第３方向に沿って前記複数のゲート電極に近づくに従って増大する、請求項７から請求項１１のいずれか１項に記載の半導体装置。
  13. 　前記第１層の誘電率は前記第３方向に向かうに従って減少する、請求項１から請求項１２のいずれか１項に記載の半導体装置。
  14. 　前記第２層の誘電率は前記第３方向と反対の方向に向かうに従って減少する、請求項７から請求項１２のいずれか１項に記載の半導体装置。
  15. 　前記第１方向において前記複数のゲート電極と前記第１窒化物半導体層との間に位置して前記複数のゲート電極と接触する第３層
    を更に備え、
    　前記第３層は絶縁体、もしくは前記第２窒化物半導体層とは逆の導電型を有する半導体である、請求項１から請求項１４のいずれか１項に記載の半導体装置。
  16. 　前記第３層は前記第２窒化物半導体層とは逆の導電型を有する半導体である、請求項１５に記載の半導体装置。
  17. 　前記半導体層群は、前記第１方向において交互に積層された複数の前記第１窒化物半導体層と複数の前記第２窒化物半導体層とを有する、請求項１から請求項１６のいずれか１項に記載の半導体装置。
  18. 　前記複数のゲート電極の各々は、前記第２窒化物半導体層を貫通して前記第１窒化物半導体層と接触する、請求項１から請求項１７のいずれか１項に記載の半導体装置。
  19. 　前記第１層の各々は、前記第２窒化物半導体層を貫通して前記第１窒化物半導体層と接触する、請求項１から請求項１８のいずれか１項に記載の半導体装置。
  20. 　前記第１層の各々は、誘起される前記２次元キャリアガスの前記第１方向における位置よりも、前記第１方向とは反対側に存在する、請求項１９に記載の半導体装置。
  21. 　前記第２層の各々は、前記第２窒化物半導体層を貫通して前記第１窒化物半導体層と接触する、請求項７から請求項１２のいずれか１項に記載の半導体装置。
  22. 　前記第２層の各々は、誘起される前記２次元キャリアガスの前記第１方向における位置よりも、前記第１方向とは反対側に存在する、請求項２１に記載の半導体装置。
PCT/JP2021/019358 2020-06-04 2021-05-21 半導体装置 WO2021246202A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2022528745A JP7325631B2 (ja) 2020-06-04 2021-05-21 半導体装置
CN202180035827.4A CN115668512A (zh) 2020-06-04 2021-05-21 半导体装置
DE112021003124.4T DE112021003124T5 (de) 2020-06-04 2021-05-21 Halbleitereinheit
US17/918,577 US20230143585A1 (en) 2020-06-04 2021-05-21 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020097551 2020-06-04
JP2020-097551 2020-06-04

Publications (1)

Publication Number Publication Date
WO2021246202A1 true WO2021246202A1 (ja) 2021-12-09

Family

ID=78830989

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/019358 WO2021246202A1 (ja) 2020-06-04 2021-05-21 半導体装置

Country Status (5)

Country Link
US (1) US20230143585A1 (ja)
JP (1) JP7325631B2 (ja)
CN (1) CN115668512A (ja)
DE (1) DE112021003124T5 (ja)
WO (1) WO2021246202A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967619B2 (en) * 2020-09-16 2024-04-23 Teledyne Scientific & Imaging, Llc Laterally-gated transistors and lateral Schottky diodes with integrated lateral field plate structures
US20230053074A1 (en) * 2021-08-12 2023-02-16 Glc Semi Conductor Group (Sh) Co., Ltd. Semiconductor device and manufacturing method thereof
CN117438458B (zh) * 2023-12-20 2024-04-09 合肥艾创微电子科技有限公司 一种氮化镓器件结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012169369A (ja) * 2011-02-10 2012-09-06 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2017073526A (ja) * 2015-10-09 2017-04-13 株式会社デンソー 窒化物半導体装置
JP2018082192A (ja) * 2012-06-27 2018-05-24 コーボ ユーエス、インコーポレイテッド 再成長構造を用いたｉｉｉ族窒化物トランジスタ
WO2019010313A1 (en) * 2017-07-06 2019-01-10 Teledyne Scientific & Imaging, Llc FET HAVING BURNING GRID STRUCTURE
JP2019117919A (ja) * 2017-12-27 2019-07-18 トヨタ自動車株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275436A (ja) 1992-03-24 1993-10-22 Shin Etsu Handotai Co Ltd シリコンウエーハの熱処理方法
JP5302553B2 (ja) 2008-03-04 2013-10-02 トヨタ自動車株式会社 半導体装置とその製造方法
US9202906B2 (en) 2013-03-14 2015-12-01 Northrop Grumman Systems Corporation Superlattice crenelated gate field effect transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012169369A (ja) * 2011-02-10 2012-09-06 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2018082192A (ja) * 2012-06-27 2018-05-24 コーボ ユーエス、インコーポレイテッド 再成長構造を用いたｉｉｉ族窒化物トランジスタ
JP2017073526A (ja) * 2015-10-09 2017-04-13 株式会社デンソー 窒化物半導体装置
WO2019010313A1 (en) * 2017-07-06 2019-01-10 Teledyne Scientific & Imaging, Llc FET HAVING BURNING GRID STRUCTURE
JP2019117919A (ja) * 2017-12-27 2019-07-18 トヨタ自動車株式会社 半導体装置

Also Published As

Publication number Publication date
US20230143585A1 (en) 2023-05-11
DE112021003124T5 (de) 2023-03-16
JPWO2021246202A1 (ja) 2021-12-09
CN115668512A (zh) 2023-01-31
JP7325631B2 (ja) 2023-08-14

Similar Documents

Publication Publication Date Title
US20220173235A1 (en) Breakdown Resistant HEMT Substrate and Device
US9570438B1 (en) Avalanche-rugged quasi-vertical HEMT
WO2021246202A1 (ja) 半導体装置
CN107359196B (zh) 半导体装置
JP4041075B2 (ja) 半導体装置
US9214538B2 (en) High performance multigate transistor
JP5678866B2 (ja) 半導体装置およびその製造方法
EP1751804B1 (en) Wide bandgap transistors with multiple field plates
CN105283958B (zh) GaN HEMT的共源共栅结构
US8338860B2 (en) Normally off gallium nitride field effect transistors (FET)
US20110227132A1 (en) Field-effect transistor
US20060145189A1 (en) III-nitride power semiconductor with a field relaxation feature
WO2010047016A1 (ja) 双方向スイッチ
WO2010082272A1 (ja) 半導体装置及びその製造方法
TW202213770A (zh) 半導體裝置
US10128228B1 (en) Type III-V semiconductor device with integrated diode
JP2004342907A (ja) 電力用半導体素子
US9502548B1 (en) Semiconductor device
US10249725B2 (en) Transistor with a gate metal layer having varying width
JP2012018972A (ja) 半導体装置
JPWO2008096521A1 (ja) 半導体装置
JP7021038B2 (ja) 半導体装置
US20230369479A1 (en) Nitride-based semiconductor bidirectional switching device and method for manufacturing the same
WO2007081807A2 (en) Iii-nitride power semiconductor with a field relaxation feature
JP4131193B2 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21817323

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022528745

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 21817323

Country of ref document: EP

Kind code of ref document: A1