JP2004342907A - 電力用半導体素子 - Google Patents

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Abstract

【課題】高アバランシェ耐量を有し高耐圧で、低オン抵抗を実現した電力用半導体素子を提供する。
【解決手段】ノンドープＧａＮ層１２と、ノンドープＧａＮ層１２上に形成されたｎ形ＡｌＧａＮ層１３と、ｎ形ＡｌＧａＮ層１３上に離隔して形成されたソース電極１４及びドレイン電極１５と、ソース電極１４とドレイン電極１５との間のｎ形ＡｌＧａＮ層１３上に形成されたゲート電極１６と、ゲート電極１６とドレイン電極１５との間のｎ形ＡｌＧａＮ層１３上に形成されたノンドープＧａＮ層１７とを有する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電力制御に用いられる半導体装置に関し、特に横型パワーＦＥＴ（ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）とショットキーバリアダイオード（ＳＢＤ）に関するものである。
【０００２】
【従来の技術】
従来より、スイッチング電源やインバータなど回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられている。これらパワー半導体素子は、高耐圧で、かつ低オン抵抗であることが求められる。しかし、パワー半導体素子における耐圧とオン抵抗との間には、素子材料で決まるトレードオフの関係がある。
【０００３】
これまでの技術開発の進歩により、パワー半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗化が実現されている。このため、オン抵抗を更に低減するには素子材料の変更が必要である。そこで、近年、ガリウム窒素（ＧａＮ）やアルミニウムガリウム窒素（ＡｌＧａＮ）などの窒化物半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いたパワー半導体素子が提案されている。このワイドバンドギャップ半導体を用いたパワー半導体素子は、素子材料で決まる前記トレードオフの関係を改善でき、飛躍的に低オン抵抗化が可能である（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】
“Ｎ．−Ｑ． Ｚｈａｎｇ ｅｔ ａｌ．， Ｈｉｇｈ Ｂｒｅａｋｄｏｗｎ ＧａＮ ＨＥＭＴ ｗｉｔｈ Ｏｖｅｒｌａｐｐｉｎｇ Ｇａｔｅ Ｓｔｒｕｃｔｕｒｅ”， ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ， ＶＯＬ． ２１，ＮＯ．９， ＳＥＰＴＥＭＢＥＲ ２０００
【０００５】
【発明が解決しようとする課題】
しかしながら、ワイドバンドギャップ半導体で横型パワー素子を形成した場合、表面パッシベーション絶縁膜の絶縁破壊電界が小さいと、素子耐圧がこの絶縁破壊電圧にて決まってしまい、表面パッシベーション絶縁膜の耐圧以上の電圧が加わった瞬間に素子が破壊されてしまう。これを避けるためには、素子内の電界を下げる設計を行い、耐圧の余裕を持たせた素子が必要となる。しかし、このような設計を行った場合、結局、ワイドバンドギャップ半導体の能力を引き出すことができず、オン抵抗が増加してしまう。
【０００６】
さらに、このような素子は、アバランシェ降伏が起こる前に破壊されてしまうため、アバランシェ耐量を持たないという問題も有している。
【０００７】
本発明は、前記課題に鑑みてなされたものであり、高アバランシェ耐量を有し高耐圧で、低オン抵抗を実現した電力用半導体素子を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、本発明の一実施形態の電力用半導体素子は、第１の半導体層と、前記第１の半導体層上に形成された第１導電型の第２の半導体層と、前記第２の半導体層上に離隔して形成された第１、第２の主電極と、前記第１の主電極と前記第２の主電極との間の前記第２の半導体層上に形成された制御電極と、前記制御電極と前記第２の主電極との間の前記第２の半導体層上に形成された第３の半導体層とを具備することを特徴とする。
【０００９】
前記構成を有する電力用半導体素子によれば、高電圧が印加される制御電極と第２の主電極との間に、絶縁膜でなく第３の半導体層を形成することにより、ドリフト部分と同等な臨界電界が期待できるため、安定した耐圧が得られる。
【００１０】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１の実施の形態］
まず、この発明の第１の実施の形態の電力用半導体素子について説明する。
【００１２】
図１は、第１の実施の形態の横型ＧａＮパワーＨＥＭＴの構成を示す断面図である。横型ＧａＮパワーＨＥＭＴは、ソース電極とドレイン電極とが基板面に水平に配置され、ガリウム窒素（ＧａＮ）をチャネル層に用いた電力用のＨＥＭＴ（高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ））である。
【００１３】
このＨＥＭＴは、以下のような構成を有している。図１に示すように、基板１１上には、真性半導体（ｉ形半導体）層であるノンドープＧａＮ層１２がチャネル層として形成されている。ＧａＮ層１２上には、ｎ形の半導体層であるｎ形ＡｌＧａＮ層１３がバリア層として形成されている。なお、前記基板１１には、例えばＳｉＣ、またはサファイアなどが用いられる。ＧａＮ層１２の不純物濃度は、１．０×１０１４ｃｍ−３ 以下であればよく、この濃度であればこのＨＥＭＴにおいて必要な耐圧を保持することができる。
【００１４】
ｎ形ＡｌＧａＮ層１３上には、ソース電極１４とドレイン電極１５とが離隔して形成されている。ソース電極１４とドレイン電極１５との間のｎ形ＡｌＧａＮ層１３上には、ゲート電極１６が形成される。ゲート電極１６とドレイン電極１５との間のｎ形ＡｌＧａＮ層１３上には、真性半導体（ｉ形半導体）層であるノンドープＧａＮ層１７が形成されている。さらに、素子表面（ＧａＮ層１７上）は、絶縁膜１８、例えばＣＶＤ法により堆積したＳｉＯ２ 膜で覆われている。なお、ソース電極１４またはドレイン電極１５、ゲート電極１６には、Ｔｉ／Ａｌ／Ｎｉ／Ａｕから構成された積層膜が用いられる。
【００１５】
前記ＧａＮ層１２、１７、及びｎ型ＡｌＧａＮ層１３は、３ｅＶ以上のワイドバンドギャップを有する半導体である。ワイドバンドギャップ半導体の臨界電界は、シリコン（Ｓｉ）の臨界電界の１０倍以上となる。例えば、４Ｈ−ＳｉＣの臨界電界は３×１０６ Ｖ／ｃｍであり、またＧａＮの臨界電界は５×１０６ Ｖ／ｃｍ、ダイアモンドの臨界電界は８×１０６〜１０×１０６ Ｖ／ｃｍである。
【００１６】
ここで、ＳｉＯ２ 膜の絶縁破壊電界は、良質な熱酸化膜で１×１０７ Ｖ／ｃｍ程度であり、絶縁膜１８を構成する堆積したＳｉＯ２ 膜は、膜質が悪いため、これよりも低い絶縁破壊電界となってしまう。このように、絶縁膜１８の破壊電界はプロセスに大きく依存する。
【００１７】
従来のワイドバンドギャップ半導体素子では、半導体層と表面パッシベーション膜の臨界電界が近いため、素子の破壊が半導体層と表面パッシベーション膜のどちらで起こるかは、表面パッシベーション膜を構成する絶縁膜の膜質に大きく依存してしまう。また、絶縁膜を堆積する場合、絶縁膜と半導体層の熱膨張係数の違いによる応力から、基板の反りの発生や、絶縁膜のクラッキング、剥がれの問題が起こる可能性がある。このため、絶縁膜の厚さにも限界がある。
【００１８】
図１に示す第１の実施形態のパワーＨＥＭＴは、素子材料に窒化物半導体を用いることで、高い臨界電界を有するものとなり、高耐圧が期待できる。そして、高電圧の加わるゲート−ドレイン間にＧａＮ層１７を設けることで、絶縁膜１８に加わる電界を弱めている。これにより、素子耐圧は、絶縁膜１８の破壊電界で決まるのではなく、半導体層（ｎ形ＡｌＧａＮ層１３またはＧａＮ層１７）の臨界電界で決まるものとなる。
【００１９】
つまり、第１の実施形態の構造では、表面パッシベーション膜を結晶成長膜であるＧａＮ層１７にて形成することにより、安定した臨界電界を実現することができる。また、絶縁膜１８が覆うゲート−ドレイン間の半導体表面の距離を増やすことにより、絶縁膜１８に加わる電界を弱めることができ、安定した耐圧を実現できる。さらに、結晶成長膜を用いているため、応力の問題も発生せず、ＧａＮ層１７の厚さを自由に設計することが可能である。
【００２０】
前記ゲート−ドレイン間の半導体表面の距離を長くする方法の一つとして、ゲート−ドレイン間にトレンチ溝を形成する方法も挙げられるが、この方法では、電流が流れるドリフト層の距離自体も長くなり、オン抵抗が増加してしまう。しかし、第１の実施形態の構造であれば、電流が流れるドリフト部分には影響を及ぼさないので、オン抵抗を増加させずに安定な耐圧を得ることができる。
【００２１】
また、図１にはゲート電極１６、及びドレイン電極１５がノンドープＧａＮ層１７と離れて形成された例を示したが、ゲート電極１６及びドレイン電極１５がノンドープＧａＮ層１７と接していても実施可能である。
【００２２】
［第２の実施の形態］
次に、この発明の第２の実施の形態の電力用半導体素子について説明する。
【００２３】
図２は、第２の実施の形態の横型ＧａＮパワーＨＥＭＴの構成を示す断面図である。前記第１の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００２４】
図２に示すように、ノンドープＧａＮ層１７上には、ｐ形の半導体層であるｐ形ＧａＮ層１９が形成されている。ノンドープＧａＮ層１７上及びｐ形ＧａＮ層１９上には、絶縁膜１８が形成されている。さらに、絶縁膜１８が除去されたｐ形ＧａＮ層１９上には、フィールドプレート電極２０が形成されており、フィールドプレート電極２０は、ソース電極１４に電気的に接続されている。なお、フィールドプレート電極２０には、例えばＰｔ膜が用いられる。
【００２５】
このような構造を有する第２の実施形態では、前記ｐ形ＧａＮ層１９を設けることにより、ドレイン電極１５に高電圧が加わった場合、ｐ形ＧａＮ層１９とノンドープＧａＮ層１７との接合が高電界となり、アバランシェ降伏が起こる。アバランシェ降伏により発生したホールは速やかにｐ形ＧａＮ層１９に排出されるため、高いアバランシェ耐量が実現できる。
【００２６】
また、ゲート−ドレイン間に配置されるフィールドプレート電極２０をソース電極１４と接続することにより、ゲート−ドレイン間の容量が小さくなり、スイッチング速度を向上させることができる。
【００２７】
次に、図３に第２の実施形態の変形例の断面を示す。図２に示した第２実施形態の構造では、フィールドプレート電極２０はソース電極１４に接続されていたが、図３に示す変形例の構造では、フィールドプレート電極２０はゲート電極１６に接続されている。このような構造により、フィールドプレート電極２０とゲート電極１６とを、一体形成、すなわち一回の成膜及びパターニング工程にて形成することが可能となり、プロセスを簡略化することができる。
【００２８】
また、図２及び図３に示したフィールドプレート電極２０を形成した場合、図４に示すように、ノンドープＧａＮ層１７の厚さｔはゲート−ドレイン間の距離Ｌよりも小さいことが望ましい。このような構造により、ゲート電極１６近傍の電界よりもドレイン電極１５側のｐ形ＧａＮ層１９下の電界が大きくなる。このため、アバランシェ降伏はｐ形ＧａＮ層１９近傍で起こり、アバランシェ降伏時に発生したホールが速やかにｐ形ＧａＮ層１９に排出される。この結果、図４に示した構造では、高いアバランシェ耐量が実現できる。
【００２９】
［第３の実施の形態］
次に、この発明の第３の実施の形態の電力用半導体素子について説明する。
【００３０】
図５は、第３の実施の形態の横型ＧａＮパワーＨＥＭＴの構成を示す断面図である。図２に示した前記第２の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００３１】
図５に示すように、ノンドープＧａＮ層１７上及びｐ形ＧａＮ層１９の一部分上には、厚い絶縁膜２１が形成されている。さらに、ｐ形ＧａＮ層１９上及び絶縁膜２１上には、フィールドプレート電極２０が形成されている。
【００３２】
このような構造を有する第３の実施形態では、２段のフィールドプレート構造を形成した場合と同様の効果が得られる。この場合、絶縁膜２１には電圧がある程度加わるため、絶縁膜２１は前記電圧により破壊されない程度の厚さがあることが望ましい。
【００３３】
次に、図６に第３の実施形態の変形例の断面を示す。図６に示すように、ノンドープＧａＮ層１７の厚さは、２段階の階段状に形成されている。さらに、高い方のＧａＮ層１７上には、絶縁膜２２を介してフィールドプレート電極２０が形成されている。このフィールドプレート電極２０は、ソース電極１４に電気的に接続されている。
【００３４】
このように、ノンドープＧａＮ層１７の厚さを２段階に変化させても、前記第２の実施形態と同様な効果が得られる。この場合は、絶縁膜２２には電圧がほとんど加わらないため、絶縁膜２１より膜厚が薄くてよい。
【００３５】
［第４の実施の形態］
次に、この発明の第４の実施の形態の電力用半導体素子について説明する。
【００３６】
図７は、第４の実施の形態の横型ＧａＮパワーＨＥＭＴの構成を示す断面図である。図１に示した前記第１の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００３７】
図７に示すように、ゲート電極１６とノンドープＧａＮ層１７との間のノンドープＧａＮ層１７近傍のｎ形ＡｌＧａＮ層１３上には、ｐ形ＧａＮ層２３が形成されている。ＧａＮ層１７上及びｐ形ＧａＮ層２３の一部分上には、絶縁膜１８が形成されている。さらに、ｐ形ＧａＮ層２３上及びＧａＮ層１７上の絶縁膜１８上には、ソース電極１４に電気的に接続されたフィールドプレート電極２０が形成されている。言い換えると、ｐ形ＧａＮ層２３上、及びノンドープＧａＮ層１７上の絶縁膜１８を部分的に覆うように、フィールドプレート電極２０が形成されている。
【００３８】
このような構造を有する第４の実施形態では、ｐ形ＧａＮ層２３の位置に関係無く、フィールドプレート電極２０下にノンドープＧａＮ層１７を形成することにより、ノンドープＧａＮ層１７がフィールドプレート電極２０下の絶縁膜と同様な働きをして、安定な耐圧が得られる。
【００３９】
次に、図８に第４の実施の形態の変形例の断面を示す。図８に示すように、ノンドープＧａＮ層１７上には、厚さの異なる絶縁膜２４が形成されている。さらに、ＧａＮ層１７上の厚さの異なる絶縁膜２４上、及びｐ形ＧａＮ層２３上には、ソース電極１４に電気的に接続されたフィールドプレート電極２０が形成されている。このように、厚さの異なる絶縁膜２４を用いて２段フィールドプレート構造を形成しても実施可能である。
【００４０】
［第５の実施の形態］
次に、この発明の第５の実施の形態の電力用半導体素子について説明する。
【００４１】
図９は、第５の実施の形態の横ＧａＮパワーＨＥＭＴの構成を示す断面図である。図２に示した前記第２の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００４２】
図９に示すように、ソース電極１４の下とドレイン電極１５の下には、コンタクト層２５、２６がそれぞれ形成されている。コンタクト層２５、２６には、例えばｎ＋形ＧａＮ層が用いられる。
【００４３】
このような構造を有する第５の実施形態では、コンタクト層２５、２６を形成することにより、ソース電極１４及びドレイン電極１５とノンドープＧａＮ層１２との間のコンタクト抵抗を小さくでき、低いオン抵抗がを実現できる。
【００４４】
なお、コンタクト層２５、２６は、ノンドープＧａＮ層１２及びｎ形ＡｌＧａＮ層１３にエッチングにより溝を形成した後、その溝の中にｎ＋形ＧａＮ層を成長させることで形成が可能である。
【００４５】
次に、図１０に第５の実施の形態の第１変形例の断面を示す。図１０に示すように、コンタクト層２６とノンドープＧａＮ層１７とが高さ方向の一部分でオーバーラップするように配置されている。このように、コンタクト層２６の表面の一部がノンドープＧａＮ層１７で覆われることにより、ノンドープＧａＮ層１７の表面の電界、つまり、絶縁膜１８の電界が弱まり、安定した耐圧を得ることができる。このような構造は、コンタクト層２５、２６を形成した後、ノンドープＧａＮ層１７をＣＶＤ法などにより結晶成長することで形成できる。
【００４６】
また、図１１に第５の実施の形態の第２変形例の断面を示す。図１１に示すように、ｐ形ＧａＮ層１９とコンタクト層２６とが高さ方向の一部分でオーバーラップするように配置されている。このような構造では、ｐ形ＧａＮ層１９とコンタクト層２６とが重なっている部分が最も高電界となり、前記重なっている部分以外に位置するノンドープＧａＮ層１７や絶縁膜１８の電界を弱めることができる。これにより、第２変形例の素子は、安定した耐圧を得ることができる。
【００４７】
なお、第２変形例の構造では、図１２に示すように、ノンドープＧａＮ層１７の厚さｔが、ゲート電極１６とコンタクト層２６との間の距離ｄよりも小さいことが望ましい。このような構造により、ゲート電極１６近傍の電界よりもドレイン電極１５側のｐ形ＧａＮ層１９下の電界が大きくなり、アバランシェ降伏時に発生したホールが速やかにｐ形ＧａＮ層１９に排出される。この結果、図１２に示した構造では、高いアバランシェ耐量を実現できる。
【００４８】
図９〜図１２に示した構造では、コンタクト層２５、２６がｎ形ＡｌＧａＮ層１３に埋め込まれた形状を示したが、これらコンタクト層２５、２６はｎ形ＡｌＧａＮ層１３上に選択的に形成しても実施可能である。
【００４９】
［第６の実施の形態］
次に、この発明の第６の実施の形態の電力用半導体素子について説明する。
【００５０】
図１３は、第６の実施の形態の横型ＧａＮパワーＨＥＭＴの構成を示す断面図である。図２に示した前記第２の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００５１】
図１３に示すように、ドレイン電極１５がノンドープＧａＮ層１７で覆われている。詳述すると、ｎ形ＡｌＧａＮ層１３上にはドレイン電極１５が形成され、このドレイン電極１５上には、ノンドープＧａＮ層１７が形成されている。ノンドープＧａＮ層１７の一部分上には、ｐ形ＧａＮ層１９が形成され、ノンドープＧａＮ層１７上及びｐ形ＧａＮ層１９上には絶縁膜１８が形成されている。さらに、絶縁膜１８が除去されたｐ形ＧａＮ層１９上には、フィールドプレート電極２０が形成される。このフィールドプレート電極２０は、ソース電極１４に電気的に接続されている。
【００５２】
このような構造を有する第６の実施形態では、ノンドープＧａＮ層１７の表面に堆積されている絶縁膜１８に印加される電界をほとんどゼロとすることができる。これにより、素子耐圧は、完全にノンドープＧａＮ層１７またはｎ形ＡｌＧａＮ層１３の半導体層で決まるものとなる。このような構造は、ドレイン電極１５をタングステン（Ｗ）などの高融点金属にて形成した後、ドレイン電極１５上にノンドープＧａＮ層１７を成長させることで形成可能である。
【００５３】
次に、図１４に第６の実施形態の第１変形例の断面を示す。図１４に示すように、ドレイン電極１５とｐ形ＧａＮ層１９とが高さ方向でオーバーラップするように形成されている。言い換えると、ドレイン電極１５の上方がｐ形ＧａＮ層１９にて完全に覆われている。このように、ドレイン電極１５を完全に覆うことにより、高電圧部が結晶（ＧａＮ層１７）内に閉じ込められるため、外側の絶縁膜１８には電圧が殆ど印加されない。これにより、ＧａＮ層１７上に形成される絶縁膜１８の材料をかなり自由に選択できるようになる。
【００５４】
なお、第１変形例の構造では、図１５に示すように、ノンドープＧａＮ層１７の厚さｔが、ゲート電極１６とドレイン電極１５との間の距離よりも小さいことが望ましい。これにより、素子の耐圧は、ノンドープＧａＮ層１７の厚さｔにより決まり、結晶成長膜であるノンドープＧａＮ層１７により耐圧を精度良く制御できる。
【００５５】
［第７の実施の形態］
次に、この発明の第７の実施の形態の電力用半導体素子について説明する。
【００５６】
図１６は、第７の実施の形態の横型ＧａＮパワーＨＥＭＴの構成を示す断面図である。図１に示した前記第１の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００５７】
図１６に示すように、ノンドープＧａＮ層１７の表面には、絶縁膜１８が成膜されている。さらに、ノンドープＧａＮ層１７上の絶縁膜１８上には、選択的にフィールドプレート電極２０が形成されている。このフィールドプレート電極２０は、ソース電極１４に接続されている。
【００５８】
このような構造を有する第７の実施形態では、ｎ形ＡｌＧａＮ層１３上にノンドープＧａＮ層１７を形成することにより、絶縁膜１８に加わる電界を緩和することができる。さらに、絶縁膜１８上にフィールドプレート電極２０を形成することにより、フィールドプレート電極２０からノンドープＧａＮ層１７へのリーク電流を極端に減少させることができる。
【００５９】
図１６に示した構造では、フィールドプレート電極２０は、ソース電極１４と電気的に接続されている。このような構造により、ゲート−ドレイン間の容量を小さくでき、スイッチングスピードを向上させることができる。ｐ形ＧａＮ層１９を形成した構造に比べると、アバランシェ耐量は落ちるが、安定した耐圧が得られ、プロセスを簡略化することができる。
【００６０】
また、図１６の構造では、絶縁膜１８上にフィールドプレート電極２０が形成されているが、ノンドープＧａＮ層１７上にフィールドプレート電極２０を直接形成し、ノンドープＧａＮ層１７とフィールドプレート電極２０とがショットキー接合を形成するようにしてもよい。この場合、フィールドプレート電極２０からのリーク電流は増加するが、素子表面の絶縁膜１８に加わる電界を弱める効果は得られる。
【００６１】
次に、図１７に第７の実施形態の第１変形例の断面を示す。図１７に示すように、フィールドプレート電極２０がゲート電極１６と一体に形成され、フィールドプレート電極２０とゲート電極１６とが電気的に接続されている。このように、一体形成することにより、プロセスを簡略化することができる。
【００６２】
［第８の実施の形態］
次に、この発明の第８の実施の形態の電力用半導体素子について説明する。
【００６３】
図１８は、第８の実施の形態の横型ＧａＮパワーＨＥＭＴの構成を示す断面図である。図２に示した前記第２の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００６４】
図１８に示すように、ゲート電極１６下には、ゲート絶縁膜２７が形成されている。これにより、ゲートリーク電流を劇的に減少させることが可能である。この結果、ゲート駆動回路の低損失化が可能となる。ゲート絶縁膜２７には、ＡｌＧａＮ層を酸化したＡｌＧａＯｘや、堆積したＳｉＮ、ＡｌＮ、Ａｌ２Ｏ３などが用いられる。
【００６５】
［第９の実施の形態］
次に、この発明の第９の実施の形態の電力用半導体素子について説明する。
【００６６】
図１９は、第９の実施の形態の横型ＧａＮパワーＨＥＭＴの構成を示す断面図である。このパワーＨＥＭＴも、前記第１〜第８の実施の形態に示したパワーＨＥＭＴと同様に、ｎ形ＡｌＧａＮ／ＧａＮのヘテロ構造を用いて構成される。
【００６７】
図１９に示すように、基板１１上には、真性半導体（ｉ形半導体）層であるノンドープＧａＮ層１２がチャネル層として形成されている。ＧａＮ層１２上には、ｎ形の半導体層であるｎ形Ａｌ０．１Ｇａ０．９Ｎ層３１がバリア層として形成されている。なお、前記基板１１には、例えばＳｉＣ、またはサファイアなどが用いられる。ＧａＮ層１２の不純物濃度は、１．０×１０１４ｃｍ−３ 以下であればよく、この濃度であればこのＨＥＭＴにおいて必要な耐圧を保持することができる。
【００６８】
ｎ形Ａｌ０．１Ｇａ０．９Ｎ層３１上には、ソース電極１４とドレイン電極１５とが離隔して形成されている。ソース電極１４とドレイン電極１５との間のｎ形Ａｌ０．１Ｇａ０．９Ｎ層３１上には、ゲート電極１６が形成されている。ゲート電極１６とドレイン電極１５との間のｎ形Ａｌ０．１Ｇａ０．９Ｎ層３１上には、ノンドープＡｌ０．１Ｇａ０．９Ｎ層３２が形成されている。
【００６９】
ノンドープＡｌ０．１Ｇａ０．９Ｎ層３２上には、ｐ形の半導体層であるｐ形ＡｌＧａＮ層３３が形成されており、素子の表面（ノンドープＡｌ０．１Ｇａ０．９Ｎ層３２上及びｐ形ＡｌＧａＮ層３３上）は絶縁膜１８で覆われている。また、ｐ形ＡｌＧａＮ層３３上の一部分の絶縁膜１８は除去されており、この除去されたｐ形ＡｌＧａＮ層３３上には、フィールドプレート電極２０が形成されている。さらに、フィールドプレート電極２０とソース電極１４とが電気的に接続されている。
【００７０】
このような構造を有する第９の実施形態では、ノンドープＡｌＧａＮ層３２とｎ形ＡｌＧａＮ層３１のＡｌ組成比を同じにすることにより、アバランシェ降伏がノンドープＡｌＧａＮ層３２で起きた場合でも、ｎ形ＡｌＧａＮ層３１に速やかに電子が流れ込み、高いアバランシェ耐量が実現できる。
【００７１】
図１〜図１８に示した前記第１〜第８の実施形態では、ゲート−ドレイン間の半導体層をノンドープＧａＮ層１７で形成している。これにより、格子歪が小さく、ノンドープＧａＮ層１７を厚く結晶成長をすることができる。この第９の実施形態では、ゲート−ドレイン間のノンドープＡｌＧａＮ層３２のＡｌ組成を大きくすると、格子歪が大きくなるため、クラックが入りやすくなる。しかし、耐圧を保つためにはノンドープＡｌＧａＮ層３２は、ある程度厚くする必要がある。
【００７２】
そこで、図２０（ｂ）のバンド図に示すように、ノンドープＡｌＧａＮ層３２のＡｌ組成比を、ｐ形ＡｌＧａＮ層３３に近づくにつれて徐々に小さくすることにより、等価的にＡｌの組成比が小さい場合と同様な格子歪を維持したままで、ＡｌＧａＮ層３２とｎ形ＡｌＧａＮ層３１とのバンド不連続を無くした構造を形成することもできる。なお、図２０（ｂ）に示したバンドギャップ図は、図２０（ａ）中のＡ−Ａ´線に沿った断面の状態を示す。
【００７３】
次に、図２１に第９の実施形態の変形例の断面を示す。図２１に示すように、ノンドープＧａＮ層１７上には、ｐ形の半導体層であるｐ形ＧａＩｎＮ層３４が形成されている。このような構造では、ノンドープＧａＮ層１７上に形成されたｐ形ＧａＩｎＮ層３４はＧａＮ層よりも狭いバンドギャップを持つため、ホールに対する障壁が無い。このため、アバランシェ降伏時に発生するホールを速やかに排出することが可能となり、ＧａＮ層を用いたものよりアバランシェ耐量を大きくすることができる。
【００７４】
［第１０の実施の形態］
次に、この発明の第１０の実施の形態の電力用半導体素子について説明する。第１０の実施の形態は、ダイアモンドを用いて横型パワーＭＩＳＦＥＴを構成した例である。
【００７５】
図２２は、第１０の実施の形態の横型ダイアモンドＭＩＳＦＥＴの構造を示す断面図である。
【００７６】
このＭＩＳＦＥＴは、以下のような構成を有している。図２２に示すように、基板１１上には、真性半導体（ｉ形半導体）層であるノンドープダイアモンド層３５がチャネル層として形成されている。ノンドープダイアモンド層３５上には、ｐ形の半導体層であるｐ形ダイアモンド層３６がバリア層として形成されている。なお、前記基板１１には、例えばダイアモンドなどが用いられる。ノンドープダイアモンド層３５の不純物濃度は、１．０×１０１４ｃｍ−３ 以下であればよく、この濃度であればこのＭＩＳＦＥＴにおいて必要な耐圧を保持することができる。
【００７７】
ｐ型ダイアモンド層３６上には、ソース電極１４とドレイン電極１５とが離隔して形成されている。ソース電極１４とドレイン電極１５との間のｐ型ダイアモンド層３６上にはゲート絶縁膜２７が形成され、このゲート絶縁膜２７上にはゲート電極１６が形成されている。ゲート電極１６とドレイン電極１５との間のｐ型ダイアモンド層３６上には、真性半導体（ｉ形半導体）層であるノンドープダイアモンド層３７が形成されている。
【００７８】
ノンドープダイアモンド層３７上には、ｎ形の半導体層であるｎ型ダイアモンド層３８が形成されている。ノンドープダイアモンド層３７上及びｎ型ダイアモンド層３８上（素子表面）には絶縁膜１８が形成されている。さらに、ｎ型ダイアモンド層３８上の一部分の絶縁膜１８は除去されており、絶縁膜１８が除去されたｎ型ダイアモンド層３８上にはフィールドプレート電極２０が形成されている。このフィールドプレート電極２０は、ソース電極１４に電気的に接続されている。
【００７９】
このように、ダイアモンドを用いて横型パワーＭＩＳＦＥＴやＭＥＳＦＥＴを形成した第１０の実施形態でも、前述したＧａＮ−ＨＥＭＴと同様に、半導体層の臨界電界は高いものが得られる。しかし、素子表面に形成される絶縁膜の破壊電界はプロセスや材料に大きく依存するため、半導体層の能力を充分に引き出すことが難しい。このため、ダイアモンドを用いたＭＩＳＦＥＴにおいても、フィールドプレート電極２０下に絶縁膜の役目をするノンドープダイアモンド層３７を形成することで、安定した耐圧を得ることが可能となる。
【００８０】
なお、第１０の実施形態のＭＩＳＦＥＴにおいても、前述したフィールドプレート電極の形成やコンタクト層の形成、二段フィールドプレート構造の形成など、ＡｌＧａＮ／ＧａＮのヘテロ構造を用いて説明した構造は実施可能である。
【００８１】
［第１１の実施の形態］
次に、この発明の第１１の実施の形態の電力用半導体素子について説明する。
【００８２】
図２３は、第１１の実施の形態の横型ＧａＮ−ＳＢＤの構成を示す断面図である。横型ＧａＮ−ＳＢＤは、アノード電極とカソード電極とが基板面に水平に配置され、ガリウム窒素（ＧａＮ）をチャネル層に用いた電力用のショットキーバリアダイオードである。
【００８３】
このＳＢＤは、以下のような構成を有している。図２３に示すように、基板１１上には、真性半導体（ｉ形半導体）層であるノンドープＧａＮ層１２がチャネル層として形成されている。ＧａＮ層１２上には、ｎ形の半導体層であるｎ形ＡｌＧａＮ層１３がバリア層として形成されている。なお、前記基板１１には、例えばＳｉＣ、またはサファイアなどが用いられる。ＧａＮ層１２の不純物濃度は、１．０×１０１４ｃｍ−３ 以下であればよく、この濃度であればこのＳＢＤにおいて必要な耐圧を保持することができる。
【００８４】
ｎ形ＡｌＧａＮ層１３上には、アノード電極４１とカソード電極４２とが離隔して形成されている。アノード電極４１とカソード電極４２との間のｎ形ＡｌＧａＮ層１３上には、真性半導体（ｉ形半導体）層であるノンドープＧａＮ層１７が形成されている。さらに、ノンドープＧａＮ層１７上には、ｐ形の半導体層であるｐ形ＧａＮ層１９が形成されている。ノンドープＧａＮ層１７上及びｐ形ＧａＮ層１９上（素子表面）は絶縁膜１８で覆われている。さらに、ｐ形ＧａＮ層１９上の一部分は絶縁膜１８が除去されており、絶縁膜１８が除去されたｐ形ＧａＮ層１９上にはフィールドプレート電極２０が形成されている。
【００８５】
このような構造を有するＳＢＤでは、アノード電極４１とカソード電極４２との間に耐圧低下を抑制するためのフィールドプレート電極２０を形成している。さらに、前述したパワーＨＥＭＴと同様に、フィールドプレート電極２０下に絶縁膜の役目をするノンドープＧａＮ層１７を形成している。これにより、低オン抵抗を維持したままで、高耐圧なＳＢＤが実現できる。
【００８６】
次に、図２４に第１１の実施の形態の変形例の断面を示す。図２４に示すように、フィールドプレート電極２０はアノード電極４１と一体に形成され、フィールドプレート電極２０とアノード電極４１とが電気的に接続されている。
【００８７】
このように、アノード電極４１とフィールドプレート電極２０を一体形成することにより、プロセスを簡略化することができる。また、アバランシェ降伏時のホールがフィールドプレート電極２０からアノード電極４１へ速やかに排出されため、高いアバランシェ耐量が実現できる。
【００８８】
また、図２３及び図２４に示した構造において、ノンドープＧａＮ層１７の厚さは、アノード電極４１とカソード電極４２との間の距離よりも小さいことが耐圧を精度良く制御するために望ましい。
【００８９】
また、前記第１１の実施形態では、半導体層にＧａＮを用いたＳＢＤを説明したが、ダイアモンドを用いたＳＢＤでも実施可能である。
【００９０】
以上説明したように、本発明の実施の形態によれば、ワイドバンドギャップ半導体素子の能力を引き出し、低オン抵抗を実現でき、高アバランシェ耐量を有する電力用半導体素子を提供することができる。すなわち、安定した耐圧と高アバランシェ耐量を有する、高耐圧で超低オン抵抗の横型ワイドバンドギャップ半導体素子を提供することができる。
【００９１】
以上、本発明を第１乃至第１１の実施形態によりを説明したが、この発明は、第１乃至第１１の実施形態に限定されるものではなく、これ以外にも当該技術者が容易に考え得る変形はすべて適用可能である。
【００９２】
例えば、主にＡｌＧａＮ／ＧａＮ系のへテロ構造を用いて説明したが、Ｉｎを含むＡｌＧａＩｎＮ／ＧａＩｎＮ系のヘテロ構造で素子を形成しても実施可能である。また、ＨＥＭＴ構造において示した各層のバンドギャップの関係は、ＭＩＳＦＥＴやＳＢＤにおいても実施可能である。さらに、ＡｌＧａＩｎＮ系へテロ構造を形成する際に基板となる材料は、ＳｉＣ、またはサファイアだけでなく、ＧａＮやＳｉなどを用いても実施可能である。
【００９３】
また、本発明の実施形態は、ＨＥＭＴまたはＭＥＳＦＥＴ、ＭＩＳＦＥＴ、ＳＢＤに限らず、ＪＦＥＴなどのその他のユニポーラ素子、さらにｐｉｎダイオードやＩＧＢＴなどバイポーラ素子であっても横型素子であれば実施可能である。
【００９４】
【発明の効果】
以上述べたように本発明によれば、高アバランシェ耐量を有し高耐圧で、低オン抵抗を実現した電力用半導体素子を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図２】この発明の第２の実施形態の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図３】この発明の第２の実施形態の変形例の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図４】この発明の第２の実施形態の横型ＧａＮパワーＨＥＭＴの構成（一部寸法含む）を模式的に示す断面図である。
【図５】この発明の第３の実施形態の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図６】前記第３の実施形態の変形例の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図７】この発明の第４の実施形態の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図８】前記第４の実施形態の変形例の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図９】この発明の第５の実施形態の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図１０】前記第５の実施形態の第１変形例の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図１１】前記第５の実施形態の第２変形例の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図１２】前記第５の実施形態の第２変形例の横型ＧａＮパワーＨＥＭＴの構成（一部寸法含む）を模式的に示す断面図である。
【図１３】この発明の第６の実施形態の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図１４】この発明の第６の実施形態の第１変形例の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図１５】前記第６の実施形態の第１変形例の横型ＧａＮパワーＨＥＭＴの構成（一部寸法含む）を模式的に示す断面図である。
【図１６】この発明の第７の実施形態の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図１７】前記第７の実施形態の第１変形例の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図１８】この発明の第８の実施形態の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図１９】この発明の第９の実施形態の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図２０】（ａ）は前記第９の実施形態の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図であり、（ｂ）は前記断面図中のＡ−Ａ´線に沿った断面のバンドギャップ図である。
【図２１】前記第９の実施形態の変形例の横型ＧａＮパワーＨＥＭＴの構成を模式的に示す断面図である。
【図２２】この発明の第１０の実施形態の横型ダイアモンドＭＩＳＦＥＴの構成を模式的に示す断面図である。
【図２３】この発明の第１１の実施形態の横型ＧａＮ−ＳＢＤの構成を模式的に示す断面図である。
【図２４】前記第１１の実施形態の変形例の横型ＧａＮ−ＳＢＤの構成を模式的に示す断面図である。
【符号の説明】
１１…基板、１２…ノンドープＧａＮ層、１３…ｎ形ＡｌＧａＮ層、１４…ソース電極、１５…ドレイン電極、１６…ゲート電極、１７…ノンドープＧａＮ層、１８…絶縁膜、１９…ｐ形ＧａＮ層、２０…フィールドプレート電極、２１…絶縁膜、２２…絶縁膜、２３…ｐ形ＧａＮ層、２４…絶縁膜、２５…コンタクト層、２６…コンタクト層、２７…ゲート絶縁膜、３１…ｎ形Ａｌ０．１Ｇａ０．９Ｎ層、３２…ノンドープＡｌ０．１Ｇａ０．９Ｎ層、３３…ｐ形ＡｌＧａＮ層、３４…ｐ形ＧａＩｎＮ層、３５…ノンドープダイアモンド層、３６…ｐ形ダイアモンド層、３７…ノンドープダイアモンド層、３８…ｎ型ダイアモンド層、４１…アノード電極、４２…カソード電極。

Claims (25)

  1. 第１の半導体層と、
    前記第１の半導体層上に形成された第１導電型の第２の半導体層と、
    前記第２の半導体層上に離隔して形成された第１、第２の主電極と、
    前記第１の主電極と前記第２の主電極との間の前記第２の半導体層上に形成された制御電極と、
    前記制御電極と前記第２の主電極との間の前記第２の半導体層上に形成された第３の半導体層と、
    を具備することを特徴とする電力用半導体素子。
  2. 前記第３の半導体層上に形成された第２導電型の第４の半導体層と、
    前記第４の半導体層上に形成されたフィールドプレート電極と、
    をさらに具備することを特徴とする請求項１に記載の電力用半導体素子。
  3. 前記フィールドプレート電極が前記第１の主電極に電気的に接続されていることを特徴とする請求項２に記載の電力用半導体素子。
  4. 前記第３の半導体層の厚さが、前記制御電極と前記第２の主電極との間の距離よりも小さいことを特徴とする請求項３に記載の電力用半導体素子。
  5. 前記第２の主電極下に第１導電型の第５の半導体層を有することを特徴とする請求項１乃至３のいずれか１つに記載の電力用半導体素子。
  6. 前記第３の半導体層と前記第５の半導体層とが高さ方向で重なるように配置されていることを特徴とする請求項５に記載の電力用半導体素子。
  7. 前記第４の半導体層と前記第５の半導体層とが高さ方向で重なるように配置されていることを特徴とする請求項６に記載の電力用半導体素子。
  8. 前記第３の半導体層の厚さが前記制御電極と前記第５の半導体層との間の距離よりも小さいことを特徴とする請求項７に記載の電力用半導体素子。
  9. 前記第３の半導体層が前記第２の主電極を覆うように形成されていることを特徴とする請求項３に記載の電力用半導体素子。
  10. 前記第４の半導体層と第２の主電極とが高さ方向で重なるように配置されていることを特徴とする請求項９に記載の電力用半導体素子。
  11. 前記第３の半導体層の厚さが前記制御電極と前記第２の主電極との間の距離よりも小さいことを特徴とする請求項１０に記載の電力用半導体素子。
  12. 前記第３の半導体層上に形成された絶縁膜と、
    前記絶縁膜上に形成されたフィールドプレート電極と、
    をさらに具備することを特徴とする請求項１に記載の電力用半導体素子。
  13. 前記フィールドプレート電極が前記第１の主電極及び制御電極のいずれかに接続されていることを特徴とする請求項１２に記載の電力用半導体素子。
  14. 前記制御電極下に形成されたゲート絶縁膜を、
    さらに具備することを特徴とする請求項３に記載の電力用半導体素子。
  15. 前記第１の半導体層と前記第２の半導体層とが、ＡｌＧａＮとＧａＮから構成されたへテロ接合を形成していることを特徴とする請求項１乃至１４のいずれか１つに記載の電力用半導体素子。
  16. 前記第１の半導体層と前記第２の半導体層とが、ＡｌＧａＩｎＮとＧａＩｎＮから構成されたへテロ接合を形成していることを特徴とする請求項１乃至１４のいずれか１つに記載の電力用半導体素子。
  17. 前記第２の半導体層のバンドギャップが前記第１の半導体層のバンドギャップよりも広いことを特徴とする請求項１５または１６に記載の電力用半導体素子。
  18. 前記第３の半導体層のバンドギャップが深さ方向に向かって変化することを特徴とする請求項１７に記載の電力用半導体素子。
  19. 前記第３の半導体層のバンドギャップが前記第４の半導体層のバンドギャップよりも広いことを特徴とする請求項１８に記載の電力用半導体素子。
  20. 前記第１、第２、第３及び第４の半導体層がダイアモンドで構成されていることを特徴とする請求項３に記載の電力用半導体素子。
  21. 第１の半導体層と、
    前記第１の半導体層上に形成された第１導電型の第２の半導体層と、
    前記第２の半導体層上に形成され、前記第２の半導体層とショットキー接合を形成するアノード電極と、
    前記第２の半導体層上に形成され、前記第２の半導体層と電気的に接続されたカソード電極と、
    前記アノード電極と前記カソード電極との間の前記第２の半導体層上に形成された第３の半導体層と、
    を具備することを特徴とする電力用半導体素子。
  22. 前記第３の半導体層上に形成された第２導電型の第４の半導体層と、
    前記第４の半導体層上に形成され、前記アノード電極と電気的に接続されたフィールドプレート電極と、
    をさらに具備することを特徴とする請求項２１に記載の電力用半導体素子。
  23. 前記第１、第２、第３及び第４の半導体層が３ｅＶ以上のバンドギャップを有することを特徴とする請求項１乃至２２のいずれか１つに記載の電力用半導体素子。
  24. 前記第１及び第３の半導体層は、真性半導体から構成されていることを特徴とする請求項１乃至２３のいずれか１つに記載の電力用半導体素子。
  25. 前記第１及び第３の半導体層は、不純物濃度が１．０×１０１４ｃｍ−３ 以下であることを特徴とする請求項２４に記載の電力用半導体素子。
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