JP5048382B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP5048382B2 JP5048382B2 JP2007103054A JP2007103054A JP5048382B2 JP 5048382 B2 JP5048382 B2 JP 5048382B2 JP 2007103054 A JP2007103054 A JP 2007103054A JP 2007103054 A JP2007103054 A JP 2007103054A JP 5048382 B2 JP5048382 B2 JP 5048382B2
- Authority
- JP
- Japan
- Prior art keywords
- nitride semiconductor
- layer
- region
- type
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 430
- 238000004519 manufacturing process Methods 0.000 title claims description 46
- 150000004767 nitrides Chemical class 0.000 claims description 259
- 229910002601 GaN Inorganic materials 0.000 claims description 90
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 88
- 238000000034 method Methods 0.000 claims description 53
- 239000012535 impurity Substances 0.000 claims description 52
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 18
- 239000000758 substrate Substances 0.000 description 17
- 239000013078 crystal Substances 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000005533 two-dimensional electron gas Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 8
- 210000000746 body region Anatomy 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000011777 magnesium Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052790 beryllium Inorganic materials 0.000 description 1
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000011575 calcium Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7788—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は、窒化物半導体で構成された半導体装置とその製造方法に関する。特に、ｐ型の不純物を含むｐ型窒化物半導体領域とその表面に形成されている電極との間の接触抵抗が低くなるように改善された半導体装置に関する。
窒化物半導体で構成された半導体装置の開発が進められている。例えば、窒化物半導体で構成されたMISFET(Metal Insulated Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)、HEMT(High Electron Mobility Transistor)、ダイオードなどの開発が進められている。非特許文献１には、窒化物半導体で構成されたMOSFETが開示されている。
図２７に、非特許文献１に開示されているMOSFET１００の断面図を模式的に示す。MOSFET１００は、基板１１０の表面に形成されているｐ型のボディ領域１１６と、ボディ領域１１６の表面に形成されているｎ型のドレイン領域１２２とｎ型のソース領域１２４を備えている。ドレイン領域１２２とソース領域１２４は、ボディ領域１１６によって隔てられている。MOSFET１００は、さらにドレイン領域１２２とソース領域１２４を隔てているボディ領域１１６にゲート絶縁膜１２９を介して対向しているゲート電極１３０を備えている。ドレイン領域１２２はドレイン電極１２６に電気的に接続されており、ソース領域１２４はソース電極１２８に電気的に接続されている。MOSFET１００は、さらにボディ領域１１６に電気的に接続されているボディ電極１２０を備えている。ボディ電極１２０は、ボディ領域１１６からホールを排出する。
Y. Irokawa et. al.,Appl. Phys. Lett., 2004, vol.84, No.15, p. 2919
一般的に、窒化物半導体に含まれているｐ型の不純物は、活性化率が低いことが知られている。このため、ボディ電極１２０とボディ領域１１６の間の接触抵抗を低くすることが難しいという問題がある。
上記の課題は、MOSFET１００に限ったことではない。他の種類の半導体装置においても、ｐ型窒化物半導体領域の表面に電極を形成することがある。この場合も、ｐ型窒化物半導体領域と電極の間の接触抵抗を小さく抑えることが難しいという問題がある。
本発明は、ｐ型窒化物半導体領域の表面に電極が形成されている半導体装置に関する。本発明は、ｐ型窒化物半導体領域と電極の間の接触抵抗が小さく抑えられている半導体装置を提供することを目的としている。本発明はまた、そのような半導体装置を製造する方法を提供することも目的としている。
上記の課題は、MOSFET１００に限ったことではない。他の種類の半導体装置においても、ｐ型窒化物半導体領域の表面に電極を形成することがある。この場合も、ｐ型窒化物半導体領域と電極の間の接触抵抗を小さく抑えることが難しいという問題がある。
本発明は、ｐ型窒化物半導体領域の表面に電極が形成されている半導体装置に関する。本発明は、ｐ型窒化物半導体領域と電極の間の接触抵抗が小さく抑えられている半導体装置を提供することを目的としている。本発明はまた、そのような半導体装置を製造する方法を提供することも目的としている。
本明細書で開示される技術は、ｐ型窒化物半導体領域と電極の接触抵抗を下げるために、ｐ型窒化物半導体結晶に存在する転位を積極的に利用する。本発明者らの研究によって、転位が多く存在する領域（転位の密度が高い領域をいい、本発明では高転位密度領域という）の表面に電極を形成すると、電極を形成する導電性物質が転位に沿ってｐ型半導体領域内に進入し、ｐ型窒化物半導体領域と電極の接触抵抗が低下することを見出した。本明細書で開示される技術は、その知見を活用する。
本明細書で開示される半導体装置は、高転位密度領域と低転位密度領域を有するとともにｐ型の不純物を含むｐ型窒化物半導体領域と、ｐ型窒化物半導体領域の高転位密度領域の表面の少なくとも一部に形成されている電極を備えている。
上記の半導体装置は、転位の密度が高い高転位密度領域の表面に電極が形成されているために、ｐ型窒化物半導体領域と電極の接触抵抗を低く抑えることができる。この半導体装置の場合、ｐ型窒化物半導体領域にホールが蓄積することを防止する必要があるような場合に、ｐ型窒化物半導体領域からホールをスムーズに排出することができる。あるいは、ｐ型窒化物半導体領域の電位を安定する必要があるときに、その電位を安定させることができる。
上記の半導体装置は、転位の密度が高い高転位密度領域の表面に電極が形成されているために、ｐ型窒化物半導体領域と電極の接触抵抗を低く抑えることができる。この半導体装置の場合、ｐ型窒化物半導体領域にホールが蓄積することを防止する必要があるような場合に、ｐ型窒化物半導体領域からホールをスムーズに排出することができる。あるいは、ｐ型窒化物半導体領域の電位を安定する必要があるときに、その電位を安定させることができる。
本明細書で開示される半導体装置では、高転位密度領域を介して前記電極に対向している格子不整合層をさらに備えているのが好ましい。この場合、格子不整合層とｐ型窒化物半導体領域の格子定数が不一致であることを特徴としている。
格子不整合層とｐ型窒化物半導体領域の格子定数が不一致であると、格子不整合層の表面からｐ型窒化物半導体領域を結晶成長させたときに、格子不整合層の表面には転位の密度が高い高転位密度領域が形成される。上記の半導体装置は、ｐ型窒化物半導体領域の一部に高転位密度領域を容易に形成することが可能な形態を備えている。
格子不整合層とｐ型窒化物半導体領域の格子定数が不一致であると、格子不整合層の表面からｐ型窒化物半導体領域を結晶成長させたときに、格子不整合層の表面には転位の密度が高い高転位密度領域が形成される。上記の半導体装置は、ｐ型窒化物半導体領域の一部に高転位密度領域を容易に形成することが可能な形態を備えている。
本明細書で開示される半導体装置では、格子不整合層がｐ型窒化物半導体領域中の一部に形成されているのが好ましい。この場合、格子不整合層と電極の間に高転位密度領域が存在している。
ここで、「格子不整合層がｐ型窒化物半導体領域中の一部に形成されている」とは、格子不整合層がｐ型窒化物半導体領域によって取り囲まれた形態をいい、また格子不整合層がｐ型窒化物半導体領域によって他の領域から隔てられていることをいう。
上記形態の半導体装置では、高転位密度領域がｐ型窒化物半導体領域を貫通して存在することなく、格子不整合層と電極の間の限られた範囲に存在している。このため、高転位密度領域が影響を及ぼす範囲は、格子不整合層と電極の間の限られた範囲に留まることができ、この結果、リーク電流の増加や耐圧特性の変化を抑制できる半導体装置が得られる。
ここで、「格子不整合層がｐ型窒化物半導体領域中の一部に形成されている」とは、格子不整合層がｐ型窒化物半導体領域によって取り囲まれた形態をいい、また格子不整合層がｐ型窒化物半導体領域によって他の領域から隔てられていることをいう。
上記形態の半導体装置では、高転位密度領域がｐ型窒化物半導体領域を貫通して存在することなく、格子不整合層と電極の間の限られた範囲に存在している。このため、高転位密度領域が影響を及ぼす範囲は、格子不整合層と電極の間の限られた範囲に留まることができ、この結果、リーク電流の増加や耐圧特性の変化を抑制できる半導体装置が得られる。
本明細書で開示される技術は、例えばMOSやIGBTといったスイッチング機能を有する半導体装置に具現化することができる。本明細書で開示される具体的な１つの半導体装置は、窒化物半導体の下地層と、下地層の表面の一部に形成されている格子不整合層と、下地層から格子不整合層に跨って伸びる範囲の下地層と格子不整合層の表面に形成されているとともにｐ型の不純物を含むｐ型窒化物半導体領域と、平面視したときに格子不整合層が存在する範囲のｐ型窒化物半導体領域の表面の少なくとも一部に形成されている電極と、平面視したときに格子不整合層が存在しない範囲に形成されているスイッチング構造体とを備えている。本明細書で開示される半導体装置では、下地層とｐ型窒化物半導体領域の格子定数の差が格子不整合層とｐ型窒化物半導体領域の格子定数の差よりも小さい。
上記の半導体装置によると、下地層とｐ型窒化物半導体領域の格子定数の差が格子不整合層とｐ型窒化物半導体領域の格子定数の差よりも小さいために、下地層と格子不整合層の表面からｐ型窒化物半導体領域を結晶成長したときに、下地層の表面には転位の少ない領域が形成されるのに対して格子不整合層の表面には転位の多い領域が形成される。平面視したときに格子不整合層が存在する範囲のｐ型窒化物半導体領域の表面に電極を形成すると、その電極はｐ型窒化物半導体領域に形成されている高転位密度領域に接する。この結果、電極とｐ型窒化物半導体領域の接触抵抗が下がり、ドレイン電極とソース電極の間に高電圧が印加されたときにアバランシェ現象で発生したホールはｐ型窒化物半導体領域から電極に円滑に排出される。平面視したときに、格子不整合層が存在しない範囲はきれいな結晶であって転位が少ない。この低転位密度領域にスイッチング構造体が形成されているために、スイッチング構造体はすぐれた特性を発揮する。
上記の半導体装置によると、下地層とｐ型窒化物半導体領域の格子定数の差が格子不整合層とｐ型窒化物半導体領域の格子定数の差よりも小さいために、下地層と格子不整合層の表面からｐ型窒化物半導体領域を結晶成長したときに、下地層の表面には転位の少ない領域が形成されるのに対して格子不整合層の表面には転位の多い領域が形成される。平面視したときに格子不整合層が存在する範囲のｐ型窒化物半導体領域の表面に電極を形成すると、その電極はｐ型窒化物半導体領域に形成されている高転位密度領域に接する。この結果、電極とｐ型窒化物半導体領域の接触抵抗が下がり、ドレイン電極とソース電極の間に高電圧が印加されたときにアバランシェ現象で発生したホールはｐ型窒化物半導体領域から電極に円滑に排出される。平面視したときに、格子不整合層が存在しない範囲はきれいな結晶であって転位が少ない。この低転位密度領域にスイッチング構造体が形成されているために、スイッチング構造体はすぐれた特性を発揮する。
本明細書で開示される他の具体的な１つの半導体装置は、窒化物半導体の下地層と、下地層の表面に形成されているとともに、ｐ型の不純物を含むｐ型窒化物半導体領域と、ｐ型窒化物半導体領域中の一部に形成されている格子不整合層と、平面視したときに格子不整合層が存在する範囲のｐ型窒化物半導体領域の表面の少なくとも一部に形成されている電極と、平面視したときに格子不整合層が存在しない範囲に形成されているスイッチング構造体とを備えている。本明細書で開示される他の具体的な１つの半導体装置においても、下地層とｐ型窒化物半導体領域の格子定数の差が、格子不整合層とｐ型窒化物半導体領域の格子定数の差よりも小さい。
上記の半導体装置では、格子不整合層がｐ型窒化物半導体領域を介して下地層から隔てられている。このため、格子不整合層と下地層の間には、転位の少ないｐ型窒化物半導体領域が存在しているので、半導体装置の安定した特性が得られる。
上記の半導体装置では、格子不整合層がｐ型窒化物半導体領域を介して下地層から隔てられている。このため、格子不整合層と下地層の間には、転位の少ないｐ型窒化物半導体領域が存在しているので、半導体装置の安定した特性が得られる。
本明細書で開示される半導体装置には、様々なスイッチング構造体を組み込むことができる。例えば、MISFET構造体を組み込むことができる。その場合のスイッチング構造体は、平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域の表面の一部に形成されているとともにｎ型の不純物を含むドレイン領域と、平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域の表面の一部に形成されており、ｐ型窒化物半導体領域によってドレイン領域から隔てられているとともにｎ型の不純物を含むソース領域と、ドレイン領域とソース領域を隔てているｐ型窒化物半導体領域にゲート絶縁膜を介して対向しているゲート電極を備えていることを特徴とする。
それに代えて、HEMT構造体を組み込むことができる。その場合のスイッチング構造体は、平面視したときに格子不整合層が存在しない範囲のｐ型半導体領域の表面に形成されている窒化物半導体下層と、窒化物半導体下層の表面に形成されている窒化物半導体上層と、窒化物半導体上層の表面の一部に形成されているドレイン電極と、窒化物半導体上層の表面の他の一部に形成されているソース電極と、ドレイン電極とソース電極を隔てている窒化物半導体上層の表面上の少なくとも一部に形成されているゲート電極を備えている。上記において、窒化物半導体下層のバンドギャップの幅は、窒化物半導体上層のバンドギャップの幅よりも小さいことを特徴とする。ゲート電極は、窒化物半導体上層の表面に直接に形成されていてもよいし、ゲート電極と窒化物半導体上層の間にゲート絶縁膜が介在していてもよい。
あるいは、電流を縦方向に流すことが可能なHEMT構造体を組み込むこともできる。その場合のスイッチング構造体は、平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域の表面から裏面まで貫通して下地層に接しているとともにｎ型の不純物を含むｎ型窒化物半導体領域と、平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域とｎ型窒化物半導体領域の表面に形成されている窒化物半導体下層と、窒化物半導体下層の表面に形成されている窒化物半導体上層と、平面視したときにｎ型窒化物半導体領域が存在していない範囲の窒化物半導体上層の表面の一部に形成されているソース電極と、平面視したときにソース電極とｎ型窒化物半導体領域を隔てている窒化物半導体上層の表面上の少なくとも一部に形成されているゲート電極と、下地層の裏面に電気的に接続しているドレイン電極を備えている。この場合も、窒化物半導体下層のバンドギャップの幅が半導体上層のバンドギャップの幅よりも小さいことを特徴とする。ゲート電極は、窒化物半導体上層の表面に形成されていてもよいし、ゲート電極と窒化物半導体上層の間にゲート絶縁膜が介在していてもよい。
本明細書で開示される半導体装置では、下地層とｐ型窒化物半導体領域に同一種類の半導体が用いられていることが好ましい。
この場合、下地層とｐ型半導体領域の格子定数が一致している。したがって、下地層の表面からｐ型半導体領域を結晶成長させたときに、下地層の上方には転位が少ない低転位密度領域が形成される。
この場合、下地層とｐ型半導体領域の格子定数が一致している。したがって、下地層の表面からｐ型半導体領域を結晶成長させたときに、下地層の上方には転位が少ない低転位密度領域が形成される。
本明細書で開示される半導体装置では、下地層とｐ型窒化物半導体領域に窒化ガリウムが用いられており、格子不整合層に窒化アルミニウムが用いられていることが好ましい。窒化アルミニウムは窒化ガリウムよりも格子定数が小さいので、格子不整合層とｐ型窒化物半導体領域の格子定数が不一致になる。したがって、格子不整合層の表面からｐ型半導体領域を結晶成長させたときに、格子不整合層の上方には転位が多い高転位密度領域が形成される。
本明細書で開示される技術によると、ｐ型窒化物半導体領域の表面に電極を形成する際に、ｐ型窒化物半導体領域に存在する転位の密度が高い領域に電極を形成するために、電極を形成する導電性物質が転位に沿ってｐ型窒化物半導体領域に侵入する。したがって、ｐ型窒化物半導体領域と電極の接触抵抗を下げることができる。この結果、例えば半導体装置の動作時にｐ型窒化物半導体領域に発生したホールを、電極にスムーズに排出することができる。あるいは、ｐ型窒化物半導体領域の電位を安定させることができる
本明細書で開示される技術の好ましい特徴を列記する。
（第１特徴） ｐ型不純物としては、マグネシウム、ベリリウム、カルシウムを用いるのが好ましい。
（第２特徴） ｎ型不純物としては、珪素、セレン等を用いるのが好ましい。
（第３特徴） 窒化物半導体は、一般式がAlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）であるのが好ましい。
（第４特徴） 格子不整合層は、窒化物半導体であるのが好ましい。この場合、下地層と格子不整合層とｐ型窒化物半導体領域を形成する窒化物の一般式がAlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）であるのが好ましい。この場合、格子不整合層を形成する窒化物の一般式中のＸ、Ｙ、１−Ｘ−Ｙは、下地層とｐ型窒化物半導体領域を形成する窒化物の一般式中のＸ、Ｙ、１−Ｘ−Ｙと不一致であるのが好ましい。
（第５特徴） 格子不整合層がｐ型窒化物半導体領域中の一部に形成されており、格子不整合層の上方に存在するｐ型窒化物半導体領域の膜厚と格子不整合層の下方に存在するｐ型窒化物半導体領域の膜厚が略等しいのが好ましい。
（第１特徴） ｐ型不純物としては、マグネシウム、ベリリウム、カルシウムを用いるのが好ましい。
（第２特徴） ｎ型不純物としては、珪素、セレン等を用いるのが好ましい。
（第３特徴） 窒化物半導体は、一般式がAlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）であるのが好ましい。
（第４特徴） 格子不整合層は、窒化物半導体であるのが好ましい。この場合、下地層と格子不整合層とｐ型窒化物半導体領域を形成する窒化物の一般式がAlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）であるのが好ましい。この場合、格子不整合層を形成する窒化物の一般式中のＸ、Ｙ、１−Ｘ−Ｙは、下地層とｐ型窒化物半導体領域を形成する窒化物の一般式中のＸ、Ｙ、１−Ｘ−Ｙと不一致であるのが好ましい。
（第５特徴） 格子不整合層がｐ型窒化物半導体領域中の一部に形成されており、格子不整合層の上方に存在するｐ型窒化物半導体領域の膜厚と格子不整合層の下方に存在するｐ型窒化物半導体領域の膜厚が略等しいのが好ましい。
（第１実施例）
図１に、スイッチング構造体としてMISFET構造体を備えた半導体装置１の断面図を模式的に示す。半導体装置１は、基板１０と、基板１０上に形成されている下地層１２を備えている。基板１０の材料には、サファイア（Al2O3）が用いられている。基板１０の材料には、珪素（Si）、炭化珪素（SiC）、窒化ガリウム（GaN）を用いても良い。下地層１２には、不純物を含まない窒化ガリウムが用いられている。下地層１２の表面の一部には、窒化アルミニウムの格子不整合層１４が形成されている。格子不整合層１４は、下地層１２の表面の周縁の一部に形成されており、その厚みは約10nmである。下地層１２と格子不整合層１４の表面には、ｐ型の不純物を含むｐ型窒化ガリウム領域１６（ｐ型窒化物半導体領域の一例）が形成されている。ｐ型窒化ガリウム領域１６は、下地層１２の表面から格子不整合層１４の表面に跨る範囲に連続して形成されている。ｐ型窒化ガリウム領域１６の不純物にはマグネシウム（Mg）が用いられており、そのキャリア濃度は約1×1017cm-3に調整されている。ｐ型窒化ガリウム領域１６の厚みは、約1000nmである。ｐ型窒化ガリウム領域１６は、結晶内に転位が高密度に存在する高転位密度領域１８と転位が低密度にしか存在しない低転位密度領域１９を備えている。高転位密度領域１８は、平面視したときに、格子不整合層１４が存在する範囲に形成されている。低転位密度領域１９は、平面視したときに、格子不整合層１４が存在しない範囲に形成されている。
図１に、スイッチング構造体としてMISFET構造体を備えた半導体装置１の断面図を模式的に示す。半導体装置１は、基板１０と、基板１０上に形成されている下地層１２を備えている。基板１０の材料には、サファイア（Al2O3）が用いられている。基板１０の材料には、珪素（Si）、炭化珪素（SiC）、窒化ガリウム（GaN）を用いても良い。下地層１２には、不純物を含まない窒化ガリウムが用いられている。下地層１２の表面の一部には、窒化アルミニウムの格子不整合層１４が形成されている。格子不整合層１４は、下地層１２の表面の周縁の一部に形成されており、その厚みは約10nmである。下地層１２と格子不整合層１４の表面には、ｐ型の不純物を含むｐ型窒化ガリウム領域１６（ｐ型窒化物半導体領域の一例）が形成されている。ｐ型窒化ガリウム領域１６は、下地層１２の表面から格子不整合層１４の表面に跨る範囲に連続して形成されている。ｐ型窒化ガリウム領域１６の不純物にはマグネシウム（Mg）が用いられており、そのキャリア濃度は約1×1017cm-3に調整されている。ｐ型窒化ガリウム領域１６の厚みは、約1000nmである。ｐ型窒化ガリウム領域１６は、結晶内に転位が高密度に存在する高転位密度領域１８と転位が低密度にしか存在しない低転位密度領域１９を備えている。高転位密度領域１８は、平面視したときに、格子不整合層１４が存在する範囲に形成されている。低転位密度領域１９は、平面視したときに、格子不整合層１４が存在しない範囲に形成されている。
半導体装置１はさらに、ｐ型窒化ガリウム領域１６の表面に形成されているボディ電極２０を備えている。ボディ電極２０は、ｐ型窒化ガリウム領域１６のうちの高転位密度領域１８の表面の少なくとも一部に形成されている。ボディ電極２０の材料には、ニッケル（Ni）が用いられている。
半導体装置１はさらに、ｐ型窒化ガリウム領域１６の低密度領域１９の表面に形成されているドレイン領域２２とソース領域２４を備えている。ドレイン領域２２とソース領域２４は、ｎ型不純物を含んでいる。ｎ型不純物には、シリコンが用いられる。ドレイン領域２２とソース領域２４は、ｐ型窒化ガリウム領域１６によって隔てられている。ソース領域２４は、ボディ電極２０側に配置されている。ドレイン領域２２はドレイン電極２６に電気的に接続しており、ソース領域２４はソース電極２８に電気的に接続している。
半導体装置１はさらに、ゲート電極３０を備えている。ゲート電極３０は、ドレイン領域２２とソース領域２４を隔てているｐ型窒化ガリウム領域１６の表面に、ゲート絶縁膜２９を介して対向している。ゲート電極３０には、ニッケル（Ni）、アルミニウム（Al）、多結晶シリコン（Poly-Si）などが用いられている。ゲート絶縁膜２９には、シリコン酸化膜（SiO）、あるいはシリコン窒化膜（SiN）が用いられている。
半導体装置１はさらに、ゲート電極３０を備えている。ゲート電極３０は、ドレイン領域２２とソース領域２４を隔てているｐ型窒化ガリウム領域１６の表面に、ゲート絶縁膜２９を介して対向している。ゲート電極３０には、ニッケル（Ni）、アルミニウム（Al）、多結晶シリコン（Poly-Si）などが用いられている。ゲート絶縁膜２９には、シリコン酸化膜（SiO）、あるいはシリコン窒化膜（SiN）が用いられている。
次に、半導体装置１の動作を説明する。
ドレイン領域２２とソース領域２４は、ｐ型窒化ガリウム領域１６で隔てられている。ゲート電極３０に電圧が印加されていない状態では、ドレイン領域２２とソース領域２４を隔てているｐ型窒化ガリウム領域１６に反転層が形成されず、ドレイン領域２２とソース領域２４の間に電流経路が形成されない。
ゲート電極３０に正の電圧が印加されると、ｐ型窒化ガリウム領域１６とゲート絶縁膜２９の境界面に電子が誘起し、ドレイン領域２２とソース領域２４を隔てているｐ型窒化ガリウム領域１６にｎ型の反転層が形成される。したがって、ドレイン領域２２とソース領域２４の間に電流経路が形成される。
ドレイン領域２２とソース領域２４は、ｐ型窒化ガリウム領域１６で隔てられている。ゲート電極３０に電圧が印加されていない状態では、ドレイン領域２２とソース領域２４を隔てているｐ型窒化ガリウム領域１６に反転層が形成されず、ドレイン領域２２とソース領域２４の間に電流経路が形成されない。
ゲート電極３０に正の電圧が印加されると、ｐ型窒化ガリウム領域１６とゲート絶縁膜２９の境界面に電子が誘起し、ドレイン領域２２とソース領域２４を隔てているｐ型窒化ガリウム領域１６にｎ型の反転層が形成される。したがって、ドレイン領域２２とソース領域２４の間に電流経路が形成される。
ドレイン電極２６とソース電極２８の間に高電圧が印加される場合は、アバランシェ現象により、ホールが発生する。発生したホールがｐ型窒化ガリウム領域１６に蓄積されると、ｐ型窒化ガリウム領域１６の電位が上昇し、寄生トランジスタが動作するため素子が破壊に至る。したがって、発生したホールは、素早くｐ型窒化ガリウム領域１６から排出されるのが望ましい。
半導体装置１では、ｐ型窒化ガリウム領域１６のうちの高転位密度領域１８の表面にボディ電極２０が形成されている。高転位密度領域１８には、転位が高密度に存在している。高転位密度領域１８の表面にボディ電極２０を形成すると、ボディ電極２０を形成する導電性物質が転位に沿って高転位密度領域１８に侵入する。高転位密度領域１８の表面にボディ電極２０を形成すると、ボディ電極２０と高転位密度領域１８の接触抵抗が低くなる。このため、ｐ型窒化ガリウム領域内に生成されたホールは、ボディ電極２０に円滑に排出される。
半導体装置１では、ｐ型窒化ガリウム領域１６のうちの高転位密度領域１８の表面にボディ電極２０が形成されている。高転位密度領域１８には、転位が高密度に存在している。高転位密度領域１８の表面にボディ電極２０を形成すると、ボディ電極２０を形成する導電性物質が転位に沿って高転位密度領域１８に侵入する。高転位密度領域１８の表面にボディ電極２０を形成すると、ボディ電極２０と高転位密度領域１８の接触抵抗が低くなる。このため、ｐ型窒化ガリウム領域内に生成されたホールは、ボディ電極２０に円滑に排出される。
次に半導体装置１の製造方法について説明する。
まず図７に示すように、サファイアなどを主材料とする基板１０を用意し、MOCVD法を利用して、その表面全体に窒化ガリウムの下地層１２となる窒化ガリウム層を結晶成長させる。この下地層１２には不純物は導入しない。次に、MOCVD法を利用して、下地層１２の表面全体に窒化アルミニウムの格子不整合層１４を結晶成長させる。下地層１２を結晶成長させるときの温度は約１１００℃に調整されており、格子不整合層１４を結晶成長させるときの温度は約６００℃以下に調整されている。
次に、図８に示すように、格子不整合層１４の表面にシリコン酸化膜またはシリコン窒化膜を主成分とする絶縁膜１３をパターニングする。次に、ウェットエッチング技術を利用して、露出した格子不整合層１４の一部を除去する。ウェットエッチングは、水酸化カリウム（KOH）をベースとしたウェットエッチング（J.R.Mileham et.al., Appl. Phys. Lett., vol.67(1995), p.1119等）を利用することができる。ウェットエッチングに代えて、ICPドライエッチングなどを用いてもよい。
格子不整合層１４の一部を除去した後、絶縁膜１３を除去して、図９に示すように、MOCVD法を利用して、格子不整合層１４と下地層１２の表面からｐ型不純物を含む窒化ガリウムを結晶成長させる。ｐ型不純物としてはマグネシウム（Mg）などをドープする。これによって、ｐ型窒化ガリウム領域１６が形成される。ｐ型窒化ガリウム領域１６と下地層１２は、ともに窒化ガリウムであり、両者の格子定数は一致している。一方、格子不整合層１４は窒化アルミニウムなので、ｐ型窒化ガリウム領域１６と格子不整合層１４の格子定数は一致していない。したがって、ｐ型窒化ガリウム領域１６を結晶成長させたときに、格子定数の違いから格子不整合層１４の表面には転位が高密度に存在する高転位密度領域１８が形成される。一方、格子定数が一致することから、下地層１２の表面には転位が低密度にしか存在しない低転位密度領域１９が形成される。
その後で、一旦自然酸化膜を全て除去した後、再び、図１０に示すように、全面に絶縁膜２９を形成する。次に、低転位密度領域１９に対応する絶縁膜２９の一部を除去し、ドレイン領域２２およびソース領域２４を形成する。ドレイン領域２２およびソース領域２４は、イオン注入技術を利用して形成することができる。その後、一旦絶縁膜２９を全て除去した後、再び図１０に示すように全面に絶縁膜２９を形成する。その後、高転位密度領域１８に対応する絶縁膜２９を除去し、高転位密度領域１８の表面にボディ電極２０を形成する。次に、図１に示すように、ドレイン領域２２およびソース領域２４の内側の絶縁膜２９の一部を除去し、ドレイン領域２２の表面の一部にドレイン電極２６を形成し、ソース領域２４の表面の一部にソース電極２８を形成する。最後にドレイン領域２２とソース領域２４を隔てている絶縁膜２９の表面に、ニッケル（Ni）、アルミニウム（Al）、多結晶シリコン（Poly-Si）などを主材料とするゲート電極３０を形成する。これらの工程を経て、図１に示す半導体装置１を形成することができる。
まず図７に示すように、サファイアなどを主材料とする基板１０を用意し、MOCVD法を利用して、その表面全体に窒化ガリウムの下地層１２となる窒化ガリウム層を結晶成長させる。この下地層１２には不純物は導入しない。次に、MOCVD法を利用して、下地層１２の表面全体に窒化アルミニウムの格子不整合層１４を結晶成長させる。下地層１２を結晶成長させるときの温度は約１１００℃に調整されており、格子不整合層１４を結晶成長させるときの温度は約６００℃以下に調整されている。
次に、図８に示すように、格子不整合層１４の表面にシリコン酸化膜またはシリコン窒化膜を主成分とする絶縁膜１３をパターニングする。次に、ウェットエッチング技術を利用して、露出した格子不整合層１４の一部を除去する。ウェットエッチングは、水酸化カリウム（KOH）をベースとしたウェットエッチング（J.R.Mileham et.al., Appl. Phys. Lett., vol.67(1995), p.1119等）を利用することができる。ウェットエッチングに代えて、ICPドライエッチングなどを用いてもよい。
格子不整合層１４の一部を除去した後、絶縁膜１３を除去して、図９に示すように、MOCVD法を利用して、格子不整合層１４と下地層１２の表面からｐ型不純物を含む窒化ガリウムを結晶成長させる。ｐ型不純物としてはマグネシウム（Mg）などをドープする。これによって、ｐ型窒化ガリウム領域１６が形成される。ｐ型窒化ガリウム領域１６と下地層１２は、ともに窒化ガリウムであり、両者の格子定数は一致している。一方、格子不整合層１４は窒化アルミニウムなので、ｐ型窒化ガリウム領域１６と格子不整合層１４の格子定数は一致していない。したがって、ｐ型窒化ガリウム領域１６を結晶成長させたときに、格子定数の違いから格子不整合層１４の表面には転位が高密度に存在する高転位密度領域１８が形成される。一方、格子定数が一致することから、下地層１２の表面には転位が低密度にしか存在しない低転位密度領域１９が形成される。
その後で、一旦自然酸化膜を全て除去した後、再び、図１０に示すように、全面に絶縁膜２９を形成する。次に、低転位密度領域１９に対応する絶縁膜２９の一部を除去し、ドレイン領域２２およびソース領域２４を形成する。ドレイン領域２２およびソース領域２４は、イオン注入技術を利用して形成することができる。その後、一旦絶縁膜２９を全て除去した後、再び図１０に示すように全面に絶縁膜２９を形成する。その後、高転位密度領域１８に対応する絶縁膜２９を除去し、高転位密度領域１８の表面にボディ電極２０を形成する。次に、図１に示すように、ドレイン領域２２およびソース領域２４の内側の絶縁膜２９の一部を除去し、ドレイン領域２２の表面の一部にドレイン電極２６を形成し、ソース領域２４の表面の一部にソース電極２８を形成する。最後にドレイン領域２２とソース領域２４を隔てている絶縁膜２９の表面に、ニッケル（Ni）、アルミニウム（Al）、多結晶シリコン（Poly-Si）などを主材料とするゲート電極３０を形成する。これらの工程を経て、図１に示す半導体装置１を形成することができる。
（第２実施例）
図２に、スイッチング構造体としてMISFET構造体を備えた他の半導体装置２の断面図を模式的に示す。半導体装置２の構造は、ｐ型窒化ガリウム領域１６中の一部に格子不整合層１４が形成されている点で半導体装置１と異なる。格子不整合層１４は、ｐ型窒化ガリウム領域１６によって下地層１２から隔てられている。ｐ型窒化ガリウム領域１６は、結晶内に転位が高密度に存在する高転位密度領域１８と転位が低密度にしか存在しない低転位密度領域１９を備えている。高転位密度領域１８は、平面視したときに、格子不整合層１４が存在する範囲の格子不整合層１４の上方に形成されている。即ち、高転位密度領域１８は、格子不整合層１４とボディ電極２０の間の領域に局在している。一方、低転位密度領域１９は、平面視したときに、格子不整合層１４が存在しない範囲および格子不整合層１４が存在する範囲の格子不整合層１４の下方に形成されている。
図２に、スイッチング構造体としてMISFET構造体を備えた他の半導体装置２の断面図を模式的に示す。半導体装置２の構造は、ｐ型窒化ガリウム領域１６中の一部に格子不整合層１４が形成されている点で半導体装置１と異なる。格子不整合層１４は、ｐ型窒化ガリウム領域１６によって下地層１２から隔てられている。ｐ型窒化ガリウム領域１６は、結晶内に転位が高密度に存在する高転位密度領域１８と転位が低密度にしか存在しない低転位密度領域１９を備えている。高転位密度領域１８は、平面視したときに、格子不整合層１４が存在する範囲の格子不整合層１４の上方に形成されている。即ち、高転位密度領域１８は、格子不整合層１４とボディ電極２０の間の領域に局在している。一方、低転位密度領域１９は、平面視したときに、格子不整合層１４が存在しない範囲および格子不整合層１４が存在する範囲の格子不整合層１４の下方に形成されている。
半導体装置２の動作およびホールの排出については第１実施例と同じであるため、説明を省略する。半導体装置１および半導体装置２の構造では、不純物を含まない下地層１２は、結晶性を改善するためのバッファ層としての役割を果たす。下地層１０の状態によっては、ｐ型窒化ガリウム領域１６を下地層１０の表面から結晶成長させたときに、ｐ型窒化ガリウム領域１６と下地層１０の界面に結晶欠陥、界面準位が存在することがある。第１実施例の半導体装置１では、格子不整合層１４が下地層１０の表面に形成されており、格子不整合層１４と下地層１２の間の格子定数の不一致によって、格子不整合層１４を下地層１２の表面から結晶成長させたときに、格子不整合層１４の内部にも転位が形成されてしまうことが多い。この場合、下地層１２とｐ型窒化ガリウム領域１６の界面とボディ電極２０は、高転位密度領域１９内の転位と格子不整合層１４内の転位を介して電気的に接続され、下地層１２とｐ型窒化ガリウム領域１６の界面を電流が横方向に流れることがある。したがって、図１の半導体装置１をオフしたときに、ドレイン電極２６とボディ電極２０の間にリーク電流が流れることがある。しかし、第２実施例の半導体装置２では、格子不整合層１４がｐ型窒化ガリウム領域１６によって下地層１２から隔てられている。格子不整合層１４と下地層１２の間のｐ型窒化ガリウム領域１６は転位の少ない領域なので、格子不整合層１４と下地層１２の間がこの転位の少ない領域によって電気的に絶縁される。格子不整合層１４がｐ型窒化ガリウム領域１６中に形成されていると、リーク電流が抑制される。
次に半導体装置２の製造方法について説明する。
下地層１２を結晶成長させる工程までは第１実施例の製造方法で示した手順と同様であるため、説明を省略する。次に、図１１に示すように、下地層１２の表面からｐ型不純物を含む窒化ガリウムを、所望するｐ型窒化ガリウム領域１６の膜厚の半分程度まで結晶成長させる。これにより、ｐ型窒化ガリウム領域１６ａが形成される。次に、MOCVD法を利用して、ｐ型窒化ガリウム領域１６ａの表面全体に窒化アルミニウムの格子不整合層１４を結晶成長させる。次に、図１２に示すように、格子不整合層１４の表面に絶縁膜１３をパターニングした後、格子不整合層１４の一部を除去する。この工程は、第１実施例と同様に、ウェットエッチング技術を利用することができる。
格子不整合層１４の一部を除去した後、絶縁膜１３を除去して、図１３に示すように、MOCVD法を利用して、格子不整合層１４とｐ型窒化ガリウム領域１６ａの表面からｐ型不純物を含む窒化ガリウムを、所望の窒化ガリウム領域１６の膜厚の半分程度までさらに結晶成長させる。これにより、ｐ型窒化ガリウム領域１６中に格子不整合層１４が形成されている構造となる。格子定数の違いから格子不整合層１４の表面には転位が高密度に存在する高転位密度領域１８が形成される。一方、格子定数が一致することから、格子不整合層１４の下面の領域を含む下地層１２の表面には転位が低密度にしか存在しない低転位密度領域１９が形成される。
次に、一旦自然酸化膜を全て除去した後、図１４に示すように、再び全面に絶縁膜２９を形成する。次に、スイッチング構造体を形成する工程は実施例１と同じであるため、説明を省略する。スイッチング構造体を形成する工程を経て、図２に示す半導体装置２を形成することができる。
下地層１２を結晶成長させる工程までは第１実施例の製造方法で示した手順と同様であるため、説明を省略する。次に、図１１に示すように、下地層１２の表面からｐ型不純物を含む窒化ガリウムを、所望するｐ型窒化ガリウム領域１６の膜厚の半分程度まで結晶成長させる。これにより、ｐ型窒化ガリウム領域１６ａが形成される。次に、MOCVD法を利用して、ｐ型窒化ガリウム領域１６ａの表面全体に窒化アルミニウムの格子不整合層１４を結晶成長させる。次に、図１２に示すように、格子不整合層１４の表面に絶縁膜１３をパターニングした後、格子不整合層１４の一部を除去する。この工程は、第１実施例と同様に、ウェットエッチング技術を利用することができる。
格子不整合層１４の一部を除去した後、絶縁膜１３を除去して、図１３に示すように、MOCVD法を利用して、格子不整合層１４とｐ型窒化ガリウム領域１６ａの表面からｐ型不純物を含む窒化ガリウムを、所望の窒化ガリウム領域１６の膜厚の半分程度までさらに結晶成長させる。これにより、ｐ型窒化ガリウム領域１６中に格子不整合層１４が形成されている構造となる。格子定数の違いから格子不整合層１４の表面には転位が高密度に存在する高転位密度領域１８が形成される。一方、格子定数が一致することから、格子不整合層１４の下面の領域を含む下地層１２の表面には転位が低密度にしか存在しない低転位密度領域１９が形成される。
次に、一旦自然酸化膜を全て除去した後、図１４に示すように、再び全面に絶縁膜２９を形成する。次に、スイッチング構造体を形成する工程は実施例１と同じであるため、説明を省略する。スイッチング構造体を形成する工程を経て、図２に示す半導体装置２を形成することができる。
（第３実施例）
図３に、スイッチング構造体として横型のHEMT構造体を備えた半導体装置３の断面図を模式的に示す。基板１０からｐ型窒化ガリウム領域１６までの構造は図１に示したMISFET構造体を備えた半導体装置１と同様であるため、その説明を省略する。
半導体装置３は、低転位密度領域１９の表面に形成されている窒化物半導体下層５２を備えている。窒化物半導体下層５２は、ｎ型の不純物を含んでいる窒化ガリウムで形成されている。ｎ型の不純物にはシリコン（Si）が用いられており、そのキャリア濃度は約1×1016cm-3に調整されている。窒化物半導体下層５２の厚みは、約50nm〜300nmである。
半導体装置３はさらに、窒化物半導体下層５２の表面に形成されている窒化物半導体上層５４を備えている。窒化物半導体上層５４は、不純物が含まれていない窒化アルミニウムガリウム（AlGaN）で形成されている。窒化物半導体上層５４の厚さは約30nmである。窒化ガリウムで形成されている窒化物半導体下層５２のバンドギャップの幅は、窒化アルミニウムガリウムで形成されている窒化物半導体上層５４のバンドギャップの幅よりも小さい。窒化物半導体上層５４と窒化物半導体下層５２の接合面はヘテロ接合であり、界面付近には二次元電子ガス層５３が形成されている。
図３に、スイッチング構造体として横型のHEMT構造体を備えた半導体装置３の断面図を模式的に示す。基板１０からｐ型窒化ガリウム領域１６までの構造は図１に示したMISFET構造体を備えた半導体装置１と同様であるため、その説明を省略する。
半導体装置３は、低転位密度領域１９の表面に形成されている窒化物半導体下層５２を備えている。窒化物半導体下層５２は、ｎ型の不純物を含んでいる窒化ガリウムで形成されている。ｎ型の不純物にはシリコン（Si）が用いられており、そのキャリア濃度は約1×1016cm-3に調整されている。窒化物半導体下層５２の厚みは、約50nm〜300nmである。
半導体装置３はさらに、窒化物半導体下層５２の表面に形成されている窒化物半導体上層５４を備えている。窒化物半導体上層５４は、不純物が含まれていない窒化アルミニウムガリウム（AlGaN）で形成されている。窒化物半導体上層５４の厚さは約30nmである。窒化ガリウムで形成されている窒化物半導体下層５２のバンドギャップの幅は、窒化アルミニウムガリウムで形成されている窒化物半導体上層５４のバンドギャップの幅よりも小さい。窒化物半導体上層５４と窒化物半導体下層５２の接合面はヘテロ接合であり、界面付近には二次元電子ガス層５３が形成されている。
半導体装置３はさらに、窒化物半導体上層５４の表面に形成されているドレイン電極６６とソース電極６８を備えている。ドレイン電極６６は、窒化物半導体上層５４の一部を介して半導体下層５２に対向している。ソース電極６８は、窒化物半導体上層５４の他の一部を介して窒化物半導体下層５２に対向している。ソース電極６８はボディ電極２０側に配置されている。ドレイン電極６６とソース電極６８とボディ電極２０に用いられている材料は半導体装置１と同様である。なお、窒化物半導体上層５４の一部にｎ型不純物を導入し、ドレイン電極６６と半導体下層５２がそのｎ型不純物が導入された領域を介して接続するように構成してもよい。同様に、窒化物半導体上層５４の一部にｎ型不純物を導入し、ソース電極６８と半導体下層５２がそのｎ型不純物が導入された領域を介して接続するように構成してもよい。
半導体装置３はさらに、ドレイン電極６６とソース電極６８の間に配置されているゲート電極６０を備えている。ゲート電極６０は、窒化物半導体上層５４の表面にゲート絶縁膜５９を介して対向している。ゲート電極６０の材料にはニッケル（Ni）、アルミニウム（Al）、多結晶シリコン（Poly-Si）などが用いられている。ゲート絶縁膜５９の材料にはシリコン酸化膜（SiO）、あるいはシリコン窒化膜（SiN）が用いられている。ゲート絶縁膜は省略することができる。ゲート絶縁膜５９を省略しても、ゲート電極６０と窒化物半導体上層５４はオーミック接触しない。ゲート電極６０は低転位密度領域１９の表面に形成されることになり、その接触抵抗が高く、ショットキー特性となる。
半導体装置３はさらに、ドレイン電極６６とソース電極６８の間に配置されているゲート電極６０を備えている。ゲート電極６０は、窒化物半導体上層５４の表面にゲート絶縁膜５９を介して対向している。ゲート電極６０の材料にはニッケル（Ni）、アルミニウム（Al）、多結晶シリコン（Poly-Si）などが用いられている。ゲート絶縁膜５９の材料にはシリコン酸化膜（SiO）、あるいはシリコン窒化膜（SiN）が用いられている。ゲート絶縁膜は省略することができる。ゲート絶縁膜５９を省略しても、ゲート電極６０と窒化物半導体上層５４はオーミック接触しない。ゲート電極６０は低転位密度領域１９の表面に形成されることになり、その接触抵抗が高く、ショットキー特性となる。
次に、半導体装置３の動作を説明する。
上記したように、窒化物半導体下層５２と窒化物半導体上層５４の界面付近には二次元電子ガス層５３が形成されている。このため、ゲート電極６０に電圧を印加していない状態では、二次元電子ガス層５３がチャネルとなり、ドレイン電極６６からソース電極６８まで電流経路が形成されている。半導体装置３は、ノーマリオンとして動作する。
ゲート電極６０に負の電圧を印加すると、ニ次元電子ガス層５３の一部に空乏層が形成され、電子の移動が遮断される。半導体装置３は、ゲート電極６０に印加する電圧を切換えることで、導通状態と非導通状態を経時的に切換えることができる。
上記したように、窒化物半導体下層５２と窒化物半導体上層５４の界面付近には二次元電子ガス層５３が形成されている。このため、ゲート電極６０に電圧を印加していない状態では、二次元電子ガス層５３がチャネルとなり、ドレイン電極６６からソース電極６８まで電流経路が形成されている。半導体装置３は、ノーマリオンとして動作する。
ゲート電極６０に負の電圧を印加すると、ニ次元電子ガス層５３の一部に空乏層が形成され、電子の移動が遮断される。半導体装置３は、ゲート電極６０に印加する電圧を切換えることで、導通状態と非導通状態を経時的に切換えることができる。
ドレイン電極６６とソース電極６８の間に高電圧が印加される場合は、アバランシェ現象によりホールが発生する。発生したホールは、ｐ型窒化ガリウム領域１６に移動し、高転位密度領域１８に形成されている接触抵抗が低いボディ電極２０に円滑に排出される。
なお、半導体装置３は、ノーマリオフとして動作させることもできる。半導体装置３をノーマリオフで動作させる場合は、窒化物半導体下層５２の厚みを50nm以下に形成するのが望ましい。窒化物半導体下層５２の厚みが50nm以下であると、ゲート電極６０に電圧が印加されていない状態で、ｐ型窒化物半導体領域１６とｎ型窒化物半導体下層５２の接合面からｎ型窒化物半導体下層５２に向けて空乏層が伸展し、その空乏層が窒化物半導体下層５２と窒化物半導体上層５４の界面にまで達する。したがって、ゲート電極６０に電圧が印加されていない状態で、ドレイン電極６６からソース電極６８までの電流経路が遮断される。一方、ゲート電極６０に正の電圧を印加すると、空乏層の伸展を収縮させ、窒化物半導体下層５２と窒化物半導体上層５４の界面に二次元電子ガス層を発生させることができる。即ち、窒化物半導体下層５２の厚みが50nm以下に形成されていると、半導体装置３は、ノーマリオフとして動作する。
次に半導体装置３の製造方法について説明する。
ｐ型窒化ガリウム領域１６を結晶成長させる工程まで（図７から図９まで）は第１実施例の製造方法で示した手順と同様であるため、説明を省略する。
図９の状態まで進めた後、図１５に示すように、ｐ型窒化ガリウム領域１６の表面にｎ型の不純物を含む窒化物半導体下層５２をエピタキシャル成長させる。ｎ型不純物としてはシリコンをドープする。さらに窒化物半導体下層５２の表面に不純物を含まない窒化物半導体上層５４をエピタキシャル成長させる。
次に、図１６に示すように、窒化物半導体上層５４の表面に絶縁膜５９を形成する。次に、高転位密度領域１８の表面上に形成された窒化物半導体下層５２と窒化物半導体上層５４および絶縁膜５９を除去し、高転位密度領域１８の表面にボディ電極２０を形成する。次に、ドレイン電極６６およびソース電極６８に対応する絶縁膜５９を除去し、ドレイン電極６６とソース電極６８を形成する。最後に、ドレイン電極６６とソース電極６８の間の絶縁膜５９の表面に、ニッケル（Ni）、アルミニウム（Al）、多結晶シリコン（Poly-Si）などを主材料とするゲート電極６０を形成する。これらの工程を経て、図３に示す半導体装置３を形成することができる。
ｐ型窒化ガリウム領域１６を結晶成長させる工程まで（図７から図９まで）は第１実施例の製造方法で示した手順と同様であるため、説明を省略する。
図９の状態まで進めた後、図１５に示すように、ｐ型窒化ガリウム領域１６の表面にｎ型の不純物を含む窒化物半導体下層５２をエピタキシャル成長させる。ｎ型不純物としてはシリコンをドープする。さらに窒化物半導体下層５２の表面に不純物を含まない窒化物半導体上層５４をエピタキシャル成長させる。
次に、図１６に示すように、窒化物半導体上層５４の表面に絶縁膜５９を形成する。次に、高転位密度領域１８の表面上に形成された窒化物半導体下層５２と窒化物半導体上層５４および絶縁膜５９を除去し、高転位密度領域１８の表面にボディ電極２０を形成する。次に、ドレイン電極６６およびソース電極６８に対応する絶縁膜５９を除去し、ドレイン電極６６とソース電極６８を形成する。最後に、ドレイン電極６６とソース電極６８の間の絶縁膜５９の表面に、ニッケル（Ni）、アルミニウム（Al）、多結晶シリコン（Poly-Si）などを主材料とするゲート電極６０を形成する。これらの工程を経て、図３に示す半導体装置３を形成することができる。
（第４実施例）
図４に、スイッチング構造体として横型のHEMT構造体を備えた他の半導体装置４の断面図を模式的に示す。半導体装置４の構造は、ｐ型窒化ガリウム領域１６中の一部に格子不整合層１４が形成されている点で半導体装置３と異なる。
図４に、スイッチング構造体として横型のHEMT構造体を備えた他の半導体装置４の断面図を模式的に示す。半導体装置４の構造は、ｐ型窒化ガリウム領域１６中の一部に格子不整合層１４が形成されている点で半導体装置３と異なる。
半導体装置４の動作およびホールの排出については実施例３と同じであるため、説明を省略する。半導体装置３および半導体装置４は、半導体装置１および半導体装置２の構造と同じように、不純物を含まない下地層１２がバッファ層としての役割を果たす。そのため、半導体装置４のように格子不整合層１４がｐ型窒化ガリウム領域１６中に形成されていると、格子不整合層１４と下地層１２の間のｐ型窒化ガリウム領域１６は転位の少ない領域が存在し、格子不整合層１４と下地層１２の間がこの転位の少ない領域によって電気的に絶縁される。この結果、半導体装置４の形態によると、リーク電流が抑制される。
半導体装置４の製造方法について、ｐ型窒化ガリウム領域１６をさらに結晶成長させる工程まで（図１１から図１３まで）は実施例２の製造方法で示した手順と同じであるため、説明を省略する。その後、実施例３の製造方法で示した工程と同じ手順を経て（図１７、図１８）、図４に示す半導体装置４を形成することができる。
（第５実施例）
図５に、スイッチング構造体として電流を縦方向に流すことが可能なHEMT構造体を備えた半導体装置５の断面図を模式的に示す。半導体装置５は、第３実施例の半導体装置３の変形例である。以下、第３実施例の半導体装置３と異なる点を中心に説明する。
半導体装置５の基板７０と下地層１２は、ｎ型の不純物を含んでいることを特徴としている。さらに、半導体装置５は、平面視したときに、格子不整合層１４が存在しない範囲のｐ型窒化物半導体領域１９の表面から裏面まで貫通して下地層１２に接しており、ｎ型の不純物を含む窒化ガリウムのｎ型窒化物半導体領域１２ａを備えていることを特徴としている。これにより、下地層１２と窒化物半導体下層５２は、ｎ型窒化物半導体領域１２ａを介して電気的に接続している。半導体装置５は、下地層１２の裏面に形成されており、ｎ型の不純物を含む窒化ガリウムの半導体基板７０を備えている。なお、半導体基板７０は、下地層１２の一部と評価することもできる。ｎ型窒化物半導体領域１２ａと下地層１２と半導体基板７０のｎ型の不純物には、シリコンが用いられている。半導体装置５はさらに、半導体基板７０の裏面に形成されているドレイン電極８６を備えている。ドレイン電極８６は、第３実施例の半導体装置３とは異なり、裏面側に配置されている。
図５に、スイッチング構造体として電流を縦方向に流すことが可能なHEMT構造体を備えた半導体装置５の断面図を模式的に示す。半導体装置５は、第３実施例の半導体装置３の変形例である。以下、第３実施例の半導体装置３と異なる点を中心に説明する。
半導体装置５の基板７０と下地層１２は、ｎ型の不純物を含んでいることを特徴としている。さらに、半導体装置５は、平面視したときに、格子不整合層１４が存在しない範囲のｐ型窒化物半導体領域１９の表面から裏面まで貫通して下地層１２に接しており、ｎ型の不純物を含む窒化ガリウムのｎ型窒化物半導体領域１２ａを備えていることを特徴としている。これにより、下地層１２と窒化物半導体下層５２は、ｎ型窒化物半導体領域１２ａを介して電気的に接続している。半導体装置５は、下地層１２の裏面に形成されており、ｎ型の不純物を含む窒化ガリウムの半導体基板７０を備えている。なお、半導体基板７０は、下地層１２の一部と評価することもできる。ｎ型窒化物半導体領域１２ａと下地層１２と半導体基板７０のｎ型の不純物には、シリコンが用いられている。半導体装置５はさらに、半導体基板７０の裏面に形成されているドレイン電極８６を備えている。ドレイン電極８６は、第３実施例の半導体装置３とは異なり、裏面側に配置されている。
ソース電極６８は、平面視したときにｎ型窒化物半導体領域１２ａが存在していない範囲の窒化物半導体上層５４の表面の一部に形成されている。ソース電極６８は窒化物半導体上層５４を介して窒化物半導体５２に対向している。ゲート電極６０は、ゲート絶縁膜５９を介して窒化物半導体上層５４と窒化物半導体下層５２に対向している。ゲート電極６０は、少なくともソース電極６８とｎ型窒化物半導体領域１２ａを隔てている窒化物半導体上層５４の表面に形成されている。この場合も、ゲート絶縁膜５９は省略することができる。ゲート絶縁膜５９を省略しても、ゲート電極６０と窒化物半導体上層５４はオーミック接触しない。ゲート電極６０は低転位密度領域１９の表面に形成されることになり、その接触抵抗が高く、ショットキー特性となる。
次に、半導体装置５の動作を説明する
窒化物半導体下層５２と窒化物半導体上層５４の界面付近には二次元電子ガス層５３が形成されている。このため、ゲート電極６０に電圧を印加していない状態では、二次元電子ガス層５３に多量の電子が誘起される。これらの電子は、窒化物半導体下層５２とｎ型半導体領域１２ａとｎ型の下地層１２とｎ型の半導体基板７０を縦方向に移動し、ドレイン電極８６にまで達する。半導体装置５では、ゲート電極６０に電圧を印加していない状態でソース電極６８とドレイン電極８６の間に電流経路が形成されるので、ノーマリオンとして動作する。
ゲート電極６０に負の電圧を印加すると、窒化物半導体下層５２と窒化物半導体上層５４の接合面の一部に空乏層が形成され、窒化物半導体下層５２と窒化物半導体上層５４の接合面の一部に電子が存在できない状態が形成される。半導体装置５では、平面視したときに、ソース電極６８とｎ型窒化物半導体領域１２ａを分離している範囲にゲート電極６０が配置されているので、ゲート電極６０の直下の窒化物半導体下層５２と窒化物半導体上層５４の接合面に電子が存在できない状態が形成される。この結果、電子の移動は、ソース電極６８とｎ型半導体領域１２ａの間で遮断されるので、ソース電極６８とドレイン電極８６の間に電流を流すことができない。半導体装置５は、ゲート電極６０に印加する電圧を切換えることで、導通状態と非導通状態を経時的に切換えることができる。
窒化物半導体下層５２と窒化物半導体上層５４の界面付近には二次元電子ガス層５３が形成されている。このため、ゲート電極６０に電圧を印加していない状態では、二次元電子ガス層５３に多量の電子が誘起される。これらの電子は、窒化物半導体下層５２とｎ型半導体領域１２ａとｎ型の下地層１２とｎ型の半導体基板７０を縦方向に移動し、ドレイン電極８６にまで達する。半導体装置５では、ゲート電極６０に電圧を印加していない状態でソース電極６８とドレイン電極８６の間に電流経路が形成されるので、ノーマリオンとして動作する。
ゲート電極６０に負の電圧を印加すると、窒化物半導体下層５２と窒化物半導体上層５４の接合面の一部に空乏層が形成され、窒化物半導体下層５２と窒化物半導体上層５４の接合面の一部に電子が存在できない状態が形成される。半導体装置５では、平面視したときに、ソース電極６８とｎ型窒化物半導体領域１２ａを分離している範囲にゲート電極６０が配置されているので、ゲート電極６０の直下の窒化物半導体下層５２と窒化物半導体上層５４の接合面に電子が存在できない状態が形成される。この結果、電子の移動は、ソース電極６８とｎ型半導体領域１２ａの間で遮断されるので、ソース電極６８とドレイン電極８６の間に電流を流すことができない。半導体装置５は、ゲート電極６０に印加する電圧を切換えることで、導通状態と非導通状態を経時的に切換えることができる。
ドレイン電極８６とソース電極６８の間に高電圧が印加される場合は、アバランシェ現象によりホールが発生する。発生したホールは、ｐ型窒化ガリウム領域１６に移動し、高転位密度領域１８に形成されている接触抵抗が低いボディ電極２０に円滑に排出される。
なお、半導体装置５では、ノーマリオフとして動作させることもできる。ノーマリオフとして動作させる場合は、窒化物半導体下層５２の厚みを50nm以下に形成するのが好ましい。窒化物半導体下層５２の厚みが50nm以下に形成されていると、ゲート電極６０に電圧が印加されていない状態で、ｐ型窒化物半導体領域１２と窒化物半導体下層５２の接合面から窒化物半導体下層５２に向けて空乏層が伸展し、その空乏層が窒化物半導体下層５２と窒化物半導体上層５４の界面にまで達する。したがって、ゲート電極６０に電圧が印加されていない状態で、ドレイン電極８６からソース電極６８までの電流経路が遮断される。一方、ゲート電極６０に正の電圧を印加すると、空乏層の伸展を収縮させ、窒化物半導体下層５２と窒化物半導体上層５４の界面に二次元電子ガス層を発生させることができる。即ち、窒化物半導体下層５２の厚みが50nm以下に形成されていると、半導体装置５は、ノーマリオフとして動作させることができる。
本実施例では、高転位密度領域１８にボディ電極２０が形成されているので、ボディ電極２０とｐ型窒化物半導体領域１２の接触抵抗が低く、ｐ型窒化物半導体領域１２の電位を安定させることができる。半導体装置５の動作を安定させることができる。
本実施例では、高転位密度領域１８にボディ電極２０が形成されているので、ボディ電極２０とｐ型窒化物半導体領域１２の接触抵抗が低く、ｐ型窒化物半導体領域１２の電位を安定させることができる。半導体装置５の動作を安定させることができる。
次に半導体装置５の製造方法について説明する。
まず図１９に示すように、ｎ型不純物としてシリコンを含む窒化ガリウムの半導体基板７０を用意し、MOCVD法を利用して、その表面全体にｎ型不純物としてシリコンを含む下地層１２を結晶成長させる。その後、ｐ型窒化ガリウム領域１６を形成する工程までは第１実施例の半導体装置製造方法で示した手順と同じである。
次に、図２０に示すように、ドライエッチング技術を利用して低転位密度領域１９においてｐ型窒化ガリウム１６を貫通するトレンチを形成する。
次に、図２１に示すように、ｐ型窒化ガリウム領域１６と下地層１２の表面に、ｎ型の窒化物半導体を連続してエピタキシャル成長させる。これによって、トレンチ内にｎ型の窒化物半導体１２ａとｐ型窒化ガリウム領域１６の表面に、窒化物半導体下層５２が形成される。ｎ型の窒化物半導体１２ａとｎ型の窒化物半導体下層５２には、ｎ型不純物であるシリコンを導入する。
さらに窒化物半導体下層５２の表面に不純物を含まない窒化物半導体上層５４をエピタキシャル成長させる。窒化物半導体上層５４の材料には窒化アルミニウムガリウム（AlGaN）を用いる。窒化物半導体上層５４には不純物はドープしない。
次に、図２２に示すように、窒化物半導体上層５４の表面に絶縁膜５９を形成する。その後に、高転位密度領域１８の表面上に形成された窒化物半導体下層５２と窒化物半導体上層５４と絶縁膜５９を除去し、高転位密度領域１８の表面にボディ電極２０を形成する。次に、１対のソース電極６８に対応する領域の絶縁膜５９を除去し、１対のソース電極６８を形成する。次に、１対のソース電極６８を隔てている絶縁膜５９の表面に、ニッケル（Ni）、アルミニウム（Al）、多結晶シリコン（Poly-Si）などを主材料とするゲート電極６０を形成する。最後に、半導体基板７０の裏面全体にドレイン電極８６を形成する。これらの工程を経て、図５に示す半導体装置５を形成することができる。
まず図１９に示すように、ｎ型不純物としてシリコンを含む窒化ガリウムの半導体基板７０を用意し、MOCVD法を利用して、その表面全体にｎ型不純物としてシリコンを含む下地層１２を結晶成長させる。その後、ｐ型窒化ガリウム領域１６を形成する工程までは第１実施例の半導体装置製造方法で示した手順と同じである。
次に、図２０に示すように、ドライエッチング技術を利用して低転位密度領域１９においてｐ型窒化ガリウム１６を貫通するトレンチを形成する。
次に、図２１に示すように、ｐ型窒化ガリウム領域１６と下地層１２の表面に、ｎ型の窒化物半導体を連続してエピタキシャル成長させる。これによって、トレンチ内にｎ型の窒化物半導体１２ａとｐ型窒化ガリウム領域１６の表面に、窒化物半導体下層５２が形成される。ｎ型の窒化物半導体１２ａとｎ型の窒化物半導体下層５２には、ｎ型不純物であるシリコンを導入する。
さらに窒化物半導体下層５２の表面に不純物を含まない窒化物半導体上層５４をエピタキシャル成長させる。窒化物半導体上層５４の材料には窒化アルミニウムガリウム（AlGaN）を用いる。窒化物半導体上層５４には不純物はドープしない。
次に、図２２に示すように、窒化物半導体上層５４の表面に絶縁膜５９を形成する。その後に、高転位密度領域１８の表面上に形成された窒化物半導体下層５２と窒化物半導体上層５４と絶縁膜５９を除去し、高転位密度領域１８の表面にボディ電極２０を形成する。次に、１対のソース電極６８に対応する領域の絶縁膜５９を除去し、１対のソース電極６８を形成する。次に、１対のソース電極６８を隔てている絶縁膜５９の表面に、ニッケル（Ni）、アルミニウム（Al）、多結晶シリコン（Poly-Si）などを主材料とするゲート電極６０を形成する。最後に、半導体基板７０の裏面全体にドレイン電極８６を形成する。これらの工程を経て、図５に示す半導体装置５を形成することができる。
（第６実施例）
図６に、スイッチング構造体として電流を縦方向に流すことが可能なHEMT構造体を備えた他の半導体装置６の断面図を模式的に示す。半導体装置６の構造は、ｐ型窒化ガリウム領域１６中の一部に格子不整合層１４が形成されている点で半導体装置５と異なる。
図６に、スイッチング構造体として電流を縦方向に流すことが可能なHEMT構造体を備えた他の半導体装置６の断面図を模式的に示す。半導体装置６の構造は、ｐ型窒化ガリウム領域１６中の一部に格子不整合層１４が形成されている点で半導体装置５と異なる。
半導体装置６の動作およびホールの排出については実施例３と同じであるため、説明を省略する。
ｐ型窒化ガリウム領域１６は、ボディ電極２０に電気的に接続されている。ボディ電極２０とソース電極６８は同電位なので、ドレイン・ソース間電圧は、ｐ型窒化ガリウム領域１６と下地層１２の間のｐｎ接合に高電圧が印加される。例えば、半導体装置３のように格子不整合層１４がｐ型窒化ガリウム領域１６の下面に設けられていると、前記したように、転位が格子不整合層１４内にも存在している場合は、格子不整合層１４と下地層１２の間に高電圧が印加され、リーク電流の増加や耐圧の劣化を引き起こす。しかし半導体装置６では、格子不整合層１４がｐ型窒化ガリウム領域１６中に形成されており、下地層１２から隔てられている。このため、ｐ型窒化ガリウム領域１６と下地層１２の間には、良好なｐｎ接合が形成されているので、リーク電流の増加や耐圧の劣化が抑制される。
ｐ型窒化ガリウム領域１６は、ボディ電極２０に電気的に接続されている。ボディ電極２０とソース電極６８は同電位なので、ドレイン・ソース間電圧は、ｐ型窒化ガリウム領域１６と下地層１２の間のｐｎ接合に高電圧が印加される。例えば、半導体装置３のように格子不整合層１４がｐ型窒化ガリウム領域１６の下面に設けられていると、前記したように、転位が格子不整合層１４内にも存在している場合は、格子不整合層１４と下地層１２の間に高電圧が印加され、リーク電流の増加や耐圧の劣化を引き起こす。しかし半導体装置６では、格子不整合層１４がｐ型窒化ガリウム領域１６中に形成されており、下地層１２から隔てられている。このため、ｐ型窒化ガリウム領域１６と下地層１２の間には、良好なｐｎ接合が形成されているので、リーク電流の増加や耐圧の劣化が抑制される。
半導体装置６の製造方法について、下地層１２を結晶成長させる工程までは実施例５の製造方法で示した手順と同様であるため、説明を省略する。次に、図２３に示すように、下地層１２の表面からｐ型不純物を含む窒化ガリウムを、所望の窒化ガリウム領域１６の膜厚の半分程度まで結晶成長させる。これによって、ｐ型窒化ガリウム領域１６ａが形成される。次に、MOCVD法を利用して、ｐ型窒化ガリウム領域１６ａの表面全体に窒化アルミニウムの格子不整合層１４を結晶成長させる。次に、格子不整合層１４の表面に絶縁膜１３をパターニングして、格子不整合層１４の一部を除去した後、絶縁膜１３を除去する。この工程も実施例５の製造方法で示した手順と同様であるため、説明を省略する。
格子不整合層１４の一部を除去した後、MOCVD法を利用して、格子不整合層１４とｐ型窒化ガリウム領域１６ａの表面からｐ型不純物を含む窒化ガリウムを、所望の窒化ガリウム領域１６の膜厚の半分程度までさらに結晶成長させる。これにより、ｐ型窒化ガリウム領域１６中に格子不整合層１４が形成されている構造となる。
その後、図２４に示すように、ｐ型窒化ガリウム領域１６を貫通するトレンチを形成する。HEMT構造体を形成する工程（図２５、図２６）は第５実施例の製造方法で示した手順と同じであるため、説明を省略する。これらの工程を経て、図６に示す半導体装置６を形成することができる。
格子不整合層１４の一部を除去した後、MOCVD法を利用して、格子不整合層１４とｐ型窒化ガリウム領域１６ａの表面からｐ型不純物を含む窒化ガリウムを、所望の窒化ガリウム領域１６の膜厚の半分程度までさらに結晶成長させる。これにより、ｐ型窒化ガリウム領域１６中に格子不整合層１４が形成されている構造となる。
その後、図２４に示すように、ｐ型窒化ガリウム領域１６を貫通するトレンチを形成する。HEMT構造体を形成する工程（図２５、図２６）は第５実施例の製造方法で示した手順と同じであるため、説明を省略する。これらの工程を経て、図６に示す半導体装置６を形成することができる。
実施例２、実施例４、実施例６における半導体装置では、格子不整合層がｐ型窒化物半導体領域１６の膜厚の半分の位置に形成されることが好ましい。キャリアの排出効果と耐圧効果のバランスが最も優れているからである。このような形態は、窒化ガリウムを、所望する窒化ガリウム領域１６の膜厚の半分まで結晶成長させることにより容易に実現することができる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
トランジスタの実施例の断面図を示す
半導体装置１の断面図を示す。
半導体装置２の断面図を示す。
半導体装置３の断面図を示す。
半導体装置４の断面図を示す。
半導体装置５の断面図を示す。
半導体装置６の断面図を示す。
半導体装置１を製造する過程を示す。
半導体装置１を製造する過程を示す。
半導体装置１を製造する過程を示す。
半導体装置１を製造する過程を示す。
半導体装置２を製造する過程を示す。
半導体装置２を製造する過程を示す。
半導体装置２を製造する過程を示す。
半導体装置２を製造する過程を示す。
半導体装置３を製造する過程を示す。
半導体装置３を製造する過程を示す。
半導体装置４を製造する過程を示す。
半導体装置４を製造する過程を示す。
半導体装置５を製造する過程を示す。
半導体装置５を製造する過程を示す。
半導体装置５を製造する過程を示す。
半導体装置５を製造する過程を示す。
半導体装置６を製造する過程を示す。
半導体装置６を製造する過程を示す。
半導体装置６を製造する過程を示す。
半導体装置６を製造する過程を示す。
MOSFET構造を有する半導体装置の例としてMOSFET１００を示す。
１０、１１０：基板
１２：半導体下地層
１３、２９、５９、１２９：絶縁膜
１４：格子不整合層
１６、１６ａ、１１６：ｐ型窒化物半導体領域（ｐ型窒化ガリウム領域）
１８：高転位密度領域
１９：低転位密度領域
２０、１２０：ボディ電極
２２、１２２：ドレイン領域
２４、１２４：ソース領域
２６、６６、８６、１２６：ドレイン電極
２８、６８、１２８：ソース電極
３０、６０、１３０：ゲート電極
５２：半導体下層
５３：二次元電子ガス層
５４：半導体上層
７０：半導体基板
１２：半導体下地層
１３、２９、５９、１２９：絶縁膜
１４：格子不整合層
１６、１６ａ、１１６：ｐ型窒化物半導体領域（ｐ型窒化ガリウム領域）
１８：高転位密度領域
１９：低転位密度領域
２０、１２０：ボディ電極
２２、１２２：ドレイン領域
２４、１２４：ソース領域
２６、６６、８６、１２６：ドレイン電極
２８、６８、１２８：ソース電極
３０、６０、１３０：ゲート電極
５２：半導体下層
５３：二次元電子ガス層
５４：半導体上層
７０：半導体基板
Claims (17)
- 高転位密度領域と低転位密度領域を有するとともに、ｐ型の不純物を含むｐ型窒化物半導体領域と、
ｐ型窒化物半導体領域の高転位密度領域の表面の少なくとも一部に形成されている電極と、
を備えている半導体装置。 - 高転位密度領域を介して前記電極に対向している格子不整合層をさらに備えており、
格子不整合層とｐ型窒化物半導体領域の格子定数が不一致であることを特徴とする請求項１の半導体装置。 - 格子不整合層は、ｐ型窒化物半導体領域中の一部に形成されており、
格子不整合層と電極の間に高転位密度領域が存在することを特徴とする請求項２の半導体装置。 - 窒化物半導体の下地層と、
下地層の表面の一部に形成されている格子不整合層と、
下地層から格子不整合層に跨って伸びる範囲の下地層と格子不整合層の表面に形成されているとともに、ｐ型の不純物を含むｐ型窒化物半導体領域と、
平面視したときに格子不整合層が存在する範囲のｐ型窒化物半導体領域の表面の少なくとも一部に形成されている電極と、
平面視したときに格子不整合層が存在しない範囲に形成されているスイッチング構造体とを備えており、
下地層とｐ型窒化物半導体領域の格子定数の差が、格子不整合層とｐ型窒化物半導体領域の格子定数の差よりも小さいことを特徴とする半導体装置。 - 窒化物半導体の下地層と、
下地層の表面に形成されているとともに、ｐ型の不純物を含むｐ型窒化物半導体領域と、
ｐ型窒化物半導体領域中の一部に形成されている格子不整合層と、
平面視したときに格子不整合層が存在する範囲のｐ型窒化物半導体領域の表面の少なくとも一部に形成されている電極と、
平面視したときに格子不整合層が存在しない範囲に形成されているスイッチング構造体とを備えており、
下地層とｐ型窒化物半導体領域の格子定数の差が、格子不整合層とｐ型窒化物半導体領域の格子定数の差よりも小さいことを特徴とする半導体装置。 - 前記スイッチング構造体が、
平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域の表面の一部に形成されているとともに、ｎ型の不純物を含むドレイン領域と、
平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域の表面の一部に形成されており、ｐ型窒化物半導体領域によってドレイン領域から隔てられているとともに、ｎ型の不純物を含むソース領域と、
ドレイン領域とソース領域を隔てているｐ型窒化物半導体領域にゲート絶縁膜を介して対向しているゲート電極を備えていることを特徴とする請求項４又は５の半導体装置。 - 前記スイッチング構造体が、
平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域の表面に形成されている窒化物半導体下層と、
窒化物半導体下層の表面に形成されている窒化物半導体上層と、
窒化物半導体上層の表面の一部に形成されているドレイン電極と、
窒化物半導体上層の表面の他の一部に形成されているソース電極と、
ドレイン電極とソース電極を隔てている窒化物半導体上層の表面上の少なくとも一部に形成されているゲート電極を備えており、
窒化物半導体下層のバンドギャップの幅は、窒化物半導体上層のバンドギャップの幅よりも小さいことを特徴とする請求項４又は５の半導体装置。 - 前記スイッチング構造体が、
平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域の表面から裏面まで貫通して下地層に接しているとともに、ｎ型の不純物を含むｎ型窒化物半導体領域と、
平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域とｎ型窒化物半導体領域の表面に形成されている窒化物半導体下層と、
窒化物半導体下層の表面に形成されている窒化物半導体上層と、
平面視したときにｎ型窒化物半導体領域が存在していない範囲の窒化物半導体上層の表面の一部に形成されているソース電極と、
平面視したときにソース電極とｎ型窒化物半導体領域を隔てている窒化物半導体上層の表面上の少なくとも一部に形成されているゲート電極と、
下地層の裏面に電気的に接続されているドレイン電極を備えており、
窒化物半導体下層のバンドギャップの幅が窒化物半導体上層のバンドギャップの幅よりも小さいことを特徴とする請求項４又は５の半導体装置。 - 下地層とｐ型窒化物半導体領域に同一種類の半導体が用いられていることを特徴とする請求項４〜８のいずれかの半導体装置。
- 下地層とｐ型窒化物半導体領域に窒化ガリウムが用いられており、
格子不整合層に窒化アルミニウムが用いられている、
ことを特徴とする請求項９の半導体装置。 - 半導体装置を製造する方法であって、
窒化物半導体の下地層の表面の一部に格子不整合層を形成する工程と、
下地層から格子不整合層に跨って伸びる範囲の下地層と格子不整合層の表面にｐ型窒化物半導体領域を結晶成長させる工程と、
平面視したときに格子不整合層が存在する範囲のｐ型窒化物半導体領域の表面の少なくとも一部に電極を形成する工程と、
平面視したときに格子不整合層が存在しない範囲にスイッチング構造体を形成する工程とを備えており、
下地層とｐ型窒化物半導体領域の格子定数の差が、格子不整合層とｐ型窒化物半導体領域の格子定数の差よりも小さいことを特徴とする製造方法。 - 半導体装置を製造する方法であって、
下地層の表面にｐ型窒化物半導体領域を結晶成長させる工程と、
ｐ型窒化物半導体領域の表面の一部に格子不整合層を形成する工程と、
ｐ型窒化物半導体領域の表面から格子不整合層に跨って伸びる範囲のｐ型窒化物半導体領域と格子不整合層の表面にさらにｐ型窒化物半導体領域を結晶成長させる工程と、
平面視したときに格子不整合層が存在する範囲のｐ型窒化物半導体領域の表面の少なくとも一部に電極を形成する工程と、
平面視したときに格子不整合層が存在しない範囲にスイッチング構造体を形成する工程とを備えており、
下地層とｐ型窒化物半導体領域の格子定数の差が、格子不整合層とｐ型窒化物半導体領域の格子定数の差よりも小さいことを特徴とする製造方法。 - スイッチング構造体を形成する工程が、
平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域の表面の一部にｎ型の不純物を含むドレイン領域を形成する工程と、
平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域の表面の一部であってｐ型窒化物半導体領域によってドレイン領域から隔てられている領域に、ｎ型の不純物を含むソース領域を形成する工程と
ドレイン領域とソース領域を隔てているｐ型窒化物半導体領域にゲート絶縁膜を介して対向しているゲート電極を形成する工程と、
を備えていることを特徴とする請求項１１又は１２の製造方法。 - スイッチング構造体を形成する工程が、
平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域の表面に窒化物半導体下層を形成する工程と、
半導体下層の表面に窒化物半導体上層を形成する工程と、
窒化物半導体上層の表面の一部にドレイン電極を形成する工程と、
窒化物半導体上層の表面の他の一部にソース電極を形成する工程と、
ドレイン電極とソース電極を隔てている半導体上層の表面上の少なくとも一部にゲート電極を形成する工程と、
を備えていることを特徴とする請求項１１又は１２の製造方法。 - スイッチング機能構造体を形成する工程は、
平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域の表面から裏面まで貫通して下地層に接しているとともに、ｎ型の不純物を含むｎ型窒化物半導体領域を形成する工程と、
平面視したときに格子不整合層が存在しない範囲のｐ型窒化物半導体領域とｎ型窒化物半導体領域の表面に窒化物半導体下層を形成する工程と、
窒化物半導体下層の表面に窒化物半導体上層を形成する工程と、
平面視したときにｎ型半導体領域が存在していない範囲の窒化物半導体上層の表面の一部にソース電極を形成する工程と、
平面視したときにソース電極とｎ型半導体領域を隔てている半導体上層の表面上の少なくとも一部にゲート電極を形成する工程と、
を備えていることを特徴とする請求項１１又は１２の製造方法。 - 下地層とｐ型窒化物半導体領域に同一種類の半導体が用いられることを特徴とする請求項１１〜１５のいずれかの製造方法。
- 下地層とｐ型窒化物半導体領域に窒化ガリウムが用いられ、
格子不整合層に窒化アルミニウムが用いられる、
ことを特徴とする請求項１６の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007103054A JP5048382B2 (ja) | 2006-12-21 | 2007-04-10 | 半導体装置とその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006344701 | 2006-12-21 | ||
| JP2006344701 | 2006-12-21 | ||
| JP2007103054A JP5048382B2 (ja) | 2006-12-21 | 2007-04-10 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008177515A JP2008177515A (ja) | 2008-07-31 |
| JP5048382B2 true JP5048382B2 (ja) | 2012-10-17 |
Family
ID=39704290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007103054A Expired - Fee Related JP5048382B2 (ja) | 2006-12-21 | 2007-04-10 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5048382B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5533661B2 (ja) | 2008-10-29 | 2014-06-25 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| DE102009018054B4 (de) | 2009-04-21 | 2018-11-29 | Infineon Technologies Austria Ag | Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT |
| WO2011024367A1 (ja) * | 2009-08-27 | 2011-03-03 | パナソニック株式会社 | 窒化物半導体装置 |
| JP2012084653A (ja) * | 2010-10-08 | 2012-04-26 | Advanced Power Device Research Association | 半導体装置およびその製造方法 |
| JP5720000B2 (ja) | 2011-02-23 | 2015-05-20 | パナソニックＩｐマネジメント株式会社 | 窒化物半導体装置 |
| JP6657963B2 (ja) * | 2016-01-05 | 2020-03-04 | 富士電機株式会社 | Ｍｏｓｆｅｔ |
| CN117810250B (zh) * | 2024-02-23 | 2024-06-11 | 深圳天狼芯半导体有限公司 | 增强型垂直hemt器件 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168111A (ja) * | 1999-12-07 | 2001-06-22 | Nippon Telegr & Teleph Corp <Ntt> | ＧａＮ電界効果トランジスタ |
| JP2001284576A (ja) * | 2000-03-30 | 2001-10-12 | Toshiba Corp | 高電子移動度トランジスタ及びその製造方法 |
| JP4645034B2 (ja) * | 2003-02-06 | 2011-03-09 | 株式会社豊田中央研究所 | Ｉｉｉ族窒化物半導体を有する半導体素子 |
| JP4041075B2 (ja) * | 2004-02-27 | 2008-01-30 | 株式会社東芝 | 半導体装置 |
| JP4542912B2 (ja) * | 2005-02-02 | 2010-09-15 | 株式会社東芝 | 窒素化合物半導体素子 |
| JP2007103451A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4955292B2 (ja) * | 2006-03-31 | 2012-06-20 | 株式会社豊田中央研究所 | 半導体装置 |
-
2007
- 2007-04-10 JP JP2007103054A patent/JP5048382B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008177515A (ja) | 2008-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9837519B2 (en) | Semiconductor device | |
| US10756207B2 (en) | Lateral III-nitride devices including a vertical gate module | |
| CN108604597B (zh) | 具有al(1-x)sixo栅极绝缘体的增强模式iii-氮化物器件 | |
| US9275998B2 (en) | Inverted P-channel III-nitride field effect tansistor with Hole Carriers in the channel | |
| KR101620987B1 (ko) | 갈륨 나이트라이드 완충층에서의 도펀트 확산 변조 | |
| JP3940699B2 (ja) | 電力用半導体素子 | |
| US7728355B2 (en) | Nitrogen polar III-nitride heterojunction JFET | |
| JP6173661B2 (ja) | Ｉｉｉ−窒化物デバイスの製造方法およびｉｉｉ−窒化物デバイス | |
| JP5190923B2 (ja) | ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法 | |
| WO2010109566A1 (ja) | 半導体装置及びその製造方法 | |
| KR101092467B1 (ko) | 인헨스먼트 노말리 오프 질화물 반도체 소자 및 그 제조방법 | |
| JP2010135641A (ja) | 電界効果トランジスタ及びその製造方法 | |
| WO2011010418A1 (ja) | 窒化物半導体装置及びその製造方法 | |
| WO2022031465A1 (en) | Iii-nitride devices including a depleting layer | |
| CN110021661B (zh) | 半导体器件及其制作方法 | |
| JP5048382B2 (ja) | 半導体装置とその製造方法 | |
| US20150263155A1 (en) | Semiconductor device | |
| JP2007273856A (ja) | 半導体装置 | |
| KR20150065005A (ko) | 노멀리 오프 고전자이동도 트랜지스터 | |
| JP2011142358A (ja) | 窒化物半導体装置 | |
| JP2007165590A (ja) | 窒化物半導体装置 | |
| KR101200274B1 (ko) | 인헨스먼트 노멀리 오프 버티컬 질화물 반도체 소자 및 그 제조방법 | |
| JP2008227432A (ja) | 窒化物化合物半導体素子およびその製造方法 | |
| WO2023106087A1 (ja) | 半導体装置 | |
| Zhu et al. | Comparing buffer leakage in PolarMOSH on SiC and free-standing GaN substrates |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120710 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120712 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120719 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150727 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |