CN207250526U - 一种三维栅介质结构的增强型功率晶体管 - Google Patents

Abstract

本实用新型公开了一种三维栅介质结构的增强型功率晶体管，所述晶体管由下至上包括衬底、缓冲层、沟道层及势垒层，势垒层上设有源极、漏极和电介质层，源极和漏极之间的电介质层上设有栅极，所述栅极下方的势垒层至多部分设有凹槽，所述凹槽沿栅极长度方向延伸至超出所述栅极两端。通过部分凹槽的设置形成三维结构栅介质和栅极的增强型氮化镓功率晶体管，用以调控栅控能力和器件的输出性能，既能够保留部分有效结构，缓解势垒层去除引起的二维电子气下降，又能达到去除特定势垒层，在栅极电压为0V时，阻断器件源漏之间的导电通路。

Description

一种三维栅介质结构的增强型功率晶体管

技术领域

本实用新型涉及半导体器件，特别是涉及一种三维栅介质结构的增强型功率晶体管。

背景技术

氮化镓晶体管由于其高击穿电压和电子浓度，在功率器件领域有着极大的发展前景。目前，限制氮化镓功率晶体管市场应用的一大因素是，基于2DEG常规外延结构的氮化镓晶体管均为耗尽型，其负栅压的电源设计增加了设计成本。而要形成增强型的氮化镓功率晶体管，一般来说从器件结构设计上有三种方法：一是采用外延结构设计，在常规结构的基础上再增加一层P型氮化镓层来耗尽2DEG，然而这种方法增加了外延的难度，且栅极与2DEG之间的距离增加使得栅控能力下降，此外更难以解决的问题是形成的pn结在特定电场分布下可能会出现n-GaN与p-GaN之间正向导通的情况，干扰器件的开关性能；第二种方法是采用凹槽结构，将栅极以下的GaN势垒层完全去除，从而形成常关型的氮化镓晶体管结构，但这种方法的缺陷是由于GaN势垒层被完全去除，二维电子气的有效区域被降低，器件的输出能力受到较大的影响；第三种方法是采用F离子掺杂来耗尽2DEG，但这种方法较难控制，且F离子半径很小容易迁移，对器件可靠性的影响尚未可知。

同时，由于功率器件大电流、大电压的要求，整个器件的电极总长度较长，栅宽也较宽，带来的一个必然结果是栅极漏电的增大。为了抑制栅漏电，目前大部分的氮化镓功率晶体管会在栅极与氮化镓表面之间沉积一层绝缘层作为电介质。这一层电介质的存在也会使得栅极对器件的控制能力减弱。

实用新型内容

本实用新型的目的在于克服现有技术之不足，提供一种三维栅介质结构的增强型功率晶体管。

本实用新型解决其技术问题所采用的技术方案是：

一种三维栅介质结构的增强型功率晶体管，所述晶体管由下至上包括衬底、缓冲层、沟道层及势垒层，势垒层上设有源极、漏极和电介质层，源极和漏极之间的电介质层上设有栅极，所述栅极下方的势垒层至多部分设有凹槽，所述凹槽沿栅极长度方向延伸至超出所述栅极两端。

优选的，所述凹槽是于所述栅极下方的势垒层上平行间隔排列的若干条形凹槽。

优选的，所述若干条形凹槽沿所述栅极宽度方向等距离间隔平行排列。

优选的，所述凹槽包括沿所述栅极长度方向延伸的主槽以及由主槽向两侧延伸形成的平行间隔排列的支槽。

优选的，所述支槽向所述栅极宽度方向延伸至超出所述栅极的端部。

优选的，所述凹槽是沿厚度方向部分或全部去除所述势垒层形成。

优选的，所述凹槽开口面积占所述栅极覆盖的势垒层面积的25％～75％。

优选的，所述沟道层/势垒层为GaN/AlGaN或GaAs/AlGaAs。

优选的，所述电介质层为SiN、Si₂O₃、Al₂O₃或AlN。

本实用新型的有益效果是：通过部分凹槽的设置形成三维结构栅介质和栅极的增强型氮化镓功率晶体管，用以调控栅控能力和器件的输出性能，既能够保留部分有效结构，缓解势垒层去除引起的二维电子气下降，又能达到去除特定势垒层，在栅极电压为0V时，阻断器件源漏之间的导电通路。

附图说明

图1为实施例1的俯视结构示意图；

图2为图1中A-A方向的截面示意图；

图3为实施例2的截面示意图；

图4为实施例3的俯视结构示意图；

图5是图4中B-B方向的截面示意图；

图6是图4中C-C方向的截面示意图。

具体实施方式

以下结合附图及实施例对本实用新型作进一步详细说明。本实用新型的各附图仅为示意以更容易了解本实用新型，其具体比例可依照设计需求进行调整。文中所描述的图形中相对元件的上下关系，在本领域技术人员应能理解是指构件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围。此外，图中所示的元件及结构的个数，均仅为示例，并不以此对数目进行限制，实际可依照设计需求进行调整。本实用新型中，以源极至漏极方向栅极的跨度为栅极宽度，以栅极沿源极和漏极延伸方向的跨度为栅极长度，通常认为栅极长度方向和栅极宽度方向垂直。

实施例1

参考图1至图2，一种三维栅介质结构的增强型功率晶体管由下至上包括衬底110、缓冲层120、沟道层130及势垒层140，势垒层140上设有源极150、漏极160和电介质层170，源极150和漏极160之间的电介质层170上设有栅极180。所述栅极下方的势垒层140设有若干沿栅极180宽度方向平行间隔排列的条形凹槽141，且条形凹槽141的长度长于栅极180长度，即超出栅极180长度方向的两端。

该些条形凹槽141是沿厚度方向去除势垒层140形成的。本实施例中，该些凹槽141等间隔平行排布，且凹槽141宽度与间隔相等，凹槽开口面积占栅极180覆盖的势垒层140面积的50％左右。该些条形凹槽141的长度大于栅极180的长度，从而保持器件处于常关状态。

条形凹槽141的尺寸和数量可以根据具体情况而定，电介质层170厚度均匀的沉积于源极150、漏极160之外的势垒层140上并延续该凹槽区域的表面形貌，栅极180金属沉积于电介质层170之上，覆盖凹槽的侧壁和底部，于底部方向及侧壁方向同时实现对二维电子气沟道的调制，形成了环栅效应。

衬底及缓冲层为习知之材料及结构，例如衬底可以是硅、碳化硅及蓝宝石等。缓冲层可以是Al_xGa_1-xN，0≤x≤1。沟道层和势垒层为可形成异质结的半导体材料形成，例如GaN/AlGaN，GaAs/AlGaAs等。电介质层为SiN、Si₂O₃、Al₂O₃或AlN等绝缘材料。

实施例2

参考图3，本实施例的晶体管与实施例1的差别为，条形凹槽241是沿厚度方向将势垒层240部分去除形成的。在特定的外延和工艺条件下，势垒层240部分去除也能达到阻断2DEG的目的，而保留部分势垒层可以增加输出电流。另外，调节不同的刻蚀深度，也能够起到调节阈值电压的目的。其余结构参考实施例1，其俯视结构亦参考实施例1。

实施例3

参考图4至图6，本实施例的晶体管的与实施例1的差别为，栅极180下方的势垒层340上设有工字型凹槽341，凹槽341包括沿栅极180长度方向延伸的主槽3411以及由主槽向两侧延伸形成的平行间隔排列的支槽3412，栅极180的长度方向两端位于主槽3411及末端支槽3412之中，且支槽3412向所述栅极380宽度方向延伸至超出所述栅极380宽度方向的端部。参考图5，B-B处栅极完全位于凹槽之中，参考图6，C-C处栅极中部位于凹槽之中，两端位于凹槽之外。本实施例工字型设置的目的同样在于将部分保留势垒层的有效结构，从而在能够有效阻断2DEG的同时，一定程度上提升晶体管的输出特性。并且在当栅宽非常短时，工字型的栅极相对更容易实现，工艺稳定性也会更好一些。

上述实施例仅用来进一步说明本实用新型的一种三维栅介质结构的增强型功率晶体管，但本实用新型并不局限于实施例，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本实用新型技术方案的保护范围内。

Claims (9)

1.一种三维栅介质结构的增强型功率晶体管，所述晶体管由下至上包括衬底、缓冲层、沟道层及势垒层，势垒层上设有源极、漏极和电介质层，源极和漏极之间的电介质层上设有栅极，其特征在于：所述栅极下方的势垒层部分设有凹槽，所述凹槽沿栅极长度方向延伸至超出所述栅极两端。

2.根据权利要求1所述的三维栅介质结构的增强型功率晶体管，其特征在于：所述凹槽是于所述栅极下方的势垒层上平行间隔排列的若干条形凹槽。

3.根据权利要求2所述的三维栅介质结构的增强型功率晶体管，其特征在于：所述若干条形凹槽沿所述栅极宽度方向等距离间隔平行排列。

4.根据权利要求1所述的三维栅介质结构的增强型功率晶体管，其特征在于：所述凹槽包括沿所述栅极长度方向延伸的主槽以及由主槽向两侧延伸形成的平行间隔排列的支槽。

5.根据权利要求4所述的三维栅介质结构的增强型功率晶体管，其特征在于：所述支槽向所述栅极宽度方向延伸至超出所述栅极的端部。

6.根据权利要求1所述的三维栅介质结构的增强型功率晶体管，其特征在于：所述凹槽是沿厚度方向部分或全部去除所述势垒层形成。

7.根据权利要求1所述的三维栅介质结构的增强型功率晶体管，其特征在于：所述凹槽开口面积占所述栅极覆盖的势垒层面积的25％～75％。

8.根据权利要求1所述的三维栅介质结构的增强型功率晶体管，其特征在于：所述沟道层/势垒层为GaN/AlGaN或GaAs/AlGaAs。

9.根据权利要求1所述的三维栅介质结构的增强型功率晶体管，其特征在于：所述电介质层为SiN、Si₂O₃、Al₂O₃或AlN。