CN113341623A - 阵列基板和显示面板 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 56
- 239000010409 thin film Substances 0.000 claims abstract description 128
- 239000004065 semiconductor Substances 0.000 claims description 51
- 239000011159 matrix material Substances 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 7
- 230000017074 necrotic cell death Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000010408 film Substances 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000008439 repair process Effects 0.000 description 5
- 230000001338 necrotic effect Effects 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Abstract
本申请公开了一种阵列基板及显示面板。该阵列基板包括：衬底、扫描线和数据线以及像素结构；所述像素结构包括像素电极、第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管包括第一源极、第一漏极和第一栅极；所述第二薄膜晶体管，包括第二源极、第二漏极和第二栅极；所述第一漏极和所述第二漏极连接于所述像素电极，所述第一源极和所述第二源极相互连接，所述第一栅极和所述第二栅极相互连接。本申请在一个像素结构上设置有两个薄膜晶体管，且使两个薄膜晶体管同时作用控制像素电极充电，当其中一个薄膜晶体管坏死不能正常工作时，另一个薄膜晶体管不需要进行修复，即可正常工作实现数据正常显示，具有防止屏幕坏点，增大屏幕容错率的效果。
Description
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板和显示面板。
背景技术
薄膜场效应晶体管液晶显示器(Thin Film Transistor Liquid CrystalDisplay，TFT-LCD)，主要由阵列基板和彩膜基板对位贴合后灌入液晶形成，阵列基板上设置薄膜晶体管(Thin Film Tran-sistor，TFT)，彩膜基板上设置彩色滤光片，通过TFT控制加载到每个像素上的信号与电压改变，来控制液晶分子的转动方向，从而控制每个像素点偏振光出射与否而达到显示目的。
在制造阵列基板过程，受工艺条件的限制往往会出现各种不良如TFT损坏不能正常工作，在使用过程中，TFT也会损坏等情况，为提高成品率，阵列基板上一般需同时形成修补结构，在TFT不能正常工作时，通过修补结构可以修复TFT。但是增加了修复步骤，浪费生产时间，生产效率低。
发明内容
本申请的目的在于提供一种阵列基板和显示面板，解决了现有薄膜晶体管损坏时需要进行修复，像素结构才能正常工作的问题。
为达到上述目的，本申请的实施例采用如下技术方案：
一种阵列基板，包括：衬底、多条扫描线和多条数据线以及像素结构，其中，多条扫描线，沿行方向间隔设置，多条数据线，沿列方向间隔设置，所述多条扫描线和所述多条数据线定义出多个像素结构，所述像素结构包括像素电极，还包括第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管包括第一源极、第一漏极和第一栅极，所述第二薄膜晶体管，包括第二源极、第二漏极和第二栅极，所述第一漏极和所述第二漏极连接于所述像素电极，所述第一源极和所述第二源极相互连接，所述第一栅极和所述第二栅极相互连接。
可选地，所述第一栅极和第二栅极为一体成型的一个公用栅极。
所述第一薄膜晶体管为顶栅结构，所述第二薄膜晶体管为底栅结构，所述第一薄膜晶体管和所述第二薄膜晶体管共用所述公用栅极。
所述第一源极和所述第一漏极设置在衬底上，所述第一源极和所述第一漏极上设置有第一绝缘层，所述公用栅极设置于所述第一绝缘层上，所述公用栅极上设置有第二绝缘层，所述第二源极和所述第二漏极设置于所述第二绝缘层上，所述第二漏极的上方设置有像素电极。
所述第一漏极相对于所述公用栅极和第二漏极的边缘突出形成突出部，所述第一绝缘层和所述第二绝缘层对应所述突出部设置有过孔，所述像素电极连接于所述第二漏极，同时通过所述过孔连接于所述第一漏极的突出部。
优选地，所述第一薄膜晶体管下方设置有黑矩阵。
可选地，所述像素结构形成在阵列基板上，所述阵列基板上还设置有扫描线，所述第一薄膜晶体管的第一栅极和所述第二薄膜晶体管的第二栅极分别连接于同一所述扫描线上。
所述像素结构包括形成在衬底上的栅极、栅极绝缘层、第一半导体层、第二半导体层，所述栅极绝缘层形成在所述栅极上方；所述第一半导体层，形成在所述栅极绝缘层的上方，且对应所述栅极的一端设置；所述第二半导体层，形成在所述栅极绝缘层的上方，且对应所述栅极的另一端设置，所述第一半导体层和第二半导体层相互隔绝；
所述第一源极设置在所述第一半导体层上方且远离所述第二半导体层的一侧，所述第一漏极设置在所述第一半导体层上方且靠近所述第二半导体层的一侧；
所述第二源极设置在所述第二半导体层上方且远离所述第一半导体层的一侧，所述第二漏极设置在所述第二半导体层上方且靠近所述第一半导体层的一侧；
所述像素电极，分别连接于所述第一漏极和第二漏极，且所述第一漏极和第二漏极相互隔绝；所述第一源极、第一漏极、第二源极和第二漏极与所述栅极均具有重叠部。
所述像素电极包括像素电极本体和突出于所述像素电极本体的连接凸起，所述连接凸起连接于所述第一漏极和所述第二漏极。
所述栅极为工字型结构，包括第一栅极部、第二栅极部以及连接所述第一栅极部和第二栅极部的连接部，所述连接部的宽度小于所述第一栅极部和第二栅极部的宽度。
一种显示面板，包括所述的任意一种阵列基板，以及对盒设置的对置基板。
相对于薄膜晶体管出现损坏需要修复才能正常工作的显示面板来说，本申请在一个像素结构上设置有第一薄膜晶体管和第二薄膜晶体管，且所述第一薄膜晶体管的第一源极，和所述第二薄膜晶体管的第二源极相连通(连接于同一条数据线)，所述第一薄膜晶体管的第一栅极，和所述第二薄膜晶体管的第二栅极也相互连接(连接于同一条扫描线)，而所述第一漏极和第二漏极则连接于同一个所述像素电极，从而使第一薄膜晶体管和第二薄膜晶体管同时作用控制像素电极充电，当其中一个薄膜晶体管坏死不能正常工作时，另一个薄膜晶体管不需要进行修复，即可正常工作实现数据正常显示，减少了修复步骤，大大提高生产效力，且扫描驱动方式、驱动电压等设定与普通设计一样，不需要额外条件，具有防止屏幕坏点，增大屏幕容错率的效果。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于例示本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1是本申请的第一实施例的一种像素结构的示意图；
图2是本申请的第二实施例的像素结构的剖视图；
图3是本申请的第二实施例的像素结构的剖视图；
图4是本申请的第三实施例的像素结构的电路示意图；
图5是本申请的第三实施例的像素结构的剖视图；
图6是本申请的第四实施例的像素结构的剖视图；
图7是本申请的第五实施例的像素结构的剖视图；
图8是本申请的第六实施例的像素结构的剖视图；
图9是本申请实施例的阵列基板的电路示意图；
图10本申请实施例的显示面板的示意图。
其中，10、像素结构，11、像素电极，12、第一薄膜晶体管；121，第一源极，122、第一漏极，123、第一栅极，13、第二薄膜晶体管，131、第二源极，132、第二漏极，133、第二栅极，14、公用栅极，15、衬底，16、第一绝缘层，17、第二绝缘层，18、突出部，19、过孔,21、栅极，22、栅极绝缘层，23、第一半导体层，24、第二半导体层，25、连接凸起，211、第一栅极部，212、第二栅极部，213、连接部，26、扫描线，27、数据线，110、阵列基板，120、彩膜基板，130、液晶层，100，显示面板。
具体实施方式
需要理解的是，这里所使用的术语、公开的具体结构和功能细节，仅仅是为了描述具体实施例，是代表性的，但是本申请可以通过许多替换形式来具体实现，不应被解释成仅受限于这里所阐述的实施例。
在本申请的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示相对重要性，或者隐含指明所指示的技术特征的数量。由此，除非另有说明，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征；“多个”的含义是两个或两个以上。术语“包括”及其任何变形，意为不排他的包含，可能存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
另外，“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系的术语，是基于附图所示的方位或相对位置关系描述的，仅是为了便于描述本申请的简化描述，而不是指示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，或是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下面参考附图和可选的实施例对本申请作详细说明。
图1是本申请第一实施例的一种像素结构的示意图，如图1所示，像素结构10包括：像素电极11、第一薄膜晶体管12，第一薄膜晶体管12包括第一源极121、第一漏极122和第一栅极123，还包括：第二薄膜晶体管13，第二薄膜晶体管13包括第二源极131、第二漏极132和第二栅极133，第一漏极122和第二漏极132连接于像素电极11，第一源极121和第二源极131相互连接。
相对于薄膜晶体管出现损坏需要修复才能正常工作的显示面板来说，本申请在一个像素结构上设置有第一薄膜晶体管和第二薄膜晶体管，且所述第一薄膜晶体管的第一源极，和所述第二薄膜晶体管的第二源极相连通(连接于同一条数据线)，所述第一薄膜晶体管的第一栅极，和所述第二薄膜晶体管的第二栅极也相互连接(连接于同一条扫描线)，而所述第一漏极和第二漏极则连接于同一个所述像素电极，从而使第一薄膜晶体管和第二薄膜晶体管同时作用控制像素电极充电，当其中一个薄膜晶体管坏死不能正常工作时，另一个薄膜晶体管不需要进行修复，即可正常工作实现数据正常显示，减少了修复步骤，大大提高生产效力，且扫描驱动方式、驱动电压等设定与普通设计一样，不需要额外条件，具有防止屏幕坏点，增大屏幕容错率的效果。
当本申请的像素结构应用在液晶显示器(LCD)时，以VA(Vertical Alignment，垂直配向型)显示面板为例，该像素结构除了形成在阵列基板一侧的第一薄膜晶体管、第二薄膜晶体管和像素电极以外，还应当包括彩膜基板一侧的公共电极，以形成像素电容，以及彩色滤光片，甚至还可以包括像素电极与形成在阵列基板一侧的公共线形成的存储电容；以IPS(In-Plane Switching，平面转换型)显示面板为例，则该像素结构还包括与像素电极形成在同一个基板上的公共电极，以形成电场；甚至，本申请的像素结构还可以应用在有机发光二极管显示器(OLED)等面板，鉴于这部分不是本申请的重点，在此不再一一赘述。
其中，第一栅极123和第二栅极133可以为一体成型的一个公用栅极14，该第一薄膜晶体管12和第二薄膜晶体管13可以采用顶栅结构结合底栅结构的方式，也可以将第一薄膜晶体管12和第二薄膜晶体管13同层形成。
如下举例说明，顶栅结构结合底栅结构的一种可行性实施方式，但不限于此种实施方式，只要适用即可。
图2是本申请第二实施例的像素结构的剖视图，图3是本发明第二实施例的像素结构的剖视图，如图2和图3所示，第一栅极123和第二栅极133为一体成型的一个公用栅极14。
第一薄膜晶体管12为顶栅结构，第二薄膜晶体管13为底栅结构，第一薄膜晶体管12和第二薄膜晶体管13共用该公用栅极14。
第一源极121和第一漏极122设置在衬底15上，第一源极121和第一漏极122上设置有第一绝缘层16，公用栅极14设置于第一绝缘层16上，公用栅极14上设置有第二绝缘层17，第二源极131和第二漏极132设置于第二绝缘层17上，第二漏极133的上方设置有像素电极11。
具体的，本实施例中将同一个像素结构10上设置的两个薄膜晶体管层叠设置，从而减少了薄膜晶体管结构占用的面积，该层叠设置的薄膜晶体管结构，一个采用顶栅结构，一个采用底栅结构，并且为了减少走线占用的面积，两个薄膜晶体管共用一个栅极21，从而最大限度的降低了走线以及薄膜晶体管占用的面积，提高了显示面板的开口率，进而提高了显示效果，同时，开口率的增加还提高了对背光源的利用率，减少了能耗。
其中，优选的，第一漏极122相对于公用栅极14和第二漏极132的边缘突出形成突出部18，第一绝缘层16和第二绝缘层17对应突出部18设置有过孔19，像素电极11连接于第二漏极132，同时通过过孔19连接于第一漏极122的突出部18。其中，像素电极11形成在第一漏极122的上方，为了避免第一漏极的阻挡，也为了过孔更好制备形成，本实例中，将第二漏极做得比第一漏极长，从而突出于栅极和第一漏极的侧边，那样的话，过孔可以做直通第二漏极，以将像素电极和第二漏极连通，且过孔不需要穿透第一漏极，制备难度减小，良率提升。本实施例使得形成在不同层的第一漏极和第二漏极可以通过过孔19实现同时连接于一个像素电极11，从而在保证开口率的同时，即使其中一个薄膜晶体管坏掉，也不影响像素电极的额工作，极大减少像素电极坏点的问题。
本实施例的像素结构10结构没有描述到半导体层，但是半导体层等膜层是存在的，半导体层的设置位置以及具体结构不是本申请的发明点，因而，不做限定，只要适用即可。
优选地，第二薄膜晶体管13下方设置有黑矩阵(图中未示出)，本实施例中第二薄膜晶体管采用底栅结构，本实施例在第二源极和第二漏极的下方设置有黑矩阵，且黑矩阵的投影面积大于等于半导体层的面积，从而避免背光照射到半导体层上造成光漏电的问题。
当然，该第一薄膜晶体管12和第二薄膜晶体管13也可以不采用堆叠设置的设计，而是形成在同一层，如下举例说明，第一薄膜晶体管12和第二薄膜晶体管13同层设置的一种可行性实施方式，但不限于此种实施方式，只要适用即可：
图4是本申请的第三实施例的像素结构的电路示意图，图5是本申请第三实施例的像素结构的剖视图，结合图4和图5可知，像素结构10形成在阵列基板110上，所述阵列基板110上还设置有扫描线26，第一薄膜晶体管12的第一栅极123和第二薄膜晶体管13的第二栅极133相互独立的，且分别连接于同一所述扫描线26上。两个薄膜晶体管连接于同一条扫描线，同一条数据和同一个像素电极，但是是相互独立形成的，这样的话，两个薄膜晶体管的设置位置可以灵活多变，例如两个薄膜晶体管可以是挨在一起的，也是是离得比较远的，例如，分别设置在像素电极的左右两侧等，甚至可以是一部分像素电极对应的两个薄膜晶体管是挨在一起的，而另一部分的像素电极的薄膜晶体管则是分别设置在像素电极两侧的。
图6是本申请的第四实施例的像素结构的剖视图，如图6所示，像素结构10包括形成在衬底15上的栅极21、栅极绝缘层22、第一半导体层23、第二半导体层24，栅极绝缘层22形成在栅极21上方；第一半导体层23，形成在栅极绝缘层21的上方，且对应所述栅极21的一端设置；第二半导体层24，形成在栅极绝缘层22的上方，且对应栅极21的另一端设置，第一半导体层23和第二半导体层24相互隔绝；
第一源极121设置在第一半导体层23上方且远离第二半导体层24的一侧，第一漏极122设置在第一半导体层23上方且靠近第二半导体层24的一侧；
第二源极131设置在第二半导体层24上方且远离第一半导体层23的一侧，第二漏极132设置在第二半导体层24上方且靠近第一半导体层23的一侧；
其中，像素电极11，分别连接于第一漏极122和第二漏极132，且第一漏极122和第二漏极132相互隔绝；第一源极121、第一漏极122、第二源极131和第二漏极132与栅极21均具有重叠部。
本实施例中第一薄膜晶体管12和第二薄膜晶体管13的设置的位置可以根据布线情况灵活调节，只要能实现连接关系即可。
具体地，第一薄膜晶体管12的第一栅极122与第二薄膜晶体管13的第二栅极132同层设置，方便两个薄膜晶体管同时工作，第一薄膜晶体管12的第一半导体层23与第二薄膜晶体管13的第二半导体层24同层设置，第一薄膜晶体管12的源极和漏极，第二薄膜晶体管13的源极和漏极同层设置，方便制备时，第一薄膜晶体管12与第二薄膜晶体管13同步形成。
关于像素电极的形成，为了适用本申请，也可以进行一定的改进，如下举例说明：
图7是本申请的第五实施例的像素结构的剖视图，如图7所示，像素电极11包括连接凸起25，连接凸起25连接于第一漏极122和第二漏极132。连接凸起25方便第一薄膜晶体管12的漏极和第二薄膜晶体管13的漏极同时与共用的像素电极11连接。连接凸起的设计，可以使得像素电极能够正确的连接于该第一漏极和第二漏极，而避免跟其他不相关的膜层结构，例如避免连接于第一源极和第二源极。
为了在提高良率的同时，最大限度的减小走线以及薄膜晶体管占用面积对透光率的影响，该栅极也可以进行一定的改进，例如可以设置为工字型的栅极，具体如下：
图8是本申请的第六实施例的像素结构的剖视图，如图8所示，栅极21为工字型结构，包括第一栅极部211、第二栅极部212以及连接第一栅极部211和第二栅极部212的连接部213，连接部213的宽度小于第一栅极部211和第二栅极部212的宽度。如图所示，在连接部213的右侧，由于做成工字型，因而，连接凸起25有很大一部分不会被阻挡，有利于提高开口率。
图9是本申请实施例的阵列基板的电路示意图，如图9所示，本申请还提供一种阵列基板110，该阵列基板110包括像素结构10，衬底15、扫描线26和数据线27，扫描线26和数据线27设置在衬底15上，将阵列基板110划分为多个像素结构10，第一薄膜晶体管12、第二薄膜晶体管13位于扫描线26和数据线27的交叉区域，第一薄膜晶体管12的第一源极121，和第二薄膜晶体管13的第二源极131连接于同一条数据线27，第一薄膜晶体管12的第一栅极123，和第二薄膜晶体管13的第二栅极133连接于同一条扫描线26。
本申请提供的阵列基板110，上面有非常多的像素结构，在制备的时候，这些像素结构都需要能够正常工作，才能出厂，而现有技术中，很大情况下，总会有那么几个像素结构，由于薄膜晶体管制备不良或者坏掉而不能正常工作，需要进行修复才能出厂，甚至出现不能修复而出现废品的情况，出厂后使用过程中也会出现像素结构损坏等情况，本实施例中，由于每个像素结构10设置两个薄膜晶体管,两个薄膜晶体管中的任一个损坏不能正常工作时，另一个薄膜晶体管可以正常工作，将数据线27的显示信号加载到像素电极11上，提高了显示面板的显示效果和产品良率。
而且，当两个薄膜晶体管的其中一个出现不良，而导致充电不稳定的情况时，我们可以主动的切断其中一个，保证像素结构的稳定工作。
图10是本申请实施例的显示面板的示意图，如图10所示，本申请还提供一种显示面板100，包括阵列基板110，以及对盒设置的对置基板120。
显示面板的良率一直有一个难以突破的上限，其本质就在于，每个显示面板上薄膜晶体管等微结构，难以做到全部都是良好的，现有技术中出现薄膜晶体管制备不良或者坏掉而不能正常工作，需要进行修复才能出厂，甚至出现不能修复而出现废品的情况，相对于薄膜晶体管出现损坏需要修复才能正常工作的显示面板来说，本申请在一个像素结构上设置有第一薄膜晶体管和第二薄膜晶体管，且所述第一薄膜晶体管的第一源极，和所述第二薄膜晶体管的第二源极连接于同一条数据线，所述第一薄膜晶体管的第一栅极，和所述第二薄膜晶体管的第二栅极连接于同一条扫描线，而所述第一漏极和第二漏极则连接于同一个所述像素电极，从而使第一薄膜晶体管和第二薄膜晶体管同时作用控制像素电极充电，当其中一个薄膜晶体管坏死不能正常工作时，另一个薄膜晶体管不需要进行修复，即可正常工作实现数据正常显示，减少了修复步骤，大大提高生产效力，且扫描驱动方式、驱动电压等设定与普通设计一样，不需要额外条件，具有防止屏幕坏点，增大屏幕容错率的效果。
需要说明的是,本申请的发明构思可以形成非常多的实施例，但是申请文件的篇幅有限，无法一一列出，因而，在不相冲突的前提下,以上描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例，各实施例或技术特征组合之后，将会增强原有的技术效果。
本申请的技术方案可以广泛用于各种显示面板，如TN(Twisted Nematic，扭曲向列型)显示面板、IPS(In-Plane Switching，平面转换型)显示面板、VA(VerticalAlignment，垂直配向型)显示面板、MVA(Multi-Domain Vertical Alignment，多象限垂直配向型)显示面板，当然，也可以是其他类型的显示面板，如OLED(Organic Light-EmittingDiode，有机发光二极管)显示面板，均可适用上述方案。
以上内容是结合具体的可选实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本申请的保护范围。
Claims (10)
1.一种阵列基板，包括：
衬底；
多条扫描线，沿行方向间隔设置；和
多条数据线，沿列方向间隔设置；
所述多条扫描线和所述多条数据线定义出多个像素结构；
所述像素结构包括像素电极；
其特征在于，所述像素结构还包括：
第一薄膜晶体管，包括第一源极、第一漏极和第一栅极；和
第二薄膜晶体管，包括第二源极、第二漏极和第二栅极；
所述第一漏极和所述第二漏极连接于所述像素电极，所述第一源极和所述第二源极相互连接，所述第一栅极和所述第二栅极相互连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一栅极和第二栅极为一体成型的一个公用栅极。
3.根据权利要求2所述的阵列基板，其特征在于，所述第一薄膜晶体管采用顶栅结构，所述第二薄膜晶体管采用底栅结构，所述第一薄膜晶体管和所述第二薄膜晶体管公用所述公用栅极。
4.根据权利要求3所述的阵列基板，其特征在于，所述第一源极和所述第一漏极设置在衬底上；
所述第一源极和所述第一漏极的上方设置有第一绝缘层；
所述公用栅极设置于所述第一绝缘层上，所述公用栅极上设置有第二绝缘层，所述第二源极和所述第二漏极设置于所述第二绝缘层上；所述第二漏极的上方设置有像素电极；
其中，所述第一漏极相对于所述公用栅极和第二漏极的边缘突出形成突出部，所述第一绝缘层和所述第二绝缘层对应所述突出部设置有过孔；
所述像素电极连接于所述第二漏极，且通过所述过孔连接于所述第一漏极的突出部。
5.根据权利要求4所述的阵列基板，其特征在于，所述第一薄膜晶体管下方设置有黑矩阵。
6.根据权利要求1所述的阵列基板，所述像素形成在阵列基板上，所述阵列基板上还设置有扫描线，其特征在于，所述第一薄膜晶体管的第一栅极和所述第二薄膜晶体管的第二栅极相对独立，且分别连接于同一所述扫描线上。
7.根据权利要求1所述的阵列基板，其特征在于，所述像素还包括形成在衬底上的栅极、栅极绝缘层、第一半导体层和第二半导体层；
所述栅极绝缘层形成在所述栅极上方；所述第一半导体层，形成在所述栅极绝缘层的上方，且对应所述栅极的一端设置；所述第二半导体层，形成在所述栅极绝缘层的上方，且对应所述栅极的另一端设置，所述第一半导体层和第二半导体层同层形成，且相互隔绝；
所述第一源极、第一漏极、第二源极和第二漏极同层形成；所述第一源极设置在所述第一半导体层上方且远离所述第二半导体层的一侧，所述第一漏极设置在所述第一半导体层上方且靠近所述第二半导体层的一侧；
所述第二源极设置在所述第二半导体层上方且远离所述第一半导体层的一侧，所述第二漏极设置在所述第二半导体层上方且靠近所述第一半导体层的一侧；
所述像素电极，分别连接于所述第一漏极和第二漏极，且所述第一漏极和第二漏极相互隔绝；所述第一源极、第一漏极、第二源极和第二漏极与所述栅极均具有重叠部。
8.根据权利要求7所述的阵列基板，其特征在于，所述像素电极包括像素电极本体和突出于所述像素电极本体的连接凸起，所述连接凸起连接于所述第一漏极和所述第二漏极。
9.根据权利要求1所述的阵列基板，其特征在于，所述栅极为工字型结构，包括第一栅极部、第二栅极部以及连接所述第一栅极部和第二栅极部的连接部，所述连接部的宽度小于所述第一栅极部和第二栅极部的宽度。
10.一种显示面板，其特征在于，包括如权利要求1-9任意一项所述的阵列基板，以及对盒设置的对置基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202110605398.1A CN113341623A (zh) | 2021-05-31 | 2021-05-31 | 阵列基板和显示面板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202110605398.1A CN113341623A (zh) | 2021-05-31 | 2021-05-31 | 阵列基板和显示面板 |
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| CN113341623A true CN113341623A (zh) | 2021-09-03 |
Family
ID=77473599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110605398.1A Pending CN113341623A (zh) | 2021-05-31 | 2021-05-31 | 阵列基板和显示面板 |
Country Status (1)
| Country | Link |
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| CN (1) | CN113341623A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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