CN106773402B - 阵列基板和液晶显示面板 - Google Patents

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Abstract

本发明公开了一种阵列基板和液晶显示面板。阵列基板包括：多条扫描线、多条数据线、多条辅助电极以及多个彼此无交集的像素单元对。辅助电极与像素单元对一一对应。并且，每对像素单元对包括相邻设置的第一像素单元和第二像素单元。其中，第一像素单元包括第一薄膜晶体管和第一像素电极；第二像素单元包括第二薄膜晶体管和第二像素电极。辅助电极位于第一扫描线和第二扫描线的上方，以与第一扫描线形成第一耦合电容，并与第二扫描线形成第二耦合电容。另外，第一薄膜晶体管和第二薄膜晶体管同时导通，并且第二薄膜晶体管的导通时间大于或者等于第一薄膜晶体管的导通时间。

Description

阵列基板和液晶显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板和液晶显示面板。
背景技术
垂直配向(VA,Vertical Alignment)显示模式以其高对比度和无须摩擦配向等优势，成为了大尺寸TV用薄膜晶体管液晶显示器(TFT-LCD，Thin Film Transistor LiquidCrystal Display)的常见显示模式。然而，VA显示的共性不同视野角下的色偏问题，却是VA产品设计面临的一项重大难题。
针对于此，现有技术大多采用8畴结构来改善VA显示模式的大视角色偏问题。目前的8畴结构设计主要包括电容耦合(CC，Capacitance Coupling)技术、双TFT(TT，TwoTransistor)技术、电荷共享(CS，Charge Sharing)技术以及Vcom电压调制(CM，CommonModulation)技术等。其基于电学原理，在保证液晶分子的方位角为45°的前提下，使同一个子像素内其中4个畴和另外4个畴的液晶分子偏转角度不一样，实现了8种不同的液晶取向，以此补偿大视角的色偏问题。
但是，在8畴结构中，存在两种对穿透率(Tr％)造成损失的因素。其一是像素结构的设计问题，以3TFT结构为例，8畴结构需要主薄膜晶体管(MainTFT)、子薄膜晶体管(SubTFT)和共享薄膜晶体管(Sharing TFT)共3个薄膜晶体管(TFT，Thin Film Transistor)，除此之外还需要相应的电容结构，这些结构的设计使得像素的开口率受到严重影响。其二是像素结构的驱动问题，子区(Sub Domain)由于共享薄膜晶体管的电荷分享作用会低于主区(Main Domain)的电位(主区和子区的电位情况如图1所示)，使子区的液晶透过率达不到最大值，从而对穿透率造成严重影响。一般情况下，8畴结构的穿透率会比4畴结构的穿透率降低约15％。因此，8畴结构虽然对视角有一定提升，但是对开口率有所损失。
综上所述，亟需一种新的显示方案以解决上述问题。
发明内容
针对上述技术问题，本发明提出了一种阵列基板和液晶显示面板，用以最大限度地补偿大视角的色偏。本发明的技术方案为：
一种阵列基板，包括多条扫描线、多条数据线、多条辅助电极以及多个彼此无交集的像素单元对，所述辅助电极与所述像素单元对一一对应；并且，每对像素单元对包括相邻设置的第一像素单元和第二像素单元；其中，
所述第一像素单元包括第一薄膜晶体管和第一像素电极；其中，所述第一薄膜晶体管的栅极连接第一扫描线，源极连接数据线，漏极连接所述第一像素电极和所述辅助电极；
所述第二像素单元包括第二薄膜晶体管和第二像素电极；其中，所述第二薄膜晶体管的栅极连接第二扫描线，源极连接所述数据线，漏极连接所述第二像素电极；
所述辅助电极位于所述第一扫描线和所述第二扫描线的上方，以与所述第一扫描线形成第一耦合电容，并与所述第二扫描线形成第二耦合电容；
所述第一薄膜晶体管和所述第二薄膜晶体管同时导通，并且第二薄膜晶体管的导通时间大于或者等于第一薄膜晶体管的导通时间。
根据本发明的实施例，所述第一扫描线和所述第二扫描线相邻设置。
根据本发明的实施例，所述辅助电极在扫描线所在金属层上的投影，与所述第一扫描线和所述第二扫描线完全重合。
根据本发明的实施例，所述辅助电极与所述第一/二薄膜晶体管的源极和漏极同层设置。
根据本发明的实施例，所述辅助电极与所述第一/二像素电极同层设置。
根据本发明的实施例，所述第一/二像素电极的材料为氧化铟锡、氧化铟锌或氧化锡。
根据本发明的实施例，所述辅助电极与所述第一/二扫描线之间的材料包括：
SiNx；或者SiNx与A-Si两种材料组合；SiNx与N+-Si两种材料组合；或者SiNx、A-Si与N+-Si三种材料组合。
根据本发明的另一方面，还提供了一种液晶显示面板，包括：
以上所述的阵列基板；
彩膜基板；以及
设置在所述阵列基板和所述彩膜基板之间的液晶层。
与现有技术相比，本发明的一个或多个实施例可以具有如下优点：
本发明使用4畴结构的像素设计，利用第一扫描线、第二扫描线以及在第一扫描线和第二扫描线上方增设的辅助电极，通过电容耦合(Feedthrough)效应改变液晶面板中不同像素的充电情况，从而影响液晶分子的偏转角度，实现对大视角的色偏补偿，并且能够避免由于薄膜晶体管及电容增加造成的开口率损失。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1是现有技术中8畴像素结构中主区与子区的电位示意图；
图2是本发明的实施例中阵列基板的局部结构剖视图；
图3是本发明的实施例中第一像素单元的驱动示意图；
图4是本发明的实施例中第二像素单元的驱动示意图；
图5是本发明的实施例中一个像素单元对的电路示意图；
图6是现有技术中的像素阵列的结构示意图；
图7是本发明的另一实施例中像素阵列的结构示意图；
图8是本发明的又一实施例中像素阵列的结构示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
实施例一
图2是本发明的实施例中阵列基板的局部结构剖视图。下面结合图2详细地说明该阵列基板的具体结构。
该阵列基板包括多条扫描线、多条数据线、多条辅助电极以及多个彼此无交集的像素单元对。
其中，多个彼此无交集的像素单元对是指每个像素单元对与每个像素单元对之间完全相互独立。并且，每对像素单元与每对像素单元的结构相同。具体地，每对像素单元对包括相邻设置的两个像素单元，分别定义为第一像素单元和第二像素单元。
第一像素单元包括第一薄膜晶体管和第一像素电极。其中，第一薄膜晶体管的栅极连接第一扫描线201，源极连接数据线，漏极连接第一像素电极。并且第一像素电极的材料优选为氧化铟锡(ITO)、氧化铟锌(IZO)或氧化锡(SnO)。
第二像素单元包括第二薄膜晶体管和第二像素电极。其中，第二薄膜晶体管的栅极连接第二扫描线202，源极连接数据线，漏极连接第二像素电极。并且第二像素电极的材料优选为氧化铟锡(ITO)、氧化铟锌(IZO)或氧化锡(SnO)。
进一步地，像素单元对与辅助电极203一一对应，即一个像素单元对配备一个辅助电极203。具体地，辅助电极203位于第一扫描线201和第二扫描线202的上方，并且与第一像素电极相连。这样，辅助电极203与第一扫描线201形成第一耦合电容，并与第二扫描线202形成第二耦合电容。即，第一耦合电容的一个极板为辅助电极203，另一个极板为第一扫描线201。第二耦合电容的一个极板为辅助电极203，另一个极板为第二扫描线202。
在本实施例中，将辅助电极203与第一像素电极相连，未与第二像素电极相连。从而实现关闭第一扫描线201或第二扫描线202时，第一像素的像素电极的电位会由于第一耦合电容的作用或第二耦合电容的作用而被拉低，而第二像素的电位不会受到这两颗电容的耦合作用的影响。
为了简化制作工艺，辅助电极203优选两种设置方式。其一，辅助电极203与第一/二薄膜晶体管的源极和漏极同层设置，并且与第一/二薄膜晶体管的源极和漏极同材料。其二，辅助电极203与第一/二像素电极同层设置，并且与第一/二像素电极同材料。进一步地，第一耦合电容和第二耦合电容之间的绝缘层204优选采用以下材料制成：SiNx；SiNx与A-Si两种材料组合；SiNx与N+-Si两种材料组合；或者SiNx、A-Si与N+-Si三种材料组合。
需要说明的是，本实施例对辅助电极203的位置、形状、材料以及绝缘层204的材料、厚度不做具体限定。例如，第一耦合电容和第二耦合电容的形状可根据模拟情况进行改变，在实际情况中，只需电容大小满足设计需求即可。在具体实施过程中，本领域的技术人员可以根据不同的制成工艺进行选择。
进一步地，为了实现对大视角色偏的补偿，第一薄膜晶体管和第二薄膜晶体管同时导通，并且第二薄膜晶体管的导通时间大于或者等于第一薄膜晶体管的导通时间。即，保证第一像素和第二像素同时开始充电，并且第二像素的充电时间大于或者等于第一像素的充电时间。具体包括两种情况。
第一种情况，同时开启第一扫描线201和第二扫描线202，第一像素与第二像素同时开始充电。然后，同时关闭第一扫描线201和第二扫描线202。
第二种情况，同时开启第一扫描线201和第二扫描线202，第一像素与第二像素同时开始充电。然后，关闭第一扫描线201，经过一段时间后再关闭第二扫描线202。
图3和图4分别是本发明的实施例中第一像素和第二像素的驱动示意图。图5是本发明的实施例中一个像素单元对的电路示意图。为了清楚地说明本实施例阵列基板的设计原理以及其达到的有益效果，在具体展开说明之前，首先对图3、图4和图5中的各线条进行定义。
图3中的实线301表示公共电极的电位，实线302表示数据线的电位，实线303表示第一像素的电位，实线304表示第一扫描线的电位。
图4中的实线401表示公共电极的电位，实线402表示数据线的电位，实线403表示第二像素的电位，实线404表示第二扫描线的电位。
图5中的实线GATE1表示第一扫描线，PIXEL1代表第一像素，实线GATE2代表第二扫描线，PIXEL2代表第二像素，实线DATA代表数据线。
下面结合图3、图4和图5，优选地以第一像素和第二像素同时开始充电，第一像素充电时间为7.7us≈1/(60*2160)和第二像素充电时间为第一像素充电时间的2倍(即15.4us)为例详细地说明该阵列基板的设计原理。
首先，同时开启第一扫描线304和第二扫描线404，第一像素PIXEL1和第二像素PIXEL2开始充电。
然后，经过7.7us后关闭第一扫描线304，根据Feedthrough计算出第一像素PIXEL1的第一压降ΔV1：
ΔV1＝(Voff1–Von1)·(Cgs1+Cd1)/(Cgs1+Cst1+Clc1+Cd1+Cd2)
其中，Voff1和Von1分别是第一扫描线304的关闭电压和开启电压，Cgs1为第一薄膜晶体管的寄生电容，Cst1为第一存储电容，Clc1为第一液晶电容，Cd1为第一耦合电容，Cd2为第二耦合电容。
最后，再经过7.7us后关闭第二扫描线404，即从开启第二扫描线404到关闭第二扫描线404经过15.4us。根据Feedthrough分别计算出第一像素的第二压降ΔV2和第二像素的压降ΔV3：
ΔV2＝(Voff2–Von2)·Cd2/(Cgs1+Cst1+Clc1+Cd1+Cd2)
ΔV3＝(Voff2–Von2)·Cgs2/(Cgs2+Cst2+Clc2)
其中，Voff2和Von2分别是第二扫描线404的关闭电压和开启电压，Cgs2为第二薄膜晶体管的寄生电容，Cst2为第二存储电容，Clc2为第二液晶电容。
需要说明的是，一般情况下，Voff1和Voff2相同、Von1和Von2相同、Cgs1和Cgs2相同、Clc1和Clc2相同以及Cst1和Cst2相同。本实施例对其不作具体限定，在具体实施过程中，本领域的技术人员可以根据实际需要进行设定。
综上，第一像素的电位总共下降了ΔV1+ΔV2，第二像素的电位总共下降了ΔV3。
因此，关闭第一扫描线时，第一像素的像素电极的电位由于自身的寄生电容Cgs1(即第一薄膜晶体管的寄生电容Cgs1)和第一耦合电容Cd1的作用被第一次拉低电位ΔV1。关闭第二扫描线时，第一像素的像素电极的电位由于第二耦合电容Cd2的作用被第二次拉低电位ΔV2。而第二像素的电位并没有受到这两颗电容的耦合作用的影响，仅在关闭第二扫描线时由于自身的寄生电容Cgs2(即第二薄膜晶体管的寄生电容Cgs2)被拉低电位ΔV3。从而能够保证第一像素的电位和第二像素的电位存在一定的压差，使液晶偏转不同的角度，进而增大视角。
应用本实施例所述的阵列基板，使用4畴结构的像素设计实现了对大视角的色偏补偿。具体地，本实施例直接利用第一扫描线、第二扫描线以及在第一扫描线和第二扫描线上方增设的辅助电极，通过Feedthrough效应来为相邻的第一像素和第二像素提供一定的压差。从而改变液晶面板中不同像素的充电情况，影响液晶分子的偏转角度，实现了对大视角的色偏补偿，并且避免了由于薄膜晶体管及电容增加造成的开口率损失。
实施例二
本实施例对实施例一中的第一扫描线GATE1和第二扫描线GATE2的位置进行了进一步优化。
现有技术中的像素阵列结构如图6所示，像素在栅极线上方。以第一像素PIXEL1(图中未显示)、第一栅极线GATE1、第二像素PIXEL2(图中未显示)和第二栅极线GATE2为例。现有技术将第一像素设置于第一栅极线GATE1(第一扫描线)上方，第二像素设置于第二栅极线GATE2(第二扫描线)上方。
在本实施例中，优选地将第一扫描线GATE1和第二扫描线GATE2相邻设置。具体地，按照图7所示将相邻的第一栅极线GATE1和第二栅极线GATE2排列在一起。第一像素PIXEL1设置于第一栅极线GATE1上方，第二像素PIXEL2设置于第二栅极线GATE2下方。图7中由斜线填充的区域代表辅助电极701，辅助电极701与第一栅极线GATE1和第二栅极线GATE2分别构成了本实施例中的第一耦合电容和第二耦合电容。
本实施例通过将第一扫描线和第二扫描线相邻设置，来减小第一扫描线和第二扫描线之间的间隙。从而减小辅助电极的尺寸，节省制作辅助电极的材料，降低制作成本。可见，利用本实施例所述的相邻两条扫描线实现对大视角色偏补偿的同时又降低了成本。
实施例三
本实施例对实施例一或二中的辅助电极进行了进一步优化。辅助电极在扫描线所在金属层上的投影，与第一扫描线和第二扫描线完全重合。
具体地，辅助电极优选地包括第一辅助电极801和第二辅助电极802。其中，第一辅助电极801和第二辅助电极802均连接第一像素单元的漏极(即第一像单元的第一像素电极)。并且，第一辅助电极801的两端分别与第一扫描线GATE1的两端对齐，第二辅助电极802的两端分别与第二扫描线GATE2的两端对齐，如图8所示。进一步地，第一辅助电极801与第一扫描线GATE1构成了本实施例中的第一耦合电容。第二辅助电极802与第二扫描线GATE2构成了本实施例中的第二耦合电容。
应用本实施例所述的辅助电极，用于构成第一耦合电容的第一辅助电极与第一扫描线两端对齐，并且用于构成第二耦合电容的第二辅助电极与第二扫描线两端对齐，又进一步降低了制作成本。可见，利用本实施例所述的辅助电极在实现对大视角色偏补偿的同时又进一步降低了成本。
实施例四
本发明还提供了一种液晶显示面板。本实施例的液晶显示面板包括实施例一至实施例三中任一实施例所述的阵列基板，还包括彩膜基板以及设置在所述阵列基板和彩膜基板之间的液晶层。
以上所述，仅为本发明的具体实施案例，本发明的保护范围并不局限于此，任何熟悉本技术的技术人员在本发明所述的技术规范内，对本发明的修改或替换，都应在本发明的保护范围之内。

Claims (8)

1.一种阵列基板，其特征在于，包括多条扫描线、多条数据线、多条辅助电极以及多个彼此无交集的像素单元对，所述辅助电极与所述像素单元对一一对应；并且，每对像素单元对包括相邻设置的第一像素单元和第二像素单元；其中，所述第一像素单元包括第一薄膜晶体管和第一像素电极；其中，所述第一薄膜晶体管的栅极连接第一扫描线，源极连接数据线，漏极连接所述第一像素电极和所述辅助电极；所述第二像素单元包括第二薄膜晶体管和第二像素电极；其中，所述第二薄膜晶体管的栅极连接第二扫描线，源极连接所述数据线，漏极连接所述第二像素电极；所述辅助电极位于所述第一扫描线和所述第二扫描线的上方，以与所述第一扫描线形成第一耦合电容，并与所述第二扫描线形成第二耦合电容；所述第一薄膜晶体管和所述第二薄膜晶体管同时导通，并且第二薄膜晶体管的导通时间大于第一薄膜晶体管的导通时间；所述辅助电极未与所述第二像素电极相连。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一扫描线和所述第二扫描线相邻设置。
3.根据权利要求1或2所述的阵列基板，其特征在于，所述辅助电极在扫描线所在金属层上的投影，与所述第一扫描线和所述第二扫描线完全重合。
4.根据权利要求1或2所述的阵列基板，其特征在于，所述辅助电极与所述第一/二薄膜晶体管的源极和漏极同层设置。
5.根据权利要求1或2所述的阵列基板，其特征在于，所述辅助电极与所述第一/二像素电极同层设置。
6.根据权利要求1或2所述的阵列基板，其特征在于，所述第一/二像素电极的材料为氧化钢锡、氧化钢锌或氧化锡。
7.根据权利要求1或2所述的阵列基板，其特征在于，所述辅助电极与所述第一/二扫描线之间的材料包括：
SiNx；或者SiNx与A-Si两种材料组合；SiNx与N+-Si两种材料组合；或者SiNx、A-Si与N+-Si三种材料组合。
8.一种液晶显示面板，其特征在于，包括：如权利要求1至7中任一项所述的阵列基板；彩膜基板；以及
设置在所述阵列基板和所述彩膜基板之间的液晶层。
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