CN103185997A - 像素结构及薄膜晶体管阵列基板 - Google Patents
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Abstract
一种像素结构及薄膜晶体管阵列基板，其中像素结构包括：第一薄膜晶体管和第二薄膜晶体管，第一像素电极和第二像素电极；分别位于第一像素电极和第二像素电极上下两侧的栅极线，分别位于所述第一像素电极和第二像素电极的左右两侧的数据线；所述第一像素电极和第二像素电极分别部分重叠所述栅极线。本发明实施例提供的像素结构及薄膜晶体管阵列基板开口率高。
Description
技术领域
本发明涉及液晶显示领域，特别涉及像素结构及薄膜晶体管阵列基板。
背景技术
随着信息社会的发展，人们对显示设备的需求得到了增长。为了满足这种要求，最近几种平板显示设备如薄膜晶体管液晶显示器件(TFT-LCD)或者等离子体显示器件(PDP)都得到了迅猛的发展。在平板显示器件当中，薄膜晶体管液晶显示器件由于其重量轻，体积小，能耗低等优点，正在一步步占据平板显示的主导地位。
图1为现有的薄膜晶体管液晶显示器的截面结构示意图，现有的薄膜晶体管液晶显示器主要由一薄膜晶体管阵列基板11、一彩色滤光基板12、薄膜晶体管阵列基板11和彩色滤光基板12之间的液晶层13构成。薄膜晶体管阵列基板11由多个呈矩阵式排列的像素单元构成，每个像素单元包括设置于薄膜晶体管阵列基板11上的像素电极14和下基板公共电极、设置于彩色滤光基板12上设置有上基板公共电极14′，像素电极14和公共电极14′上涂覆有取向膜15。其中，像素电极14和上基板公共电极14′之间形成液晶电容，像素电极和下基板公共电极之间形成存储电容。
对于普通的非晶硅薄膜晶体管液晶显示器(a-Si TFT-LCD)，驱动电路集成在薄膜晶体管阵列基板11上，上基板公共电极形成在彩色滤光基板12上。图2为现有的薄膜晶体管液晶显示器的薄膜晶体管阵列基板的电路连接示意图，薄膜晶体管阵列基板11的电路连接如图2所示，21是数据线，22是栅极线，23是薄膜晶体管(TFT)，24是像素单元的液晶电容(Clc)，25是像素单元的存储电容(Cst)；当屏正常驱动的时候，栅极线22依次为高电平，当前行的薄膜晶体管23就会处于导通状态，数据电压通过数据线21通过薄膜晶体管23的源极传输至像素电极同时给液晶电容24和存储电容25充电，从而使当前行的像素能显示需要的亮度；当前行驱动结束后，栅极线22为低电平，薄膜晶体管23处于关断状态，液晶电容24和存储电容25已经充电可保证的像素单元的电位能保持到下一帧重新驱动该行像素单元为止。驱动一行之后接着驱动下一行，直到刷新完整个画面，一帧结束，接着下一帧开始。
对于M×N分辨率的液晶显示器，根据图2所示的驱动电路，源极驱动器(Source driver)需要驱动3×M条数据线，栅极驱动器(Gate driver)需要驱动N条栅极线。因为源极驱动器成本比栅极驱动器的成本高，所以减少数据线的数量会降低驱动器的成本。具有双栅极线(dual gate)的液晶显示器通过减少一半数量的数据线，增加一倍数量的栅极线来降低成本。
图3为现有的具有双栅极线的液晶显示器的电路连接示意图，31是数据线，32是第一栅极线，33是第二栅极线，同一行上左右相邻的两个像素共用一条数据线31，但是相邻两个像素不共用同一条栅极线，所以一行像素需要第一栅极线32和第二栅极线33两条栅极线来驱动，数据线的数量减少了一半，栅极线的数量增加了一倍。
图4为现有的具有双栅极线的像素结构示意图，其中41是数据线，42是第一栅极线，44是第二栅极线，45是公共电极线，46是薄膜晶体管，47是像素电极。第一栅极线42和第二栅极线44和薄膜晶体管46的栅极电连接且是同一金属层，第一栅极线42和第二栅极线44分别控制与其电连接的薄膜晶体管的开启和关闭，数据线41和薄膜晶体管46的源极是同一金属层并且电连接，像素电极47通过过孔与薄膜晶体管的漏极连接，将数据线上的电位传输到像素电极上。公共电极线45和第一栅极线42和第二栅极线44是同层金属。
现有的具有双栅极线(dual gate)的像素结构每行像素都要用两条栅极线驱动，第二条栅极线一样要满足线宽、线距和延时的要求，所以第二条的栅极线要占用一定的像素面积，使像素的开口率降低；另外，虽然在数据线方向上少了一条数据线，但是为了避免相邻像素间的电容耦合效应，相邻像素间没有数据线的地方都要放置虚设(dummy)数据线，或者使相邻像素电极之间保持和有数据线时一样的距离，这样少了数据线并没有增加开口率，所以对于具有双栅极线的像素结构，其像素开口率是降低的。
发明内容
本发明解决的问题是提供一种开口率高的像素结构及薄膜晶体管阵列基板。
为解决上述问题，本发明提供一种像素结构，包括：第一薄膜晶体管和第二薄膜晶体管，第一像素电极和第二像素电极；分别位于第一像素电极和第二像素电极上下两侧的栅极线，分别位于所述第一像素电极和第二像素电极的左右两侧的数据线；所述第一像素电极和第二像素电极分别部分重叠所述栅极线。
可选的，还包括：第一公共电极，所述第一公共电极包括位于所述第一像素电极和第二像素电极之间的第一部分，还包括和栅极线重叠的第二部分，所述第一公共电极和栅极线重叠的第二部分将所述第一像素电极和第二像素电极与所述栅极线隔离。
可选的，所述第一公共电极与所述数据线为同一金属层。
可选的，还包括：位于第一像素电极、第二像素电极和所述第一公共电极之间的钝化层，且所述第一像素电极、第二像素电极分别与所述钝化层、第一公共电极的第二部分构成第一存储电容和第二存储电容。
可选的，第一像素电极和第二像素电极的材料为氧化铟锡、氧化铟锌或氧化铟锡与氧化铟锌的组合物。
可选的，还包括：第二公共电极，所述第二公共电极包括第一部分、第二部分和第三部分；
所述第二公共电极的第一部分和所述第一公共电极的第一部分有重叠；
所述第二公共电极的第二部分与第一薄膜晶体管的漏极重叠；
所述第二公共电极的第三部分与第二薄膜晶体管的漏极重叠。
可选的，所述第二公共电极与栅电极层为同一金属层。
可选的，所述第二公共电极的第二部分与第一薄膜晶体管的漏极以及它们之间的绝缘层构成第三电容，所述第二公共电极的第三部分与第二薄膜晶体管的漏极以及它们之间的绝缘层构成第四电容。
可选的，所述绝缘层为栅介质层。
可选的，所述第二公共电极的第一部分的宽度比所述第一公共电极的第一部分的宽度窄，所述第一像素电极、第二像素电极分别和第一公共电极的第一部分有交叠。
可选的，所述第二公共电极的第一部分的宽度比所述第一公共电极的第一部分的宽度宽，所述第一像素电极、第二像素电极分别和第二公共电极的第一部分有交叠。
可选的，所述第二公共电极还包括分别靠近数据线并且沿数据线方向延伸的第四部分和第五部分，所述第一像素电极和所述第四部分有交叠，所述第二像素电极和所述第五部分有交叠。
本发明还提供一种薄膜晶体管阵列基板，包括多个像素结构，其特征在于，所述像素结构为上述任一项所述的像素结构，并且所述像素结构呈阵列排布。
可选的，相邻的所述各像素结构中，所述第一公共电极沿平行于数据线的方向互相连接，所述第二公共电极沿平行于栅极线的方向互相连接。
可选的，不同像素结构中，相邻的第一像素电极和第二像素电极共用同一根数据线。
与现有技术相比，本发明具有以下优点：
本发明提供的像素结构通过将所述第一像素电极和第二像素电极向上下两侧延伸，使得所述第一像素电极和第二像素电极分别部分重叠所述栅极线，不但扩大所述第一像素电极和第二像素电极的面积，且提高像素结构的开口率。
此外，本发明提供的像素电极额外形成第一存储电容、第二存储电容、所述第三电容、第四电容、第五电容、第六电容，增加像素电荷存储能力，相应的提高开口率。
本发明的实施例提供的薄膜晶体管阵列基板开口率高。
附图说明
图1是现有的薄膜晶体管显示器的截面结构示意图；
图2是现有的液晶显示器的薄膜晶体管阵列基板的电路连接示意图；
图3为现有的具有双栅级线的液晶显示器的电路连接示意图；
图4为现有的具有双栅极线的像素结构示意图；
图5是本发明实施例的像素结构的俯视示意图；
图6是第一公共电极的结构示意图；
图7是本发明第二公共电极的结构示意图；
图8是本发明实施例的薄膜晶体管阵列基板的俯视示意图。
具体实施方式
本发明的发明人对现有技术的双栅极线的像素结构进行大量的研究发现：如图4所示，现有的像素结构的像素电极47与第一栅极线42、第二栅极线44、数据线41之间都存在间距，且像素电极47与第一栅极线42和第二栅极线44的间距远大于比所述像素电极47与数据线41之间的间距，从而使像素结构的开口率降低。
发明人又发现如果通过额外设置遮光部来遮挡所述间距，提高像素的开口率的效果差。
为此，本发明的发明人提供一种像素结构，所述像素结构配置于薄膜晶体管阵列基板上，包括：第一薄膜晶体管和第二薄膜晶体管，第一像素电极和第二像素电极；分别位于第一像素电极和第二像素电极上下两侧的栅极线，分别位于所述第一像素电极和第二像素电极的左右两侧的数据线；所述第一像素电极和第二像素电极分别部分重叠所述栅极线。
本发明的发明人通过形成与所述栅极线重叠的所述第一像素电极和第二像素电极，从而扩大所述第一像素电极和第二像素电极的面积，且提高像素结构的开口率。
下面结合一具体实施例对本发明的像素结构做详细描述，请参考图5，图5为本发明一实施例的像素结构的俯视图，所述像素结构100包括：
第一薄膜晶体管101和第二薄膜晶体管102，第一像素电极103和第二像素电极104；
分别位于第一像素电极103和第二像素电极104上下两侧的栅极线105，分别位于所述第一像素电极103和第二像素电极104的左右两侧的数据线106；所述第一像素电极103和第二像素电极104分别部分重叠所述栅极线105。
具体地，所述第一像素电极103和第二像素电极104的材料为氧化铟锡、氧化铟锌或氧化铟锡与氧化铟锌的组合物。
本发明的实施例通过将所述第一像素电极103和第二像素电极104向上下两侧延伸，使得所述第一像素电极103和第二像素电极104分别部分重叠所述栅极线105，不但扩大所述第一像素电极和第二像素电极的面积，且提高像素结构的开口率。
现有技术中所述第一像素电极103和第二像素电极104与所述栅极线105通常不会重叠，因为所述第一像素电极103和第二像素电极104与所述栅极线105重叠会互相造成干扰，请依旧参考图5，本发明的实施例像素结构100还包括：第一公共电极107，请结合参考图6，图6为第一公共电极107的结构示意图，所述第一公共电极107包括位于所述第一像素电极103和第二像素电极104之间的第一部分1071(与所述数据线106平行部分)，还包括和所述栅极线105重叠的第二部分1072，所述第一公共电极107和栅极线105重叠的第二部分1072将所述第一像素电极103和第二像素电极104与所述栅极线105隔离。
所述第一公共电极107的第一部分1071用于连接相邻的像素结构的中的第一公共电极107的第二部分1072，并且第一公共电极107通入的是直流信号，能够有效的将所述第一像素电极103和第二像素电极104与所述栅极线105隔离，即使在所述第一像素电极103和第二像素电极104分别部分重叠所述栅极线105的情况下，依然不会出现较强的信号干扰现象。
进一步的，所述第一公共电极107与所述数据线106为同一金属层，即在将所述第一公共电极107与所述数据线106设计在同一掩膜版上，采用同一沉积刻蚀工艺形成，不需要额外占用掩膜版和采用额外的形成工艺，能够与现有的像素结构形成工艺兼容。
在本实施例中，请依旧参考图5，所述像素结构100还包括：位于第一像素电极103、第二像素电极04和所述第一公共电极107之间的钝化层(未图示)，需要说明的是，所述第一像素电极103、第二像素电极104分别与所述钝化层、第一公共电极107的第二部分1072构成第一存储电容Cs1和第二存储电容Cs2，第一存储电容Cs1和第二存储电容Cs2能够增加像素电荷存储能力，并且不影响像素的开口率。
在本实施例中，请参考图5和图7，图7为本发明第二公共电极108的结构示意图，所述像素结构100还包括：第二公共电极108，所述第二公共电极108材料为金属，较佳的，所述第二公共电极108与栅电极层为同一金属层，即在将所述第二公共电极108与所述栅电极层设计在同一掩膜版上，采用同一沉积刻蚀工艺形成，不需要额外占用掩膜版和采用额外的形成工艺，能够与现有的像素结构形成工艺兼容。
需要说明的是，所述第二公共电极108包括第一部分1081、第二部分1082和第三部分1083。
所述第二公共电极108的第一部分1081和所述第一公共电极107的第一部分1071有重叠。
在一实施例中，所述第二公共电极108的第一部分1081的宽度比所述第一公共电极107的第一部分1071的宽度窄，所述第一像素电极103、第二像素电极104分别和第一公共电极107的第一部分1071有交叠。
在另一实施例中，所述第二公共电极108的第一部分1081的宽度比所述第一公共电极107的第一部分1071的宽度宽，所述第一像素电极103、第二像素电极104分别和第二公共电极07的第一部分1071有交叠。或者所述第二公共电极108的第一部分1081的宽度和所述第一公共电极107的第一部分1071的宽度一致，所述第一像素电极103、第二像素电极104分别和第二公共电极07的第一部分1071有交叠。
所述第二公共电极108的第二部分1082与第一薄膜晶体管的漏极重叠；所述第二公共电极108的第二部分1082、第一薄膜晶体管的漏极和形成在他们之间的第一绝缘层构成第三电容Cs3，其中，所述绝缘层为第一薄膜晶体管的栅介质层。
所述第二公共电极108的第三部分1083与第二薄膜晶体管的漏极重叠；所述第二公共电极108的第三部分1083、第二薄膜晶体管的漏极和形成在他们之间的第二绝缘层构成第四电容Cs4，其中，所述第二绝缘层为第二薄膜晶体管的栅介质层。
所述第三电容Cs3和第四电容Cs4增加像素电荷存储能力。
还需要说明的是，所述第二公共电极108还包括分别靠近所述数据线106并且沿所述数据线106方向延伸的第四部分1084和第五部分1085，所述第一像素电极103和所述第四部分1084有交叠，所述第二像素电极104和所述第五部分1085有交叠。
其中，所述第二公共电极108的第四部分1084、所述第一像素电极103与形成在第四部分1084和所述第一像素电极103之间的绝缘层形成第五电容Cs5。
所述第二公共电极108的第五部分1085、所述第二像素电极104和形成在第五部分1085和所述第二像素电极104之间的绝缘层形成第六电容Cs6。
所述第五电容Cs5和第六电容Cs6增加像素电荷存储能力。
本发明提供的像素结构100通过将所述第一像素电极103和第二像素电极104向上下两侧延伸，使得所述第一像素电极103和第二像素电极104分别部分重叠所述栅极线105，不但扩大所述第一像素电极和第二像素电极的面积，且提高像素结构100的开口率。
此外，本发明提供的像素电极额外形成第一存储电容Cs1、第二存储电容Cs2、所述第三电容Cs3、第四电容Cs4、第五电容Cs5、第六电容Cs6，增加像素电荷100存储能力。
本发明的实施例还提供一种薄膜晶体管阵列基板，请参考图8，包括多个像素结构100，并且所述像素结构100呈阵列排布。
具体地，相邻的所述各像素结构100中，所述第一公共电极107沿平行于数据线106的方向互相连接，所述第二公共电极108沿平行于栅极线105的方向互相连接，不同像素结构100中，相邻的第一像素电极和第二像素电极共用同一根数据线106，形成像素结构。
本发明的实施例提供的薄膜晶体管阵列基板开口率高。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (15)
1.一种像素结构，配置于薄膜晶体管阵列基板上，其特征在于，包括：
第一薄膜晶体管和第二薄膜晶体管，第一像素电极和第二像素电极；
分别位于第一像素电极和第二像素电极上下两侧的栅极线，分别位于所述第一像素电极和第二像素电极的左右两侧的数据线；
所述第一像素电极和第二像素电极分别部分重叠所述栅极线。
2.如权利要求1所述像素结构，其特征在于，还包括：第一公共电极，所述第一公共电极包括位于所述第一像素电极和第二像素电极之间的第一部分，还包括和栅极线重叠的第二部分，所述第一公共电极和栅极线重叠的第二部分将所述第一像素电极和第二像素电极与所述栅极线隔离。
3.如权利要求2所述像素结构，其特征在于，所述第一公共电极与所述数据线为同一金属层。
4.如权利要求3所述像素结构，其特征在于，还包括：位于第一像素电极、第二像素电极和所述第一公共电极之间的钝化层，且所述第一像素电极、第二像素电极分别与所述钝化层、第一公共电极的第二部分构成第一存储电容和第二存储电容。
5.如权利要求1所述像素结构，其特征在于，第一像素电极和第二像素电极的材料为氧化铟锡、氧化铟锌或氧化铟锡与氧化铟锌的组合物。
6.如权利要求2所述像素结构，其特征在于，还包括：第二公共电极，所述第二公共电极包括第一部分、第二部分和第三部分；
所述第二公共电极的第一部分和所述第一公共电极的第一部分有重叠；
所述第二公共电极的第二部分与第一薄膜晶体管的漏极重叠；
所述第二公共电极的第三部分与第二薄膜晶体管的漏极重叠。
7.如权利要求6所述像素结构，其特征在于，所述第二公共电极与栅电极层为同一金属层。
8.如权利要求7所述像素结构，其特征在于，所述第二公共电极的第二部分与第一薄膜晶体管的漏极以及它们之间的绝缘层构成第三电容，所述第二公共电极的第三部分与第二薄膜晶体管的漏极以及它们之间的绝缘层构成第四电容。
9.如权利要求8所述像素结构，其特征在于，所述绝缘层为栅介质层。
10.如权利要求6所述像素结构，其特征在于，所述第二公共电极的第一部分的宽度比所述第一公共电极的第一部分的宽度窄，所述第一像素电极、第二像素电极分别和第一公共电极的第一部分有交叠。
11.如权利要求6所述像素结构，其特征在于，所述第二公共电极的第一部分的宽度比所述第一公共电极的第一部分的宽度宽，所述第一像素电极、第二像素电极分别和第二公共电极的第一部分有交叠。
12.如权利要求6所述像素结构，其特征在于，所述第二公共电极还包括分别靠近数据线并且沿数据线方向延伸的第四部分和第五部分，所述第一像素电极和所述第四部分有交叠，所述第二像素电极和所述第五部分有交叠。
13.一种薄膜晶体管阵列基板，包括多个像素结构，其特征在于，所述像素结构为权利要求1至12任一项所述的像素结构，并且所述像素结构呈阵列排布。
14.如权利要求13所述的薄膜晶体管阵列基板，其特征在于，相邻的所述各像素结构中，所述第一公共电极沿平行于数据线的方向互相连接，所述第二公共电极沿平行于栅极线的方向互相连接。
15.如权利要求13所述的薄膜晶体管阵列基板，其特征在于，不同像素结构中，相邻的第一像素电极和第二像素电极共用同一根数据线。
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