CN102109718A - 像素结构和薄膜晶体管阵列基板 - Google Patents

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一种像素结构和薄膜晶体管阵列基板，像素结构配置于薄膜晶体管阵列基板上，包括：第一薄膜晶体管和第二薄膜晶体管，第一像素电极和第二像素电极；第一栅极线和第二栅极线，分别连接所述第一薄膜晶体管和第二薄膜晶体管的栅极；第一薄膜晶体管和相邻像素结构的第二薄膜晶体管共用的数据线；还包括遮光部，形成于第一像素电极和/或第二像素电极的边缘。在像素内通过遮光部遮光，所以像素的开口率有很大的提高。

Description

像素结构和薄膜晶体管阵列基板
技术领域
本发明涉及液晶显示器领域，尤其涉及液晶显示器中的一种像素结构、含有该像素结构的薄膜晶体管阵列基板。
背景技术
随着信息社会的发展，人们对显示设备的需求得到了增长。为了满足这种要求，最近几种平板显示设备如薄膜晶体管液晶显示器件(TFT-LCD)，等离子体显示器件(PDP)都得到了迅猛的发展。在平板显示器件当中，薄膜晶体管液晶显示器件由于其重量低，体积小，能耗低等优点，正在一步步占据平板显示的主导地位。
图1为现有的薄膜晶体管显示器的截面结构示意图，现有的薄膜晶体管液晶显示器主要由一薄膜晶体管阵列基板11，一彩色滤光基板12，薄膜晶体管阵列基板11和彩色滤光基板12之间的液晶层13，薄膜晶体管阵列基板11上的像素电极14，以及彩色滤光基板12上的公共电极14′，涂覆在像素电极14和公共电极14′上的取向膜15。其中，薄膜晶体管阵列基板11由多个呈矩阵式排列的像素结构构成。通常，各像素结构主要包括薄膜晶体管和像素电极，其中，像素电极和薄膜晶体管阵列基板之间形成液晶电容，像素电极和彩色滤光基板之间形成存储电容。
对于普通的非晶硅薄膜晶体管液晶显示器(a-Si TFT-LCD)，驱动电路集成在薄膜晶体管阵列基板11上的，公共电极形成在彩色滤光基板12上。图2为现有的液晶显示器的薄膜晶体管阵列基板的电路连接示意图，薄膜晶体管阵列基板11的电路连接如图2所示，21是数据线，22是栅极线，23是薄膜晶体管(TFT)，24是单个像素的液晶电容(Clc)，25是存储电容(Cst)；当屏正常驱动的时候，栅极线22依次为高电平，当前行的薄膜晶体管23就会处于导通状态，通过一个合适的行驱动时间，液晶电容24和存储电容25的电位和数据线21的电位相同，从而使当前行的像素能显示需要的亮度，当前行驱动结束后，栅极线22为低电平，薄膜晶体管23处于关断状态，使已经充电的像素电位能保持到下一帧重新驱动该行像素为止。驱动一行之后接着驱动下一行，直到刷新完整个画面，一帧结束，接着下一帧开始。
对于M×N分辨率液晶显示器，根据图2所示的的驱动电路，源极驱动器(Source driver)需要驱动3×M条数据线，栅极驱动器(Gate driver)需要驱动N条栅极线。因为源极驱动器成本比栅极驱动器的成本高，所以减少数据线的数量会降低驱动器的成本。具有双栅极线(dual gate)的液晶显示器通过减少一半数量的数据线，增加一倍数量的栅极线来降低成本。
图3为现有的具有双栅极线的液晶显示器的电路连接示意图，31是数据线，32是第一栅极线，33是第二栅极线，同一行上相邻的两个像素共用一条数据线31，但是相邻两个像素不共用同一条栅极线，所以一行像素需要第一栅极线32和第二栅极线33两条栅极线来驱动，所以数据线的数量减少了一半，栅极线的数量增加了一倍。其驱动原理是将一行的驱动时间分成两半，前半段时间当前行的第一栅极线打开，驱动该行一半的像素，后半段时间第二栅极线打开，驱动该行的另一半像素。
图4为现有的具有双栅极线的像素结构示意图，其中41是数据线，42是第一栅极线，43是虚设(dummy)数据线，44是第二栅极线，45是公共电极线，46是薄膜晶体管，47是像素电极。第一栅极线42和第二栅极线44和薄膜晶体管46的栅极电连接且是同一金属层，第一栅极线42和第二栅极线44分别控制与其电连接的薄膜晶体管的开启和关闭，数据线41和薄膜晶体管46的源极是同一金属层并且电连接，像素电极47通过过孔与薄膜晶体管的漏极连接，将数据线上的电位传输到像素电极上。公共电极线45和第一栅极线42和第二栅极线44是同层金属。
现有的具有双栅极线(dual gate)的像素结构每行像素都要用两条栅极线驱动，第二条栅极线一样要满足线宽、线距和延时的要求，所以第二条的栅极线要占用一定的像素面积，使像素的开口率降低；另外，虽然在数据线方向上少了一条数据线，但是为了避免相邻像素间的电容耦合效应，相邻像素间没有数据线的地方都要放置虚设(dummy)数据线，或者使相邻像素电极之间保持和有数据线时一样的距离，这样少了数据线并没有增加开口率，所以对于具有双栅极线的像素结构，其像素开口率是降低的。
发明内容
本发明解决的是现有技术的具有双栅极线的像素结构，其像素开口率低的问题。
为解决上述问题，本发明提供一种像素结构，配置于薄膜晶体管阵列基板上，包括：第一薄膜晶体管和第二薄膜晶体管，第一像素电极和第二像素电极；
第一栅极线和第二栅极线，分别连接所述第一薄膜晶体管和第二薄膜晶体管的栅极；
第一薄膜晶体管和相邻像素结构的第二薄膜晶体管共用的数据线；
还包括遮光部，形成于第一像素电极和/或第二像素电极的边缘。
可选的，还包括公共电极线，形成于所述第一像素电极和第二像素电极之间。
可选的，所述遮光部包括：第一遮光部，形成于第一像素电极靠近第一栅极线的边缘，和/或形成于第二像素电极靠近第一栅极线的边缘。
可选的，所述遮光部包括：第二遮光部，形成于第一像素电极靠近第二栅极线的边缘，和/或形成于第二像素电极靠近第二栅极线的边缘。
可选的，所述遮光部包括：第三遮光部，形成于第一像素电极的靠近数据线的边缘，和/或形成于第二像素电极的靠近数据线的边缘。
可选的，所述遮光部包括：第四遮光部，形成于第一像素电极靠近第二像素电极的边缘，和/或形成于第二像素电极靠近第一像素电极的边缘。
可选的，所述第一遮光部由所述公共电极线向所述第一像素电极内部沿平行于所述第一栅极线方向延伸形成，和/或向第二像素电极内部沿平行于所述第一栅极线方向延伸形成。
可选的，所述第二遮光部由所述公共电极线向所述第一像素电极内部沿平行于所述二栅极线方向延伸形成，和/或向第二像素电极内部沿平行于所述二栅极线方向延伸形成。
可选的，所述第三遮光部为第一栅极线或第二栅极线向所述第一像素电极内部沿平行于所述数据线方向延伸形成，和/或向第二像素电极内部沿平行于所述数据线方向延伸形成。
可选的，所述第四遮光部为所述公共电极线在平行数据线方向覆盖所述第一像素电极的边缘部分，和/或覆盖所述第二电极的边缘部分。
本发明的另一方面还提供一种薄膜晶体管阵列基板，包括多个像素结构，所述像素结构为以上所述的任意一种像素结构。
与现有技术相比，本发明具有以下优点：
在现有技术的基础上增加遮光部，减少像素电极在边缘的漏光现象，从而可以增加像素的开口率。
而且，本发明将现有技术的虚设(dummy)数据线的位置即第一像素电极和所述第二像素电极之间设置公共电极，可以节省公共电极线的空间。且不用单独占用像素面积做公共电极走线，所以像素的开口率会有很大的提升。
进一步地，本发明的一具体实施方式中，利用相邻像素的栅极线向像素电极内部沿平行于数据线方向延伸形成的第三遮光部，在像素电极的靠近数据线的边缘遮光，这样可以不增大栅极线和像素电极之间的电容，增大开口率的同时不会降低像素结构的特性。
附图说明
图1为现有的薄膜晶体管显示器的截面结构示意图。
图2为现有的液晶显示器的薄膜晶体管阵列基板的电路连接示意图。
图3为现有的具有双栅极线的液晶显示器的电路连接示意图。
图4为现有的具有双栅极线的像素结构示意图。
图5为本发明实施例的像素结构的结构示意图。
图6为本发明实施例的像素结构的第一层金属的布局示意图。
图7为本发明实施例的像素结构的第二层金属的布局示意图。
图8为本发明实施例的像素结构与相邻像素结构的连接示意图。
具体实施方式
本发明通过在像素电极的边缘增加遮光部，减少像素电极边缘的漏光，从而可以增加像素的开口率。下面结合附图对本发明的具体实施方式做详细描述。
图5为本发明一具体实施例的像素结构的剖面示意图，该剖面平行于薄膜晶体管阵列基板，图5所示像素结构，配置于薄膜晶体管阵列基板上，该像素结构包括：第一薄膜晶体管511和第二薄膜晶体管521，第一像素电极512和第二像素电极522；像素电容(图中未示)，该像素电容包括液晶电容和存储电容，像素电极和薄膜晶体管阵列基板的公共电极之间形成液晶电容，像素电极和滤色器基板的公共电极之间形成存储电容；第一栅极线513和第二栅极线523，分别连接所述第一薄膜晶体管511和第二薄膜晶体管521的栅极；同时参考图8，第一薄膜晶体管511和相邻像素结构的第二薄膜晶体管521共用的数据线54；还包括遮光部，形成于第一像素电极512和/或第二像素电极522的边缘。本发明具体实施例的像素结构还包括公共电极线55，形成于所述第一像素电极512和第二像素电极522之间，与第一栅极线513和第二栅极线523垂直，且该公共电极55所在的位置为现有技术像素结构的虚设(dummy)数据线的位置，因此不用单独占用像素面积做公共电极走线，所以像素的开口率会有很大的增加。
继续参考图5，同时参考图7，所述遮光部包括第一遮光部531，形成于第一像素电极512靠近第一栅极线513的边缘，和/或形成于第二像素电极522靠近第一栅极线513的边缘，通过在现有技术的基础上增加第一遮光部531，可以减少像素电极在靠近第一栅极线513边缘的漏光现象，从而可以增加像素的开口率。在该具体实施例中，第一像素电极512靠近第一栅极线513的边缘和第二像素电极522靠近第一栅极线513的边缘均形成有第一遮光部531，由所述公共电极线55向所述第一像素电极512和第二像素电极522内部沿平行于所述第一栅极线513方向延伸形成。
继续参考图5，同时参考图7，所述遮光部还可以包括第二遮光部532，形成于第一像素电极512靠近第二栅极线523的边缘，和/或形成于第二像素电极522靠近第二栅极线523的边缘，通过在现有技术的基础上增加第二遮光部532，可以减少像素电极在靠近第二栅极线523边缘的漏光现象，从而可以增加像素的开口率。在该具体实施例中，第一像素电极512靠近第二栅极线523的边缘和第二像素电极522靠近第二栅极线523的边缘均形成有第二遮光部532，由所述公共电极线55向所述第一像素电极512和第二像素电极522内部沿平行于所述二栅极线523方向延伸形成。
继续参考图5，同时参考图6，所述遮光部还可以包括：第三遮光部533，形成于第一像素电极512靠近数据线54的边缘，和/或形成于第二像素电极522靠近数据线54的边缘，通过在现有技术的基础上增加第三遮光部533，可以减少像素电极在靠近数据线54边缘的漏光现象，从而可以增加像素的开口率。在该具体实施例中，第一像素电极512靠近数据线54的边缘和第二像素电极522靠近数据线54的边缘均形成有第三遮光部533，由第一栅极线513和第二栅极线523向所述第一像素电极512和第二像素电极522内部沿平行于所述数据线54方向延伸形成。其中，本发明的像素结构在形成像素结构阵列时，同时参考图8，第二素电极522的第三遮光部533为相邻的第一像素结构61的第一栅极线513向像素电极内部沿平行于数据线54方向延伸形成，第一像素电极512的第三遮光部533为相邻的第二像素结构62的第二栅极线523向像素电极内部沿平行于数据线54方向延伸形成，这样不会增大栅极线和像素电极之间的电容，增大开口率的同时不会降低像素结构的特性。
继续参考图5，同时参考图7，所述遮光部还可以包括第四遮光部534，形成于第一像素电极512靠近第二像素电极522的边缘，和/或形成于第二像素电极522靠近第一像素电极512边缘，通过在现有技术的基础上增加第四遮光部534，可以减少像素电极在靠近公共电极线55边缘的漏光现象，从而可以增加像素的开口率。在该具体实施例中，第一像素电极512的第四边缘和第二像素电极522的第四边缘均形成有第四遮光部534。所述第四遮光部为所述公共电极线55在平行数据线54方向覆盖所述第一像素电极512的边缘部分和第二像素电极522的边缘部分，并且与第一像素电极512和第二像素电极522分别形成存储电容。
在该具体实施例中，第一栅极线513和第二栅极线523为第一层金属，第一数据线514、第二数据线524、公共电极线53为第二层金属。
本发明的以上所述的具体实施例，在像素内的四个方向都有遮光，而且不用单独占用像素面积做公共电极走线，所以像素的开口率有很大的提高。在本发明的其他具体实施例中，像素结构的遮光部可以为第一遮光部、第二遮光部、第三遮光部和第四遮光部的任意组合。
而且，本发明将现有技术的虚设(dummy)数据线的位置即第一像素电极和所述第二像素电极之间设置一公共电极，可以节省公共电极线的空间。
本领域技术人员可以理解，本发明中的像素结构可以应用于薄膜晶体管阵列基板，因此本发明的具体实施方式还提供了一种薄膜晶体管阵列基板，其包括多个像素结构，该像素结构和以上所述的像素结构相同，在此不做赘述。
以上所述仅为本发明的具体实施例，为了使本领域技术人员更好的理解本发明的精神，然而本发明的保护范围并不以该具体实施例的具体描述为限定范围，任何本领域的技术人员在不脱离本发明精神的范围内，可以对本发明的具体实施例做修改，而不脱离本发明的保护范围。

Claims (11)

1.一种像素结构，配置于薄膜晶体管阵列基板上，包括：第一薄膜晶体管和第二薄膜晶体管，第一像素电极和第二像素电极；
第一栅极线和第二栅极线，分别连接所述第一薄膜晶体管和第二薄膜晶体管的栅极；
第一薄膜晶体管和相邻像素结构的第二薄膜晶体管共用的数据线；
其特征在于，还包括遮光部，形成于第一像素电极和/或第二像素电极的边缘。
2.如权利要求1所述的像素结构，其特征在于，还包括公共电极线，形成于所述第一像素电极和第二像素电极之间。
3.如权利要求1或2所述的像素结构，其特征在于，所述遮光部包括：第一遮光部，形成于第一像素电极靠近第一栅极线的边缘，和/或形成于第二像素电极靠近第一栅极线的边缘。
4.如权利要求1或2所述的像素结构，其特征在于，所述遮光部包括：第二遮光部，形成于第一像素电极靠近第二栅极线的边缘，和/或形成于第二像素电极靠近第二栅极线的边缘。
5.如权利要求1或2所述的像素结构，其特征在于，所述遮光部包括：第三遮光部，形成于第一像素电极靠近数据线的边缘，和/或形成于第二像素电极靠近数据线的边缘。
6.如权利要求1或2所述的像素结构，其特征在于，所述遮光部包括：第四遮光部，形成于第一像素电极靠近第二像素电极的边缘，和/或形成于第二像素电极靠近第一像素电极的边缘。
7.如权利要求3所述的像素结构，其特征在于，所述第一遮光部由所述公共电极线向所述第一像素电极内部沿平行于所述第一栅极线方向延伸形成，和/或向第二像素电极内部沿平行于所述第一栅极线方向延伸形成。
8.如权利要求4所述的像素结构，其特征在于，所述第二遮光部由所述公共电极线向所述第一像素电极内部沿平行于所述二栅极线方向延伸形成，和/或向第二像素电极内部沿平行于所述二栅极线方向延伸形成。
9.如权利要求5所述的像素结构，其特征在于，所述第三遮光部为第一栅极线或第二栅极线向所述第一像素电极内部沿平行于所述数据线方向延伸形成，和/或向第二像素电极内部沿平行于所述数据线方向延伸形成。
10.如权利要求6所述的像素结构，其特征在于，所述第四遮光部为所述公共电极线在平行数据线方向覆盖所述第一电极的边缘部分，和/或覆盖所述第二电极的边缘部分。
11.一种薄膜晶体管阵列基板，包括多个像素结构，其特征在于，所述像素结构为权利要求1～10任一项所述的像素结构。
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