CN110310995A - 半导体装置和半导体装置的制造方法 - Google Patents

半导体装置和半导体装置的制造方法 Download PDF

Info

Publication number
CN110310995A
CN110310995A CN201910221349.0A CN201910221349A CN110310995A CN 110310995 A CN110310995 A CN 110310995A CN 201910221349 A CN201910221349 A CN 201910221349A CN 110310995 A CN110310995 A CN 110310995A
Authority
CN
China
Prior art keywords
layer
drift
withstand voltage
type impurity
drift layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910221349.0A
Other languages
English (en)
Inventor
渡部敦
上田博之
森朋彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Publication of CN110310995A publication Critical patent/CN110310995A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及半导体装置和半导体装置的制造方法。所述半导体装置包括n型第一漂移层、设置在所述第一漂移层的顶部的i型或n型耐压层、设置在所述耐压层的顶部的p型主体层、设置在所述第一漂移层的顶部并且与所述耐压层和所述主体层的侧表面接触的n型第二漂移层、设置在所述主体层的顶部并且通过所述主体层而隔离于所述第一漂移层、所述第二漂移层和所述耐压层的n型源极层、以及通过栅极绝缘膜面对所述主体层的栅电极，所述主体层位于所述第二漂移层与所述源极层之间。所述耐压层由具有大于所述第一漂移层的带隙的带隙的材料制成。

Description

半导体装置和半导体装置的制造方法
技术领域
本发明涉及一种半导体装置和一种半导体装置的制造方法。
背景技术
Katsunori UENO于2017年发表在OYO-BUTSURI第86卷第05册第376-380页上的“Development of SiO2/GaN MOSFETs on a homo-epitaxial GaN layer”公开了一种MOS型半导体装置。该半导体装置包括第一漂移层(n--GaN层)、主体层(p-阱)、第二漂移层(JFET部分)、源极层和栅电极。主体层设置在第一漂移层的顶部。第二漂移层设置在第一漂移层的顶部并且与主体层的侧表面接触。源极层设置在主体层的顶部并且通过主体层而隔离于第一漂移层和第二漂移层。栅电极通过栅极绝缘膜面对主体层，主体层位于源极层与第二漂移层之间。当向栅电极施加给定电位时，在主体层中形成沟道，并且源极层和第二漂移层彼此连接。因此，电流在源极层与第一漂移层之间流动。
发明内容
当关断Katsunori UENO于2017年发表在OYO-BUTSURI第86卷第05册第376-380页上的“Development of SiO2/GaN MOSFETs on a homo-epitaxial GaN layer”中描述的半导体装置时，耗尽层从在主体层与第一漂移层之间的界面朝着其周围的区域扩散。因此，高电场倾向于在靠近该界面的第一漂移层中生成。当在第一漂移层中生成过高电场时，可能会影响到半导体装置的耐压。因此，在本说明书中，提出了一种具有高耐压的半导体装置。
根据本说明书中公开的第一方面的半导体装置包括第一漂移层、耐压层、主体层、第二漂移层、源极层和栅电极。第一漂移层含有n型杂质。耐压层设置在第一漂移层的顶部并且含有i型杂质或n型杂质。主体层设置在耐压层的顶部并且含有p型杂质。第二漂移层设置在第一漂移层的顶部，与耐压层的侧表面和主体层的侧表面接触，并且含有n型杂质。源极层设置在主体层的顶部，通过主体层而隔离于第一漂移层、第二漂移层和耐压层，并且含有n型杂质。栅电极通过栅极绝缘膜面对主体层，主体层位于第二漂移层与源极层之间。耐压层由具有大于第一漂移层的带隙的带隙的材料制成。
耐压层可以设置在整个主体层下方或设置在主体层的一部分下方。
在上述方面中，耐压层可以与在第二漂移层的一侧上的主体层的下表面的端部接触。
在上述方面中，第一漂移层可以由GaN制成，并且耐压层可以由AlGaN或AlN制成。
在上述方面中，耐压层中的n型杂质的浓度可以低于第一漂移层中的n型杂质的浓度。
在上述方面中，第二漂移层中的n型杂质的浓度可以低于第一漂移层中的n型杂质的浓度。
在上述方面中，主体层可以包括第一主体层和第二主体层。第一主体层设置在耐压层的顶部，并且第二主体层含有浓度低于第一主体层的p型杂质的浓度的p型杂质，设置在第一主体层的顶部，并且面对在第二漂移层与源极层之间的栅电极。
根据上述方面的半导体装置可以进一步包括漏极层。该漏极层与第一漂移层的底部接触并且含有浓度高于第一漂移层的n型杂质的浓度的n型杂质。
根据本说明书中公开的第二方面的一种半导体装置的制造方法包括：允许耐压层在第一漂移层的顶部生长，该耐压层由AlGaN制成并且含有i型或n型杂质，第一漂移层由GaN制成并且含有n型杂质；在耐压层的顶部形成主体层，该主体层含有p型杂质；通过蚀刻形成开口，该开口穿透主体层和耐压层并且到达第一漂移层；在开口内部形成第二漂移层，该第二漂移层含有n型杂质；形成源极层，该源极层含有n型杂质并且通过主体层而隔离于第一漂移层、第二漂移层和耐压层；以及形成栅电极，该栅电极通过栅极绝缘膜面对主体层，主体层位于源极层与第二漂移层之间。
在根据本发明的该方面的半导体装置中，耐压层设置在第一漂移层与主体层之间的界面的范围的至少一部分中。这意味着，在该范围中，耐压层设置在第一漂移层的顶部，并且主体层设置在耐压层的顶部。因此，当关断半导体装置时，耗尽层从主体层与耐压层之间的界面扩散。因此，在该界面附近的耐压层内生成高电场。由于耐压层由具有大带隙的材料制成，所以，即使施加了高电场，介电击穿也很难发生。此外，由于耐压层下方的第一漂移层离主体层较远，所以在耐压层下方的第一漂移层中不会生成非常高的电场。因此，介电击穿很难发生在耐压层下方的第一漂移层中。因此，半导体装置具有高耐压。
附图说明
下面将参照附图描述本发明的示例性实施例的特征、优点、以及技术和工业重要性，在附图中，类似的数字表示类似的元件。其中：
图1是半导体装置10的截面图；
图2是描述了半导体装置10的制造步骤的视图；
图3是描述了半导体装置10的制造步骤的视图；
图4是描述了半导体装置10的制造步骤的视图；
图5是描述了半导体装置10的制造步骤的视图；
图6是描述了半导体装置10的制造步骤的视图；
图7是描述了半导体装置10的制造步骤的视图；
图8是描述了半导体装置10的制造步骤的视图；
图9是描述了半导体装置10的制造步骤的视图；以及
图10是根据修改的半导体装置的截面图。
具体实施方式
根据图1所示的实施例的半导体装置10包括半导体基板12、源极电极14、漏极电极16、栅极绝缘膜18、和栅电极20。源极电极14、栅极绝缘膜18、和栅电极20设置在半导体基板12的上表面12a的顶部。源极电极14与上表面12a的一部分接触。栅极绝缘膜18与在未设置有源极电极14的范围中的上表面12a接触。栅电极20设置在栅极绝缘膜18的顶部。栅电极20通过栅极绝缘膜18与半导体基板12绝缘。栅电极20通过栅极绝缘膜18面对位于栅极绝缘膜18下方的半导体层。漏极电极16与半导体基板12的下表面12b的整个区域接触。
半导体基板12包括漏极层40、第一漂移层38、耐压层34、主体层32、第二漂移层36、和源极层30。
漏极层40是n型层并且具有高n型杂质浓度。漏极层40由氮化镓(GaN)制成。漏极层40设置在包括下表面12b的整个区域的范围中。漏极层40与漏极电极16欧姆接触。
第一漂移层38是n型层并且具有低于漏极层40的n型杂质浓度的n型杂质浓度。第一漂移层38由GaN制成。第一漂移层38设置在漏极层40的顶部并且与漏极层40的上表面接触。
耐压层34是n型或i型层并且具有低于第一漂移层38的n型杂质浓度的n型杂质浓度。耐压层34由铝镓氮(AlGaN)制成。因此，耐压层34(即AlGaN)的带隙大于第一漂移层38(即GaN)的带隙。耐压层34设置在第一漂移层38的顶部并且与第一漂移层38的上表面接触。耐压层34的厚度小于第一漂移层38的厚度。
主体层32是p型层。主体层32包括第一主体层32a、第二主体层32b和第三主体层32c。
第一主体层32a具有较高的p型杂质浓度。第一主体层32a由GaN制成。第一主体层32a设置在耐压层34的顶部并且与耐压层34的上表面接触。
第二主体层32b具有低于第一主体层32a的p型杂质浓度的p型杂质浓度。第二主体层32b由GaN制成。第二主体层32b设置在第一主体层32a的顶部并且与第一主体层32a的上表面接触。第二主体层32b设置在包括半导体基板12的上表面12a的一部分的范围中。第二主体层32b在上表面12a上与栅极绝缘膜18接触。
第三主体层32c具有高于第一主体层32a的p型杂质浓度的p型杂质浓度。第三主体层32c由GaN制成。第三主体层32c设置在第二主体层32b的顶部并且与第二主体层32b接触。第三主体层32c设置在包括半导体基板12的上表面12a的一部分的范围中。第三主体层32c在上表面12a上与源极电极14欧姆接触。
源极层30是n型层并且具有高n型杂质浓度。源极层30由GaN制成。源极层30设置在第二主体层32b的顶部并且与第二主体层32b接触。源极层30设置在包括半导体基板12的上表面12a的一部分的范围中。在上表面12a上，源极层30设置在第二主体层32b与第三主体层32c之间。源极层30在与第三主体层32c相邻的位置处与源极电极14欧姆接触。同样，源极层30在与第二主体层32b相邻的位置处与栅极绝缘膜18接触。
在第一漂移层38的顶部存在未设置耐压层34和主体层32的部分区域。在该区域中设置第二漂移层36。第二漂移层36是n型层并且具有低于第一漂移层38的n型杂质浓度。第二漂移层36由GaN制成。第二漂移层36与第一漂移层38的上表面接触。第二漂移层36从半导体基板12的上表面12a向下延伸至第一漂移层38。第二漂移层36与第二主体层32b的侧表面、第一主体层32a的侧表面和耐压层34的侧表面接触。在上表面12a上，第二漂移层36设置在与第二主体层32b相邻的位置处。换言之，在上表面12a上，第二主体层32b设置在第二漂移层36和源极层30之间。第二漂移层36在与第二主体层32b相邻的位置与栅极绝缘膜18接触。
源极层30通过主体层32而隔离于第一漂移层38、第二漂移层36和耐压层34。栅极绝缘膜18覆盖在上表面12a上的跨源极层30、第二主体层32b和第二漂移层36的范围。栅电极20覆盖栅极绝缘膜18的整个上表面。因此，栅电极20通过栅极绝缘膜18面对源极层30、第二主体层32b和第二漂移层36。
半导体10配置金属氧化物半导体场效应晶体管(MOSFET)。当向栅电极20施加阈值或更高的电位时，在靠近栅极绝缘膜18的第二主体层32b中形成沟道。源极层30和第二漂移层36通过该沟道彼此连接。在形成沟道的状态下，当向漏极电极16施加高于源极电极14的电位的电位时，电子通过源极层30、沟道、第二漂移层36、第一漂移层38和漏极层40从源极电极14流至漏极电极16。这意味着MOSFET导通。在根据本实施例的半导体装置10中，由于第一漂移层38的n型杂质浓度高于第二漂移层36的n型杂质浓度，所以第一漂移层38的电阻较低。因此，电子能够以低损失通过第一漂移层38。因此，通过将第一漂移层38的n型杂质浓度设置成高于第二漂移层36的n型杂质浓度，可以减小MOSFET的导通电阻。
当将施加到栅电极20的电位减小到低于阈值时，沟道消失并且电子的流动停止。这意味着MOSFET被关断。一旦MOSFET被关断，耗尽层从主体层32与第二漂移层36之间的界面35(在p型层与n型层之间的界面)以及在主体层32与耐压层34之间的界面33(在p型层与n型层之间的界面、或者在p型层与i型层之间的界面)朝着它们的外围扩散。
在第二漂移层36中，耗尽层从界面35扩散。在本实施例中，因为第二漂移层36的n型杂质浓度低于第一漂移层38的n型杂质浓度，所以耗尽层容易在第二漂移层36中扩散。因此，第二漂移层36几乎被整体耗尽。因此，抑制了向栅极绝缘膜18施加高电场。
由于第一主体层32a的p型杂质浓度较高，所以从界面33延伸的耗尽层几乎不延伸至第一主体层32a侧(上侧)。因此，防止从界面33延伸的耗尽层到达源极层30(意味着防止穿通)。
从界面33延伸的耗尽层延伸至耐压层34侧(下侧)。从界面33延伸的耗尽层延伸穿过耐压层34并且到达第一漂移层38的内部。因此，耐压层34和第一漂移层38几乎被整体耗尽。因此，电场分布发生在耐压层34和第一漂移层38内部。
在靠近界面33的耗尽层中，倾向于生成高电场。具体地，在角部37下方倾向于生成高电场，该角部37是界面33、35之间的边界。然而，在本实施例中，耐压层34设置在整个界面33下方，包括角部37的下方。因为耐压层34的n型杂质浓度较低，所以耐压层34内部的电场被缓和。进一步地，由于耐压层34由具有大带隙的材料制成，所以介电击穿很难发生在耐压层34中。因此，即使当高电场发生在耐压层34内部时，介电击穿也很难发生。因此，耐压层34抑制了介电击穿发生在界面33附近。因而，半导体装置10具有高耐压。
进一步地，如早前所描述的，耗尽层也在第一漂移层38中扩散。第一漂移层38具有高于耐压层34和第二漂移层36的n型杂质浓度的n型杂质浓度。因此，在第一漂移层38内部，n型杂质浓度所提供的电场弛豫效果较低。然而，由于第一漂移层38设置在离界面33较远的位置处，所以在第一漂移层38中生成的电场不会变得如此高。因此，即使当第一漂移层38的n型杂质浓度较高时，也不会发生特殊问题。
如早前描述的，在半导体装置10中，因为具有大带隙的耐压层34设置在主体层32下面，所以实现了MOSFET中的高耐压。进一步地，由于将位于耐压层34下面(即未生成高电场的范围)的第一漂移层38的n型杂质浓度设置成高于第二漂移层36的n型杂质浓度，所以实现了MOSFET中的低导通电阻。因此，利用根据本实施例的半导体装置10，可以实现具有高耐压和低导通电阻的MOSFET。
接下来，描述半导体装置10的制造方法。首先，如图2所示，形成漏极层40、第一漂移层38、耐压层34、第一主体层32a和第二主体层32b的层状结构。这意味着，将第一漂移层38、耐压层34、第一主体层32a和第二主体层32b按照该顺序在漏极层40的顶部外延生长。漏极层40的厚度为约400μm，并且漏极层40的n型杂质浓度为约1×1018cm-3。第一漂移层38的厚度为约5μm，并且第一漂移层38的n型杂质浓度为约2×1016cm-3。耐压层的厚度为约0.02μm。第一主体层32a的厚度为约0.5μm，并且第一主体层32a的p型杂质浓度为约5×1019cm-3。第二主体层32b的厚度为约1.5μm，并且第二主体层32b的p型杂质浓度为约5×1018cm-3。一旦如图2所示形成了各个层，则进行退火(在850℃下持续5分钟)以便激活p型杂质。
接下来，如图3所示，在第二主体层32b的顶部上形成掩模60(氧化硅层)，并且通过使用缓冲氢氟酸选择性地蚀刻掩模60，从而形成开口部60a。接下来，执行开口部60a内部的半导体层的干法蚀刻。因此，穿透第二主体层32b、第一主体层32a和耐压层34并且到达第一漂移层38的开口62被形成。如早前描述的，第二主体层32b和第一主体层32a由GaN制成，耐压层34由AlGaN制成，并且第一漂移层38由GaN制成。因此，在用于形成开口62的蚀刻步骤期间，蚀刻速率会变化。更具体地，当开口62到达耐压层34时，要蚀刻的对象从GaN变成AlGaN，并且蚀刻速率也因此下降。同样，当开口62穿透耐压层34并且到达第一漂移层38时，要蚀刻的对象从AlGaN变成GaN，并且蚀刻速率也因此上升。因此，通过检测蚀刻速率的变化，可以确定开口62已经达到第一漂移层38。可替代地，当蚀刻设备具有检测Al比率的功能时，当曾经检测到Al但之后不再检测到Al时，就可以确定开口62已经到达第一漂移层38。通过几乎在开口62到达第一漂移层38的同时停止蚀刻，使开口62的底表面与第一漂移层38的表面齐平。因此，可以防止过度蚀刻第一漂移层38。在蚀刻之后，去除掩模60。
接下来，如图4所示，在基板上通过外延生长来形成第二漂移层36。此时，在开口62内部形成第二漂移层36。
接下来，如图5所示，通过化学机械抛光(CMP)来使基板的表面平坦化。因此，去除位于第二主体层32b的顶部的第二漂移层36。第二主体层32b的厚度小于1.5μm。
接下来，如图6所示，通过离子注入来形成源极层30。更具体地，以3×1015cm-2的剂量注入离子，并且然后对基板进行退火(在1000℃下持续20分钟)以便激活注入的n型杂质。因此，形成源极层30。
接下来，如图7所示，栅极绝缘膜18形成为覆盖基板的整个表面，并且进行栅极绝缘膜18的后退火。同样，在栅极绝缘膜18的顶部上形成栅电极20。
接下来，如图8所示，将栅极绝缘膜18和栅电极20图案化。
接下来，如图9所示，通过离子注入来形成第三主体层32c。
接下来，在基板的上表面的顶部上形成源极电极14。接下来，在基板的下表面上形成漏极电极16。利用前述步骤，完成了图1所示的半导体装置10。
如至此所描述的，在该制造方法中，由于耐压层34的材料(AlGaN)与第一漂移层38的材料(GaN)不同，所以蚀刻速率在这些材料之间的界面处会变化。因此，当形成开口62时，可以基于蚀刻速率确定开口62已经到达第一漂移层38。可替代地，当蚀刻设备具有检测Al比率的功能时，当曾经检测到Al但之后不再检测到Al时，就可以确定开口62已经到达第一漂移层38。因此，使开口62的底表面与第一漂移层38的上表面几乎齐平。因此，抑制了开口62的深度(即第二漂移层36的深度)的变化。因此，当批量生产半导体装置10时，抑制了半导体装置10的特点的变化。
在前述实施例中，耐压层34设置在整个主体层32下方。然而，耐压层34可以仅设置在主体层32下方的电场浓度成了一个问题的区域中。例如，如图10所示，耐压层34可以设置在角部37(即在第二漂移层36侧上的主体层32的下表面的端部)下方，并且第一漂移层38可以与主体层32的剩余范围中的下表面接触。
进一步地，在前述实施例中，第一漂移层38由GaN制成，并且耐压层34由AlGaN制成。然而，只要满足耐压层34的带隙大于第一漂移层38的带隙的这种关系，可以使用任何材料来制作耐压层34和第一漂移层38。第一漂移层38可以由例如GaN、AlGaN、或Ga2O3制成。耐压层34可以由例如AlGaN或AlN制成。第一漂移层38和耐压层34都可以由AlGaN制成。在这种情况下，将耐压层34中的Al比率设置成高于第一漂移层38中的Al比率，并且然后耐压层34的带隙变得高于第一漂移层38的带隙。
此外，在前述实施例中，将漏极层40描述为单层。然而，漏极层40可以包括与第一漂移层38接触的缓冲层以及设置在该缓冲层与漏极电极16之间的高浓度层。在这种情况下，可以将缓冲层的n型杂质浓度设置成高于第一漂移层38的n型杂质浓度，并且可以将高浓度层的n型杂质浓度设置成高于缓冲层的n型杂质浓度。
下面列举了本说明书中公开的技术要素。各个技术元素可独立使用。
在本说明书中作为示例公开的半导体装置中，耐压层可以与在第二漂移层侧上的主体层的下表面的端部接触。
在第二漂移层侧上的主体层的下表面的端部中，电场倾向于集中。因此，通过将耐压层设置在该位置中，进一步提高了半导体装置的耐压。
在本说明书中作为示例公开的半导体装置中，第一漂移层可以由GaN制成，并且耐压层可以由AlGaN或AlN制成。
在本说明书中作为示例公开的半导体装置中，耐压层的n型杂质浓度可以低于第一漂移层的n型杂质浓度。
利用该配置，抑制了在耐压层内部的电场。因此，进一步提高了半导体装置的耐压。
在本说明书中作为示例公开的半导体装置中，第二漂移层的n型杂质浓度可以低于第一漂移层的n型杂质浓度。
利用该配置，耗尽层容易地在第二漂移层中扩散，从而抑制向栅极绝缘膜施加电场。
在本说明书中作为示例公开的半导体装置中，主体层可以包括第一主体层和第二主体层。第一主体层可以设置在耐压层的顶部。第二主体层可以具有低于第一主体层的p型杂质浓度的p型杂质浓度，设置在第一主体层的顶部，并且面对在第二漂移层与源极层之间的栅电极。
利用该配置，由于第一主体层的p型杂质浓度较高，所以耗尽层倾向于从主体层与耐压层之间的界面向上扩散。因此，可以防止穿通。
在本说明书中作为示例公开的半导体装置中，可以进一步包括n型漏极层。该漏极层与第一漂移层的底部接触并且具有高于第一漂移层的n型杂质浓度的n型杂质浓度。
另外，本说明书提出了一种半导体装置的新制造方法。该制造方法包括第一至第六步骤。在第一步骤中，在由GaN制成的n型第一漂移层的顶部生长由AlGaN制成的i型或n型耐压层。在第二步骤中，在耐压层的顶部形成p型主体层。在第三步骤中，通过蚀刻形成开口。开口穿透主体层和耐压层并且到达第一漂移层。在第四步骤中，在开口内部形成n型第二漂移层。在第五步骤中，形成n型源极层。源极层通过主体层而隔离于与第一漂移层、第二漂移层和耐压层。在第六步骤中，形成栅电极。栅电极通过栅极绝缘膜面对主体层，主体层位于源极层与第二漂移层之间。
在该制造方法中，通过蚀刻主体层和耐压层来形成穿透主体层和耐压层并且到达第一漂移层的开口。在这种情况下，一旦开口穿透耐压层，则要蚀刻的对象从耐压层变成第一漂移层。由于耐压层的材料(即AlGaN)和第一漂移层的材料(即GaN)不同，所以此时蚀刻速率会变化。通过检测蚀刻速率的变化，可以确定开口已经到达第一漂移层。可替代地，当蚀刻设备具有检测Al比率的功能时，当曾经检测到Al但之后不再检测到Al时，就可以确定开口已经到达第一漂移层。因此，通过在开口到达第一漂移层时停止蚀刻，防止了对第一漂移层的过度蚀刻。因此，利用该制造方法，可以在批量生产半导体装置时抑制半导体装置的特点的变化。

Claims (8)

1.一种半导体装置，其特征在于包括：
第一漂移层，其含有n型杂质；
耐压层，其被设置在所述第一漂移层的顶部上并且含有i型杂质或所述n型杂质；
主体层，其被设置在所述耐压层的顶部上并且含有p型杂质；
第二漂移层，其被设置在所述第一漂移层的顶部上，与所述耐压层的侧表面以及所述主体层的侧表面相接触，并且含有所述n型杂质；
源极层，其被设置在所述主体层的顶部上，通过所述主体层而隔离于所述第一漂移层、所述第二漂移层和所述耐压层，并且含有所述n型杂质；以及
栅电极，其隔着栅极绝缘膜来面对所述主体层，所述主体层位于所述第二漂移层与所述源极层之间，
其中，
所述耐压层由具有比所述第一漂移层的带隙大的带隙的材料制成。
2.根据权利要求1所述的半导体装置，其特征在于，
所述耐压层与所述主体层的下表面之中的在所述第二漂移层的侧上的端部相接触。
3.根据权利要求1或2所述的半导体装置，其特征在于：
所述第一漂移层由GaN制成；以及
所述耐压层由AlGaN或AlN制成。
4.根据权利要求1至3中的任一项所述的半导体装置，其特征在于，
所述耐压层中的所述n型杂质的浓度低于所述第一漂移层中的所述n型杂质的浓度。
5.根据权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述第二漂移层中的所述n型杂质的浓度低于所述第一漂移层中的所述n型杂质的浓度。
6.根据权利要求1至5中的任一项所述的半导体装置，其特征在于所述主体层包括：
第一主体层，其被设置在所述耐压层的顶部上；以及
第二主体层，其含有比所述第一主体层中的所述p型杂质的浓度低的所述p型杂质，被设置在所述第一主体层的顶部上，并且在所述第二漂移层和所述源极层之间面对所述栅电极。
7.根据权利要求1至6中的任一项所述的半导体装置，其特征在于进一步包括：
漏极层，所述漏极层与所述第一漂移层的底部接触，并且含有比所述第一漂移层中的所述n型杂质的浓度高的所述n型杂质。
8.一种半导体装置的制造方法，其特征在于包括：
允许耐压层在第一漂移层的顶部上生长，所述耐压层由AlGaN制成并且含有i型或n型杂质，所述第一漂移层由GaN制成并且含有所述n型杂质；
在所述耐压层的顶部上形成主体层，所述主体层含有p型杂质；
通过蚀刻形成开口，所述开口穿透所述主体层和所述耐压层并且到达所述第一漂移层；
在所述开口的内部形成第二漂移层，所述第二漂移层含有所述n型杂质；
形成源极层，所述源极层含有所述n型杂质并且通过所述主体层而隔离于所述第一漂移层、所述第二漂移层和所述耐压层；以及
形成栅电极，所述栅电极隔着栅极绝缘膜来面对所述主体层，所述主体层位于所述源极层与所述第二漂移层之间。
CN201910221349.0A 2018-03-27 2019-03-22 半导体装置和半导体装置的制造方法 Pending CN110310995A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018059700A JP2019175908A (ja) 2018-03-27 2018-03-27 半導体装置とその製造方法
JP2018-059700 2018-03-27

Publications (1)

Publication Number Publication Date
CN110310995A true CN110310995A (zh) 2019-10-08

Family

ID=67910114

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910221349.0A Pending CN110310995A (zh) 2018-03-27 2019-03-22 半导体装置和半导体装置的制造方法

Country Status (4)

Country Link
US (1) US20190305124A1 (zh)
JP (1) JP2019175908A (zh)
CN (1) CN110310995A (zh)
DE (1) DE102019107294A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019008556A1 (de) * 2019-03-14 2020-09-17 Semiconductor Components Industries, Llc Feldeffekttransistorstruktur mit isoliertem Gate mit abgeschirmter Quelle und Verfahren
US10784373B1 (en) * 2019-03-14 2020-09-22 Semiconductor Components Industries, Llc Insulated gated field effect transistor structure having shielded source and method
JP7380236B2 (ja) * 2020-01-16 2023-11-15 株式会社デンソー 半導体装置
CN114530504B (zh) * 2022-02-14 2023-10-10 南京晟芯半导体有限公司 一种高阈值电压SiC MOSFET器件及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870189B1 (en) * 1999-12-24 2005-03-22 Sumitomo Electric Industries, Ltd. Pinch-off type vertical junction field effect transistor and method of manufacturing the same
JP2010232355A (ja) * 2009-03-26 2010-10-14 Toshiba Corp 半導体装置
CN102396071A (zh) * 2009-04-16 2012-03-28 飞兆半导体公司 具有自对准垂直ldd和背面漏极的ldmos
CN103681833A (zh) * 2012-09-21 2014-03-26 富士通株式会社 化合物半导体器件及其制造方法
US20170194438A1 (en) * 2015-01-16 2017-07-06 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870189B1 (en) * 1999-12-24 2005-03-22 Sumitomo Electric Industries, Ltd. Pinch-off type vertical junction field effect transistor and method of manufacturing the same
JP2010232355A (ja) * 2009-03-26 2010-10-14 Toshiba Corp 半導体装置
CN102396071A (zh) * 2009-04-16 2012-03-28 飞兆半导体公司 具有自对准垂直ldd和背面漏极的ldmos
CN103681833A (zh) * 2012-09-21 2014-03-26 富士通株式会社 化合物半导体器件及其制造方法
US20170194438A1 (en) * 2015-01-16 2017-07-06 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Also Published As

Publication number Publication date
JP2019175908A (ja) 2019-10-10
US20190305124A1 (en) 2019-10-03
DE102019107294A1 (de) 2019-10-02

Similar Documents

Publication Publication Date Title
CN110310995A (zh) 半导体装置和半导体装置的制造方法
TWI509794B (zh) 加強模態iii-n高電子遷移率電晶體
CN105280711B (zh) 电荷补偿结构及用于其的制造
JP6367760B2 (ja) 絶縁ゲート型スイッチング装置とその製造方法
CN111164740B (zh) 场效应晶体管
US9117850B2 (en) Method and system for a gallium nitride vertical JFET with self-aligned source and gate
CN105474402B (zh) 碳化硅半导体器件及其制造方法
US8716078B2 (en) Method and system for a gallium nitride vertical JFET with self-aligned gate metallization
JP2014146666A (ja) 半導体装置
CN110914998A (zh) 半导体装置及其制造方法
KR102296258B1 (ko) 트렌치 게이트형 탄화규소 모스펫 구조 및 그 제조방법
RU2691133C1 (ru) Нитридное полупроводниковое устройство и способ производства нитридного полупроводникового устройства
CN108604598A (zh) 半导体装置
TW201735187A (zh) 半導體裝置
CN207250526U (zh) 一种三维栅介质结构的增强型功率晶体管
JP2017191817A (ja) スイッチング素子の製造方法
US8841708B2 (en) Method and system for a GAN vertical JFET with self-aligned source metallization
KR20130082306A (ko) 고전자이동도 트랜지스터 및 그 제조방법
CN107046055B (zh) 高压半导体介质耐压终端
CN105895667B (zh) 一种半导体器件及其制造方法
JP7052659B2 (ja) 窒化物半導体装置とその製造方法
JP2020047726A (ja) 半導体装置
KR20130017054A (ko) 반도체 소자 및 그 제조 방법
JP7115145B2 (ja) 半導体装置の製造方法
US20040124489A1 (en) Shallow trench power MOSFET and IGBT

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20191008