CN110392929A - 氮化镓晶体管 - Google Patents

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Abstract

本文公开了一种III族氮化物半导体基异质结功率器件，包括：衬底(305)；形成在衬底上方的III族氮化物半导体区域；操作性连接到III族氮化物半导体区域的源极(340)；与源极横向间隔开并操作性连接到III族氮化物半导体区域的漏极(320)；形成在III族氮化物半导体区域上方的栅极(335)，栅极形成在源极和漏极之间。III族氮化物半导体区域包括：形成在源极和栅极之间的第一部分。源极与第一部分接触，并且第一部分包括具有二维载气的异质结(327)；形成在栅极和漏极之间的第二部分，其中漏极与第二部分接触，并且第二部分包括具有二维载气的异质结。III族氮化物半导体区域的第一部分和第二部分中至少之一包括：形成在III族氮化物半导体区域内具有竖直侧壁的至少一个沟槽(380)；平台区域(385)，各自从至少一个沟槽的每个竖直侧壁延伸离开。二维载气沿着平台区域以及沿着至少一个沟槽定位。分别与第一部分和第二部分中至少之一接触的源极和漏极中至少之一与沿着III族氮化物半导体区域的第一部分和第二部分中至少之一的至少一个沟槽以及沿着平台区域定位的二维载气接触。

Description

氮化镓晶体管
技术领域
本发明涉及基于氮化镓的半导体器件，特别地但不排他地，涉及GaN晶体管，其中构成晶体管沟道的二维载气具有三维折叠几何形状。
背景技术
功率半导体器件是所有功率电子系统的核心。它已经演进成世界上至少50％的电耗发生在包含功率器件的系统中[1]。两个主要参量从应用范围方面对功率器件进行特征化。这些是(i)导通状态操作中的电流额定值；(ii)截止状态操作中的击穿电压。另一参数是导通电阻Ron，因为这直接将功率器件与其导通状态功耗相关联。Ron越小，功率传导损失越小。在截止状态可承受的最大电压(也即，击穿电压BV)与导通电阻之间存在一种平衡。因此，具有相对较高击穿电压的器件承受较高的导通电阻。到目前为止，硅(Si)一直是功率器件的主要半导体选择。由于Si的多功能性和易于制造，它已被应用于功率器件技术，特别是覆盖从几伏特到10kV击穿电压的广泛功率应用范围。然而，Si的带隙很小(Eg＝1.12eV)，这使得它在失效(临界电场)前承受比宽带隙半导体器件更少的每厘米电压。这导致额定电压下半导体区域的浪费。
宽带隙材料，诸如氮化镓(GaN)，其优势在于具有更高的临界电场。而且，基于氮化铝镓(AlGaN)/GaN异质结构的器件，诸如高电子迁移率晶体管(HEMT)，已被证明相比于等效的硅对应物具有更好的Ron对BV平衡。这归因于以下主要性能：(i)它们的压电属性使得AlGaN/GaN界面处的电荷密度非常高(例如，1e13cm-2)；以及(ii)上面提到的更高的临界电场(～3MV/cm)。
基本AlGaN/GaN HEMT(也称为异质结构场效应晶体管(HFET)或调制FET(MODFET))基于在AlGaN/GaN界面处形成的导电沟道，AlGaN/GaN界面形成在水平平面上并且连接到欧姆源极和漏极接触。在异质结构的顶部沿源-漏距离放置一个肖特基栅极接触，该接触对沟道中的电荷进行调制[2]。
在图1中示意性示出了HEMT结构，其是常导通或耗尽模式的器件，即当在栅极端子110上施加零偏置时，沟道105已经形成。在功率电子应用中优选常关断操作，因为它更安全并且也支持简单的栅极驱动电路。迄今已经提议了几种技术来获得常关断(或增强模式)器件。其中氟基等离子体处理栅[3]、凹栅[4]p掺杂栅[5]、和绝缘栅[6]或它们的组合(在[7]中，提议了注入氟和部分凹栅的组合)。这些解决方案通过在零偏置下耗尽栅极接触110下面的沟道部分，已证明在确保常关操作方面是有效的。
图2示出使用了绝缘栅技术的HEMT的示意性表示。绝缘栅技术为常开问题提供了解决方案，因为它为阈值电压提供一个稳定的高值(＞1.5V)以及通过栅接触的低漏电流。提议了对图2所示的以在AlGaN层215中部分凹进绝缘栅205为特征的这一基本结构的变体，其目的在于通过沿着沟槽的侧壁将反型沟道形成在p掺杂GaN层210中，以改进沟道迁移性[7]，增加和更好地控制阈值电压[8，9]。
不管使用哪种技术来获得常开或常关操作，当GaN基晶体管长时间偏置于高压时，通常表现出较差的可靠性。这是因为存在表面和体陷阱，当截止状态高电压应力长时间施加在器件上时，表面和体陷阱被激活。结果，电子从2DEG层捕获到陷阱中，导致导通电阻非常不期望的增大。这在本领域中称为“电流崩塌”或动态Ron，其被认为比静态Ron要高。减小陷阱机制的可能解决方案包括控制P型碳掺杂[10]、缓冲层厚度的质量和性质[11]、以及GaN体区p型欧姆接触[12]。然而，到目前为止这些方式中没有一种可以证明GaN器件的完全“无崩塌”操作。
在栅极区域内具有周期性沟槽的三维几何结构以前已经被提出用于常开[13]和常关晶体管[14]。然而，[13]和[14]都描述了栅极区域的三维沟槽使源到栅和栅到漏的距离保持平面的优点。
在[9]中已经讨论了沿着源到漏距离、具有竖直和横向AlGaN/GaN异质结构的周期性沟槽。然而，所建议结构中电流流动的方向仅仅是二维的。
期望GaN基晶体管具有好的电流缩放。目前电流的缩放技术仅限于横向配置。事实上，当前器件局限于100A，大部分器件的竞争力低于20A。电流的限制是由于(i)电流的横向流动引起的有限的表面传导以及(ii)由于所有端子和金属迹线放置在表面上而造成的浪费面积。
本发明的目的是解决上面讨论的不良的电流缩放以及电流崩塌问题，同时公开了一种具有较低特定导通电阻Ronsp的器件(特定Ronsp＝Ron x A，其中A是活跃表面积)。
发明内容
在所附的权利要求中阐述了各方面和优选特征。
本文公开了一种横向III族氮化物半导体基异质结功率器件，包括：
衬底；
III族氮化物半导体区域，形成在衬底上方；
源极，操作性连接到III族氮化物半导体区域；
漏极，与源极横向间隔开，并操作性连接到III族氮化物半导体区域；
形成在III族氮化物半导体区域上方的栅极，栅极形成在源极与漏极之间；
其中，III族氮化物半导体区域包括：
形成在源极与栅极之间的第一部分，其中，源极与第一部分接触，其中，第一部分包括具有二维载气的异质结；
形成在栅极与漏极之间的第二部分，其中，漏极与第二部分接触，其中，第二部分包括具有二维载气的异质结；
其中，III族氮化物半导体区域的第一部分和第二部分中的至少一个包括：
至少一个沟槽，形成在III族氮化物半导体区域内，并且具有竖直侧壁；
平台区域，各自从至少一个沟槽的每个竖直侧壁延伸离开，
其中，二维载气沿着平台区域以及至少一个沟槽定位在异质结内，并且
其中，分别与第一部分和第二部分中的至少一个接触的源极和漏极中的至少一个与以下二维载气接触，该二维载气位于沿着III族氮化物半导体区域的第一部分和第二部分中的至少一个的至少一个沟槽以及沿着平台区域。
该至少一个沟槽和平台区域可以形成在该器件的第三维度。沟槽和平台区域相互向一个方向延伸，该方向不同于源极与漏极之间的电流流动方向。技术人员将认识到，所要求保护的器件是横向功率器件，其中电流在源极与漏极之间的横向方向上流动。技术人员也将认识到，术语“平台区域”是指两个沟槽之间的区域。
本发明的实施例目的在于解决横向器件中相对较差的电流缩放问题以及增大通过其发生从漏极到源极的电流传导的有效面积。根据本发明，提议了一种源到栅和栅到漏部分/距离的三维(3D)几何形状。通过在器件的第三维度中创建由二维电子气构成的竖直和横向沟道，该3D几何形状允许电流密度显著增加，其中沟道连接到源和漏区域。竖直沟道可以相互自屏蔽，以不受出现在表面和/或体区域中和/或异质结内的沟槽之间的陷阱的影响。
在一个实施例中，竖直沟道和横向沟道的紧密接近将导致竖直沟道接合。术语“操作性连接”指的是器件操作期间直接或间接的连接。III族氮化物半导体区域通常可以指具有两个III族氮化物层的结构，这两个III族氮化物层形成为在彼此之上以提供异质结结构。通常，顶层具有比底层宽的带隙。在这种情况下，二维电子气(2DEG)形成在异质结结构内。然而，本发明也覆盖这样的情况，其中顶层相比于底层具有低的带隙。此布置导致在异质结结构内形成二维空穴气(2DHG)。实施例还覆盖这样的结构，其中第一、第二和第三部分具有异质结层。
“第一部分”指的是从源极延伸到源极附近的栅极边缘的III族氮化物半导体区域。然而，第一部分也可以覆盖栅极下面的区域(或直至靠近漏极接触的栅极边缘)。“第二部分”指的是从漏极延伸到漏极附近的栅极边缘的III族氮化物半导体区域。然而，第二部分也可以覆盖栅极下面的区域(或直至靠近源极接触的栅极边缘)。术语“直接接触”意思是直接触及，在接触区域(或端子)与III族氮化物半导体区域之间没有任何附加层。
接触区域可以放置在漏极和源极侧，这与源极和漏极分别形成欧姆接触。这些接触区域可以是部分或全部填充有金属的蚀刻区域，其与2DEG或2DHG层形成欧姆接触，或者是以非常高n型掺杂为特征的区域，以与源极和金属端子以及2DEG层或2DHG层形成欧姆接触。在后一种情况中，端子有利地放置在器件的表面处。接触区域也可以指蚀刻区域与n型离子注入的组合，欧姆金属形成于其上以限定源极和漏极端子。第一III族氮化物半导体层的第一带隙可以比第二III族氮化物半导体层的第二带隙低，其中形成在第一和第二III族氮化物半导体层之间的二维载气包括二维电子气。
第一III族氮化物半导体层的第一带隙可以比第二III族氮化物半导体层的第二带隙高，其中形成在第一和第二III族氮化物半导体层之间的二维载气包括二维空穴气。
源极和漏极中至少之一或二者都与沿着异质结内的沟槽形成的二维载流子(电子/空穴)气、III族氮化物半导体区域的相应第一和第二部分的平台区域和接触区域直接接触。本发明的实施例覆盖这样的场景，其中源极端子与第一部分的沟槽和接触区域内的二维载流子(电子/空穴)气直接接触，并且漏极端子与第二部分的沟槽和接触区域直接接触。本发明的实施例还覆盖这样的场景：源极和漏极端子中仅其中一个与第一和第二部分之一的沟槽和平台区域内的二维载气直接接触，但是源极和漏极中另一不与第一和第二部分中另一的任何沟槽和平台区域接触。这是因为在另一部分中可能没有任何沟槽。
对于技术人员将显然的是，术语“至少一个”是指一个或多个。因此，本发明的实施例覆盖在III族氮化物半导体区域的每个部分中一个或多个沟槽和平台区域。沟槽和平台区域形成在器件的第三维度上。其中形成沟槽和平台区域的维度通过提供用于传导的二维载气的折叠三维区来增大从漏极到源极的电流流动，这将显著降低导通电阻(针对器件表面的给定活跃面积)。对于技术人员将显然的是，源极、栅极和漏极分别指的是源极接触(或端子)、栅极接触(或端子)和漏极接触(或端子)。这些也可以分别称为源极区域、栅极区域和漏极区域，其中源极区域包括源极端子和高掺杂接触区域，漏极区域包括漏极端子和高掺杂接触区域。
III族氮化物半导体区域的第一部分和第二部分之一或二者的异质结可以包括：形成在衬底上方具有第一带隙的第一III族氮化物半导体层；布置在第一III族氮化物半导体层上具有不同于第一带隙的第二带隙的第二III族氮化物半导体层；以及形成在第一和第二III族氮化物半导体层之间的二维载气，以提供在III族氮化物半导体区域的第一部分和/或第二部分中的沟道。沟道通过二维电子气来提供。此异质结构存在于沟槽的壁内以增大源极和漏极之间的沟道的有效面积(也即，其为电流流过的面积)。将会理解，当第二III族氮化物半导体层的第二带隙低于第一III族氮化物半导体层的第一带隙时，沟道可以通过二维空穴气来提供。
III族氮化物半导体区域的第一部分和第二部分之一或二者的异质结可以包括第一和第二III族氮化物半导体层之间的氮化铝(AlN)层。
第一III族氮化物半导体层可以包括至少一个沟槽和平台区域，第二III族氮化物半导体层可以沿着该至少一个沟槽的竖直侧壁和平台区域布置。这里“沿着”是指第二III族氮化物层在与第一III族氮化物层相同的线上延伸。
第一III族氮化物半导体层可以包括至少一个沟槽和平台区域，第二III族氮化物半导体层可以通过填充该至少一个沟槽以及沿着平台区域进行布置。这可以通过例如外延生长或选择性外延生长来实现。利用外延材料填充沟槽可能是有益的，因为可能不需要沿着沟槽壁表面以共形方式沉积额外的钝化层。这将简化制造过程，并有助于器件表面的平面化过程。
第一部分的第一III族氮化物半导体层可以包括至少一个沟槽和平台区域，并且第二部分的第一III族氮化物半导体层可以不包括至少一个沟槽和平台区域。在这种情况下，第二部分包括包含第一和第二III族氮化物层的III族氮化物半导体区域块。漏极与该III族氮化物半导体区域块直接接触。
第二部分的第一III族氮化物半导体层可以包括至少一个沟槽和平台区域，并且第一部分的第一III族氮化物半导体层可以不包括至少一个沟槽和平台区域。在这种情况下，第一部分包括包含第一和第二III族氮化物层的III族氮化物半导体区域块。源极与该III族氮化物半导体区域块直接接触。
该至少一个沟槽可以包括竖直侧壁之间的底表面，并且第二III族氮化物半导体层可以布置在该至少一个沟槽的底表面上。
2DEG或2DHG沟道可以形成在沿着至少一个沟槽的竖直侧壁和底表面以及沿着平台区域的异质结界面处。2DEG或2DHG沟道可以包括沿着竖直侧壁的竖直部分以及沿着底表面和异质结内的平台区域的横向部分。
至少一个沟槽的竖直侧壁可以相互靠近，从而沿着竖直侧壁形成的沟道部分接合在一起以形成接合沟道。接合沟道包括沿着竖直侧壁的竖直部分和沿着平台区域的横向部分。沟道的竖直和横向部分的紧密接近导致竖直沟道部分接合并相互屏蔽出现在表面处和/或平台区域中和/或体区域中的任何陷阱现象。这将有助于提高器件在操作时的长期稳定性。
2DEG或2DHG沟道的竖直部分和横向部分可以形成在III族氮化物半导体区域的第一部分中。源极可以与2DEG或2DHG沟道的横向和竖直部分直接接触。换言之，整个源极(端子)触及沟道的横向和竖直部分二者。这改善了器件表面的电流操控能力。
沟道的竖直部分和横向部分可以形成在III族氮化物半导体区域的第二部分中。漏极可以与沟道的横向和竖直部分直接接触。在一个实施例中，整个漏极(端子)通过接触区域触及沟道的横向和竖直部分二者。这改善了器件表面的电流操控能力。由竖直和横向部分组成的折叠沟道提供了增大的有效面积，电流在漂移区流动通过该面积到漏极端子。放置在栅极端子和漏极端子之间的漂移区是在器件截止时，在器件的阻断模式期间支持电压的区域，因此它与器件的击穿率成比例。通过使用具有增大的有效面积的折叠沟道，可以最小化与漂移区关联的导通电阻，并且可以显著提高电流能力。
源极可以包括与III族氮化物半导体区域的第一部分中的沟道直接接触的源极端子。源极可以包括源极端子和连接到源极端子的重度掺杂接触区。源极的接触区可以与III族氮化物半导体区域的第一部分中的沟道直接接触。
漏极可以包括与III族氮化物半导体区域的第二部分中的沟道直接接触的漏极端子。漏极可以包括漏极端子和连接到漏极端子的重度掺杂接触区。漏极的接触区可以与III族氮化物半导体区域的第二部分中的沟道直接接触。
III族氮化物半导体区域还可以包括栅极下面的第三部分，第三部分位于III族氮化物半导体区域的第一和第二部分之间。
III族氮化物半导体区域的第三部分可以包括：
衬底上方的第一III族氮化物半导体层；
布置在第一III族氮化物半导体层上的第二III族氮化物半导体层；以及
形成在第一和第二III族氮化物半导体层之间的二维载气，以提供III族氮化物半导体区域的第三部分中的沟道。
第一III族氮化物半导体层可以包括至少一个沟槽和平台区域，第二III族氮化物半导体层沿着该至少一个沟槽的竖直侧壁和底表面以及沿着平台区域布置。
沟道可以至少沿着沟槽的竖直侧壁和底表面以及沿着平台区域形成。
沟道可以包括沿着竖直侧壁的竖直部分和沿着底表面和平台区域的横向部分。
栅极可以沿着至少一个沟槽的竖直侧壁和底表面以及沿着平台区域直接形成在第二III族氮化物半导体层上。因此，栅极在器件的第三部分中提供肖特基接触。此配置通常提供常开结构，其中当栅-源电压降为零时，2DEG或2DHG形成在栅极下面。然而，如果例如在肖特基栅极下方有p型掺杂层，也可以实现常关结构。
III族氮化物半导体区域的第三部分可以包括半导体衬底上方的第一III族氮化物半导体层，以及凹进第一III族氮化物半导体层的另一沟槽。该另一沟槽可以包括竖直侧壁和竖直侧壁之间的底表面。
异质结功率器件还可以包括沿着该另一沟槽的竖直侧壁、在底表面上形成的栅极绝缘体，栅极可以通过沿着栅极绝缘体填充该另一沟槽来形成。栅极结构包括MOS(金属-氧化物-半导体)或MIS(金属-绝缘体-半导体)栅极中已知的绝缘栅，并且此配置潜在地提供常关晶体管。在常关器件的情况下，当栅-源电压降为零时，栅极下面不形成2DEG或2DHG层，因此没有电流可以从源极流到漏极。仅在栅-源电压偏置上升超过阈值电压时，电流才会流动，这将使得形成反型层，其连接到形成在第一和第二区域中的2DEG或2DHG层。
可以配置源极、漏极和栅极，使得在导通状态操作中，电流至少沿着至少一个沟槽的侧壁并且优选地也沿着异质结构内的平台区域流过漏极和源极之间的沟道(2DEG或2DHG)。在实施例中，电流也流过竖直侧壁之间的底表面。由于增大的表面积，此布置提供了改进的电流操纵能力。
第一III族氮化物半导体层可以包括包含氮化镓(GaN)的材料。第二III族氮化物半导体层可以包括包含氮化铝镓(AlGaN)或氮化铝(AlN)的材料。
第一III族氮化物半导体层可以包括平台区域下面的p掺杂氮化镓阱。这可以有助于耗尽2DEG或2DHG沟道和平台区域，并在器件漂移区建立耗尽区，以在器件处于截止状态时阻断电压。应该选择p型掺杂水平，以便在击穿电压和沟道的电荷强度(例如，2DEG沟道中的电子浓度)之间提供期望的平衡。
第一III族氮化物半导体层可以包括至少一个沟槽下面的p掺杂氮化镓阱。这可以有助于耗尽沟道和平台区域，并在器件漂移区、在该至少一个沟槽下面建立竖直耗尽区，以在器件处于阻断模式(也即，截止状态)时阻断电压。应该选择p型掺杂水平，以便在击穿电压和沟道的电荷强度(例如，沟道中的电子浓度)之间提供最佳平衡。
第一III族氮化物半导体层可以包括平台区域下面的p掺杂氮化镓阱和至少一个沟槽下面的p掺杂氮化镓阱。这可以有助于耗尽沟道和平台区域，并在器件漂移区、在该至少一个沟槽下面建立竖直耗尽区，以在器件处于阻断模式(也即，截止状态)时阻断电压。应该选择p型掺杂水平，以便在击穿电压和2DEG沟道的电荷强度(例如，2DEG沟道中的电子浓度)之间提供最佳平衡。
栅极下面的p掺杂氮化镓阱可以具有比III族氮化物半导体区域的第一和第二部分中的p掺杂氮化镓阱的剂量更高的剂量。调整每个区域中p型剂量的确切水平以提供2DEG沟道强度和截止状态阻断能力之间的有利平衡。
异质结功率器件还可以包括III族氮化物半导体区域和衬底之间的缓冲层(也称为过渡层)，其中衬底是硅衬底。这是为了允许III族氮化物半导体和衬底之间的机械应力释放，因为这两种材料之间的晶格失配。衬底优选可以由硅制成。同时，缓冲层可以提供在截止状态下竖直阻断漏极端子与衬底之间的电压，其中衬底优选连接到地。
缓冲层可以包括单层氮化铝镓(AlGaN)或氮化铝(AlN)。缓冲层可以包括多层堆叠，其包括具有不同铝浓度的氮化铝镓(AlGaN)和氮化镓(GaN)的组合物。
异质结功率器件还可以包括沿着至少一个沟槽并且在平台区域上，形成在III族氮化物半导体区域上的钝化层。
本文还公开了一种制造III族氮化物半导体基异质结功率器件的方法，该方法包括：
形成衬底；
形成III族氮化物半导体区域，III族氮化物半导体区域形成在衬底上方；
形成源极，源极操作性连接到III族氮化物半导体区域；
形成漏极，漏极与源极横向间隔开并且操作性连接到III族氮化物半导体区域；以及
形成栅极，栅极形成在III族氮化物半导体区域上方，栅极形成在源极与漏极之间；
其中，III族氮化物半导体区域包括：
形成在源极与栅极之间的第一部分，其中，源极与第一部分接触，其中，第一部分包括具有二维载气的异质结；
形成在栅极与漏极之间的第二部分，其中，漏极与第二部分接触，其中，第二部分包括具有二维载气的异质结；
其中，III族氮化物半导体区域的第一部分和第二部分中的至少一个部分包括：
至少一个沟槽，具有竖直侧壁，并且形成在III族氮化物半导体区域内；
平台区域，各自从至少一个沟槽的每个竖直侧壁延伸离开；
其中，二维载气沿着平台区域和至少一个沟槽定位，并且
其中，分别与第一部分和第二部分中的至少一个接触的源极和漏极中的至少一个与以下二维载气接触，该二维载气位于沿着III族氮化物半导体区域的第一部分和第二部分中的至少一个的至少一个沟槽以及沿着平台区域。
形成III族氮化物半导体区域的步骤可以包括：
在衬底上方形成具有第一带隙的第一III族氮化物半导体层；以及
在第一III族氮化物半导体层中形成至少一个沟槽和平台区域。
第一III族氮化物半导体层可以使用金属有机化学气相沉积(MOCVD)和分子束外延(MBE)中任一种而形成。
至少一个沟槽可以使用反应离子蚀刻和深反应离子蚀刻或湿法蚀刻技术中任一种来形成。
该方法还可以包括：沿着至少一个沟槽并在平台区域上，形成具有与第一带隙不同的第二带隙的第二III族氮化物半导体层。
该方法还可以包括：通过在平台区域上完全填充至少一个沟槽来形成具有与第一带隙不同的第二带隙的第二III族氮化物半导体层。
该方法还可以包括在第二III族氮化物半导体层上形成钝化层。
附图说明
现在将仅通过示例方式并参考附图来描述本发明的一些优选实施例，在附图中：
图1是已知HEMT的示意性表示；
图2示出了使用绝缘栅技术的已知HEMT的示意性表示；
图3是根据本发明一个实施例的GaN基半导体器件300的示意性三维(3D)视图；
图4图示了没有源极接触的图3的半导体器件的三维(3D)视图；
图5图示了图3半导体器件的波纹区的一部分的三维(3D)视图；
图6图示了图5的波纹部分的平面(或正交投影)；
图7图示了图3的半导体器件栅极下面的波纹区的一部分的3D视图；
图8图示了图7的栅极部分的平面视图(或正交投影)；
图9图示了处于截止状态操作中的图4的半导体结构；
图10图示了处于截止状态操作中的图9的波纹区的一部分；
图11图示了处于截止状态操作中的图10的这一部分的平面图(或正交投影)；
图12图示了处于截止状态操作中的图9的结构的栅极部分的3D视图；
图13图示了图12的结构的栅极部分的平面视图(或正交投影)；
图14图示了根据一个实施例的处于导通状态并且没有源极接触的备选半导体晶体管的3D视图；
图15图示了图14的晶体管的3D视图，其中明确示出了源极接触；
图16图示了图15的晶体管的源-栅部分的3D视图；
图17图示了图16的源-栅部分的3D视图的平面视图(或正交投影)；
图18图示了根据一个实施例的备选半导体晶体管的3D视图；
图19图示了图18的晶体管栅极部分或区域的二维(2D)视图；
图20图示了根据一个实施例的备选晶体管的漏-栅部分的二维截面；
图21图示了根据一个实施例的备选波纹区；
图22图示了根据一个实施例的备选波纹区；
图23图示了根据一个实施例的备选波纹区；
图24图示了根据一个实施例的备选波纹区；
图25图示了半导体器件的三维(3D)视图，其中接触区设置有源极接触；
图26图示了图25的半导体器件的波纹区的一部分的三维(3D)视图，其中接触区设置有源极接触；以及
图27图示了图3的晶体管的制造工艺步骤的流程图。
具体实施方式
图3是根据一个实施例的GaN基半导体器件300的示意性三维(3D)视图。在三个维度呈现器件300：第一维度(z方向)、第二维度(y方向)和第三维度(x方向)。器件300可以是硅(Si)衬底305上的常开或常关器件。将会理解，可以使用用于GaN器件的任何其他衬底。备选衬底材料的示例是蓝宝石、碳化硅和GaN。
在图3的实施例中(其中使用Si衬底)，器件300包括衬底305上面的缓冲层310，以改善Si衬底305与诸如GaN的III族氮化物材料之间的晶格失配。缓冲层，也称为过渡层，310可以包括单层AlxGaN1-xN(x在0和1之间变化)或创建多层堆叠的AlxGaN1-xN/GaN的任何组合。将会理解，缓冲层310可以不在器件中使用，特别是当衬底305不是Si时。
采用合适的生长技术，在缓冲310/衬底305堆叠的上面生长GaN活性层315。生长技术的示例是金属-有机化学气相沉积(MOCVD)和分子束外延(MBE)。
GaN活性层315沿着x方向(在第三维度)呈波纹状(或造型)，具有多个沟槽380。每个沟槽380限定多个平台区域385。每个沟槽380包括竖直侧壁和竖直侧壁之间的底表面。平台区域385形成在两个沟槽380之间或一个沟槽380的两侧上。平台区域385与沟槽380的竖直侧壁的顶边缘邻接。平台区域385通常是两个凹进沟槽380之间的突出或凸起的平坦区域。虽然图3显示了多个沟槽380和平台区域385，但是器件300可以具有一个沟槽以及沿着x方向形成在该沟槽两侧上的两个平台区域。
在图3的示例中，在底表面处以及在侧壁上，在GaN沟槽380上生长具有比活性层315的带隙宽的带隙的另一(第二)III族氮化物材料325，以形成阻挡层。该另一III族氮化物材料325例如可以是AlxGaN1-xN(其中任意的x＞0)。在图3的示例中，该另一III族氮化物材料325(例如，AlGaN)沿着GaN层315的沟槽380和平台区域385生长。此另一III族氮化物材料325与活性层315一起形成异质结。在一个实施例中，此另一III族氮化物材料325(例如AlGaN)可以填充在沟槽380内并沿着平台区域385形成。
在阻挡层上面、在沟槽内以共形方式沉积钝化层330。可能的钝化层示例是氮化硅(SiN)和二氧化硅(SiO2)。
在异质结内的阻挡层325/活性层界面315(例如AlGaN/GaN)处、沿着x方向(或水平方向)和y方向(或竖直方向)形成2DEG传导沟道327。2DEG传导沟道327也在源极340和漏极320之间沿着z方向延伸。2DEG传导沟道327因此具有三维几何形状。换言之，沟道327具有x方向上的横向部分和y方向上的竖直部分(不过竖直部分相对于横向部分仍然布置在x方向上)。横向部分和竖直部分均朝向z方向延伸以形成三维几何形状。沟道327具有波纹(折叠)设计，具有极高的有效表面积(例如，相对于现有技术中描述的2维沟道，增加了2至5倍)，导致导通状态时电流流动通过更高的传导面积，因此提供明显更高的额定电流能力。增大的沟道密度(由于更大的传导面积)也导致较低的导通电阻，以及因此相比于针对相同额定电压和电流设计的现有HEMT具有低的导通损耗。
欧姆源极接触340和欧姆漏极接触320通过任何已知的制造工艺来制造。源极接触340和漏极接触320朝向x方向延伸并沿着x方向连接沟道327的多个横向部分和竖直部分。由于源极接触340和漏极接触320被配置成触及或接触所有沟槽380和平台区域385，因此电流流动通过形成在沟槽380的竖直侧壁和底表面中的沟道327以及通过平台区域385。源极接触340和漏极接触320触及或接触每个沟槽380的竖直侧壁和底表面以及器件300的平台区域385。换言之，源极340和漏极接触320在器件300的第三维度(或x方向)上充分(或完全)触及整个沟槽380和平台区域385。
备选地，源极接触(端子)和漏极接触(端子)经由另一接触区域(图3中未示出)与每个沟槽380的竖直侧壁和底表面以及器件300的平台区域385相接触，这例如可以通过高度掺杂n型III族氮化物材料来实现。接触区域可以有利于沟道327与源极和漏极端子之间的欧姆接触。
通过在源极接触340附近形成的窄栅极区域内填充沟槽来制造栅极接触335，以便在施加更负的电势(也即比阈值电压低的电势)时耗尽沟道337的横向部分和竖直部分。通常，栅极接触335布置得比漏极接触320更靠近源极接触340。例如，源极接触340和栅极接触335之间的距离可以是约3μm，并且漏极接触320和栅极接触335之间的距离可以是约20μm。在此示例中，栅极接触335在AlGaN(阻挡层)325上形成肖特基接触，而在栅极接触335和AlGaN层325之间不具有钝化层。
在图3的示例中，活性区域可以划分成三个部分：(1)源-栅部分(第一部分)，(2)漏-栅部分(第二部分)，以及(3)栅极下面的栅极部分(第三部分)。活性区域通过形成在GaN层315和AlGaN层325之间的界面处的沟道区域327来限定。源-栅部分(或第一部分)通过从源极接触340向栅极接触335的第一边缘(靠近源极接触)延伸的活性区域来限定。栅极区域(或第三部分)通过直接在栅极接触335下面的活性区域来限定。漏-栅部分(或第二部分)通过从栅极接触的第二边缘(靠近漏极接触)到漏极接触的活性区域来限定。在此示例中，所有三个部分都是波纹的。然而，可行的是源-栅部分不是波纹的，而栅极部分和漏-栅部分是波纹的。也可行的是漏-栅部分是细波纹，从而沟槽的竖直侧壁相互靠近。这种布置导致沟道的“大部分”竖直配置。2DEG沟道后续平面间的窄间距，是指沟道之间相互屏蔽，不受任何表面、体块或平台电荷或陷阱的影响，避免或减少长期操作中不稳定性的影响，诸如导通电阻增大或电流减小或电流崩塌。
技术人员从图3的示例将会理解，GaN层315和AlGaN层325一起形成III族氮化物半导体区域。
图4图示了没有源极接触的图3的半导体器件的三维(3D)视图。图3结构的很多特征与图4相同，因此使用相同的附图标记。图4图示了从源极到漏极的层中的波纹几何形状。图4示出了沿着x方向，使用横向部分331和竖直部分329形成2DEG沟道327。
图5图示了图3半导体器件的波纹(或沟槽)区的一部分的三维(3D)视图。图5部分的很多特征与图3相同，因此使用相同的附图标记。图5的部分可以是源-栅部分(或第一部分)和/或漏-栅部分(或第二部分)的一部分。
图6图示了图5的波纹部分的平面视图(或正交投影)。图6的附图标记与图5的相同。然而，图6中示出了竖直侧壁381和竖直侧壁381之间的底表面383。
图7图示了图3的半导体器件栅极335下面的波纹区的一部分的3D视图。附图标记与图3中使用的相同。在图3的常开结构中，栅极接触335下面没有钝化层。栅极335因此是肖特基金属。通过对栅极施加相对于源极更负的电势(低于阈值电压)，可以耗尽栅极335下面的2DEG沟道327。
图8图示了图7的栅极部分的平面视图(或正交投影)。图8的特征因此与图7的相同，并且使用相同的附图标记。在栅极接触335和AlGaN层325之间不包括钝化层。
将会理解，图3到图8的结构形成同一实施例的部分，其被配置成在器件的导通状态操作中操作。电流通常流动通过沟道327，该沟道形成至少平台区域385和沟槽380的竖直侧壁的部分。源极、漏极和栅极接触被配置成/造型成与平台区域和沟槽(至少竖直侧壁，也包括侧壁之间的底表面)二者接触。沟道的三维波纹状提供了导致更高传导面积的高表面积，因此提供了明显更高的额定电流能力。
图9图示了处于截止状态操作中的图4的半导体结构。图9结构的很多特征与图4的相同，因此使用相同的参考符号。然而，在图9的结构中，对栅极接触335施加负电势，这耗尽了栅极接触335下面的2DEG沟道327。因此，当漏极被正向偏置时，在源极接触340和漏极接触320之间几乎没有电流传导。
图10图示了处于截止状态操作中的图9的波纹区的一部分。附图标记与图9的相同。图10的部分可以是源-栅部分和/或漏-栅部分。将会注意到，在截止状态操作期间，2DEG沟道327仍然存在于源-栅部分和漏-栅部分中。
图11图示了处于截止状态操作中的图10的这一部分的平面视图(或正交投影)。附图标记因此与图10的相同。注意，当漏极电势与源极电势相同时，存在2DEG沟道327。然而，随着漏极电压增大同时器件仍然处于截止状态，开始从栅极侧向漏极耗尽栅极和漏极之间部分中的2DEG沟道327。在高漏极电压情况下，可以完全耗尽栅极和漏极之间部分中的2DEG沟道。
图12图示了处于截止状态操作中的图9的结构的栅极部分的3D视图，其中栅-源电压比导通状态时负并且低于阈值电压。在这种情况下，栅极335下面不存在2DEG沟道，因为对栅极施加更负的电势耗尽了栅极335下面的2DEG沟道。在此模式中，在源极和漏极端子之间没有传导(除了泄漏之外)。
图13图示了图12的结构的栅极部分的平面视图(或正交投影)。图13的结构特征与图12的相同，因此具有相同的附图标记。图13也示出了由于对栅极接触335施加负电势，栅极区域下面不存在2DEG沟道。
将会理解，图9到图13的结构特征形成图3到图8的结构特征的同一实施例的部分。它们之间的区别在于图3到图8表示器件导通状态操作期间的结构特征，而图9到图13表示器件截止状态操作期间的结构特征。
图14图示了根据一个实施例的备选半导体晶体管的3D视图。图14晶体管的很多特征与图4的相同，区别在于晶体管的源-栅部分350没有波纹状。在此附图中未示出源极接触(参见下面的图15)。栅极335下面的栅极部分成波纹状，漏-栅部分也成波纹状。
图15图示了图14的晶体管的3D视图，其中明确示出了源极接触340。图14的晶体管的特征与图13的相同，因此使用相同的附图标记。
图16图示了图15的晶体管的源-栅部分的3D视图。从该附图可以很清楚，GaN层355和AlGaN层357没有波纹状，因此2DEG沟道327在晶体管的源-栅部分(或第一部分)中也没有波纹状。
图17图示了图16的源-栅部分的3D视图的平面视图(或正交投影)。从此图很显然，在晶体管的源-栅部分中不存在波纹状结构。
将会理解，本发明也覆盖这样的场景，其中源-栅部分和栅极部分是波纹状，但是漏-栅部分不是波纹状。还覆盖这样的实施例，其中源-栅部分和栅极部分(或第三部分)不是波纹状(或无沟槽)，而是仅漏-栅部分(或第二部分)是波纹状。技术人员根据本发明的教导将能够设想这种变体。
图18图示了根据一个实施例的备选半导体晶体管的3D视图。晶体管是常关晶体管。图18晶体管的很多特征与图3的相同，区别在于栅极接触335下面没有阻挡层以及栅极接触335下面没有波纹形状。代替地，栅极接触335被栅极绝缘体450(或钝化层)所围绕。因此，在常规状态中(当不对端子施加偏置时)，栅极接触335下面不存在2DEG沟道。此结构差异有助于实现常关结构。
在一个实施例中，通过使得单个(块)凹进栅极接触335耗尽栅极部分中(栅极接触下面)的沟道来获得常关操作。图18的常关器件可以在Si衬底305上或可用于GaN器件的任何其他衬底上生长。这些衬底的示例是蓝宝石、碳化硅和GaN。
当使用Si衬底时，器件包括衬底305上面的缓冲层310，以改善Si衬底与诸如GaN的III族氮化物材料之间的晶格失配。缓冲层310可以包括单层AlxGaN1-xN(x在0和1之间变化)或创建多层堆叠的AlxGaN1-xN/GaN的任何组合。
GaN活性层315利用任何已知生长技术在缓冲层310/衬底305堆叠的上面生长。生长技术的示例是MOCVD和MBE。
GaN层315沿着x方向开槽(或成波纹状)有多个平台沟槽380，但创建栅极沟槽所处的栅极部分除外。
具有比活性层带隙宽的带隙的III族氮化物材料在GaN沟槽380中生长(例如，在一个示例中通过完全填充沟槽)，以形成阻挡层325。III族氮化物材料例如可以是AlxGaN1-xN(任意的x＞0)。
创建2DEG沟道327，其具有在阻挡层/活性层界面(例如AlGaN/GaN)的水平(沿着x)方向和竖直(沿着y)方向的部分。传导沟道327也朝向z方向延伸。2DEG传导沟道327因此具有三维几何形状。沟道具有波纹设计，具有极高的表面积(例如，相对于现有技术增加了2至5倍)，导致更高的传导面积并因此明显更高的额定电流能力。增大的沟道密度也允许更小的导通电阻，以及因此相比于现有技术的HEMT具有甚至更低的损耗。
创建GaN活性层中的栅极沟槽以限定凹栅335。栅极绝缘体或钝化层450在栅极沟槽380的底部和侧壁处生长。可能的栅极绝缘体的示例是SiN和SiO2，不过诸如氧化铝的其他材料或诸如氧化铪的高介电材料或绝缘材料的组合都是可行的。栅极绝缘体450一直延伸到GaN层315。然后在栅极绝缘体450上面的栅极沟槽内形成栅极接触335。因此，栅极接触335至少部分被位于栅极区域的沟槽底表面上沿着沟槽侧壁的栅极绝缘体450所包围。在这种情况下，栅极接触450不是波纹状，而是通过填充栅极区域中的沟槽形成的材料块。
欧姆源极和漏极接触320通过任何已知制造工艺来制造，它们沿着z方向连接多个横向和竖直沟道(如针对图3实施例也示出的)。
栅极接触335通过填充沟槽来制造，其中绝缘体层之后是栅极金属层。这样做是为了当对栅极施加零偏压时，阻止电流流动。通过将栅极金属完全凹进GaN层315中，即可实现常关操作。因此去除AlGaN层或阻挡层。在沉积栅极金属335之前，要先生长钝化层或栅极绝缘体层450，以保证常关操作。
图19图示了图18的晶体管栅极部分或区域的二维(2D)视图。图19的结构特征与图18的相同，因此使用相同的附图标记。图19显示了栅极接触335下面不存在AlGaN层。相反，在栅极接触335下面提供绝缘体层或钝化层450。因此，在此实施例中栅极接触335不形成肖特基栅极，而是形成绝缘栅335。由电子组成的沟道328，类似于MOS结构中的反型层，存在于GaN活性层315中钝化层450下面。此沟道328由栅极电势控制并且与形成在栅极和源极之间以及栅极和漏极之间部分中的2DEG沟道327直接接触。
图20图示了根据一个实施例的备选晶体管的漏-栅部分的二维截面。漏-栅部分具有更窄波纹，并且2DEG沟道327接合或几乎接合在一起。这种布置导致沟道327的“大部分”竖直配置。形成接合或几乎接合的沟道所在的GaN层315的极窄主体意味着此窄层中的陷阱级别将是微不足道的，因此不会影响2DEG层327的稳定性。而且，2DEG沟道电荷可能非常高，导致极低的导通电阻，这是绝缘体上超薄硅器件或FinFET中的一种已知效应，在这种效应中，非常薄的物体会导致沟道中产生非常强的电荷。此外，这些沟道的竖直定向将保护它们免受表面陷阱影响。而且，横向沟道现在可以保护竖直沟道不受横向沟道下面的GaN层315中陷阱的影响。将会理解，图20的漏-栅部分可以在关于图3到图19描述的任意实施例中使用(例如，用于上述常开和/或常关晶体管)。还将理解，可以在晶体管的源-栅部分中形成较窄的波纹，因此图20的结构也可以是晶体管的源-栅部分。将会理解，术语“大部分接合”是指2DEG沟道非常靠近在一起，它们之间仅留下非常薄的GaN主体315。
图21图示了根据一个实施例的备选波纹区。波纹区包括图6或图11的所有特征(因此也包括附图标记)，区别在于沟槽380之间的GaN活性层315包括P掺杂阱360。p-阱掺杂阱360的存在有助于在器件处于截止状态以及阻断源极到栅极或栅极到漏极之间的电压时耗尽2DEG沟道327。p-阱掺杂阱360可以帮助在阻断模式中在活性层(或漂移区)内更有利的分布电场。技术人员将认识到，沟槽之间的2DEG平面和P-型柱(或阱)所产生的效应类似于超级接合效应。图21的波纹区可以形成晶体管的源-栅部分、栅极部分和漏-栅部分中任一的一部分，如前述实施例任一中所描述的。
图22图示了根据一个实施例的备选波纹区。波纹区包括图6或图11的所有特征(因此也包括附图标记)，区别在于(直接)在沟槽380下面提供P掺杂阱370。图22的波纹区可以形成晶体管的源-栅部分、栅极部分和漏-栅部分中任一的一部分，如前述实施例任一中所描述的。本实施例的优点在于p型掺杂可以通过穿过在活性层315中创建的沟槽的注入来实现。此外，利用这种布置，如果p掺杂足够高，沟槽底部的2DEG可以移除。这将消除存在于GaN层315中的体陷阱与2DEG之间的任何相互作用。
图23图示了根据一个实施例的备选波纹区。在此示例中，P掺杂阱360放置在沟槽380之间，并且分离的P掺杂阱370直接放置在沟槽380下面。图23的波纹区可以形成晶体管的源-栅部分、栅极部分和漏-栅部分中任一的一部分，如前述实施例任一中所描述的。这是图21和图22所示实施例的组合。制造本实施例所示器件的一个可能优势在于平台区域中的p阱360可以通过使用沿着源极到漏极区域的相同p型掺杂浓度的外延生长来形成，而沟槽下的p阱370可以被选择性注入或具有不同剂量，在沟槽下面漂移区中以在局部增大总p型电荷，从而帮助耗尽2DEG层327，或在栅极区域中以调整阈值电压。
图24图示了根据一个实施例的备选波纹区。很多特征与图6和图11的相同，区别在于AlGaN层325填充在沟槽380中并沿着平台区域385形成。图24的特征可以在上述任一实施例的结构中使用。
图25图示了半导体器件的三维(3D)视图，其中接触区设置有源极接触。在此实施例中，通过在靠近源极接触340的AlGaN和GaN层中注入N阱来形成接触区345。在漏极接触320和器件的第二部分之间形成相同的接触区。接触区345减少了接触电阻。
图26图示了图25的半导体器件的波纹区的一部分的三维(3D)视图，其中接触区设置有源极接触。图26的很多特征与图25的相同，因此使用相同的附图标记。在此实施例中，接触区345包括非常高的n型掺杂，以与源极和金属端子以及2DEG层形成欧姆接触。
下面描述例如图3的晶体管的制造步骤。制造步骤也在图27中图不。
S1：制造步骤开始于提供衬底305。当提供Si衬底时，在衬底上面形成缓冲层或过渡层310，以改善Si衬底305和诸如GaN的III族氮化物材料之间的晶格失配。缓冲层310可以包括在氮化铝(AlN)成核层上生长的单个AlxGaN1-xN(x在0和1之间变化)层或在AlN层上生长的AlxGaN1-xN/GaN任何组合，以创建多层堆叠。
S2：利用任何合适的已知生长技术在缓冲层310/衬底305堆叠的上面生长GaN活性层315。这种生长技术的示例是MOCVD和MBE。GaN活性层315可以掺杂有p型杂质，或者可以部分掺杂有p型杂质，而剩余部分不有意掺杂。P型掺杂电荷可以用于在器件的阻断模式(截止状态)期间帮助耗尽2DEG沟道以及减小截止状态泄漏电流。
S3：接着使用例如干法或湿法技术，沿着x方向(参见图3)将沟槽380形成在GaN活性层315中。可以使用反应离子蚀刻或深反应离子蚀刻，不过也可以使用湿法蚀刻，这种情况下，沟槽可以不具有正交形状(蚀刻角度可以不同于90°)。优选地，这些沟槽380在GaN活性材料中完成，尽管沟槽380的底部也有可能到达GaN缓冲层310。
S4：在GaN沟槽内在沟槽的底部和侧壁上生长具有比GaN活性层的带隙宽的带隙的第二III族氮化物材料325，以形成阻挡层。第二III族氮化物材料325例如可以是AlxGaN1-xN(任意的x＞0)。在沟槽底部和侧壁上形成的GaN活性层315和第二III族氮化物材料325之间的界面是2DEG沟道层327所存在之处。这称为异质结。沟道380可以被生长材料(具有更宽带隙的第二III族氮化物材料325或p型掺杂GaN材料)完全填充，或者备选地可以使用诸如氮化物或氧化物之类的钝化层以共形方式钝化。可选地，进一步的p型掺杂可以沿着沟槽380、在沟槽380上生长具有更宽带隙的III族氮化物材料之前或之后，穿过沟槽380注入。此p型阱的作用在于促进阻断模式期间耗尽的形成。备选地，p型掺杂阱可以仅放置在沟槽的底部处以禁止形成底部2DEG沟道，或在栅极下面以实现常关器件。p型注入可以沿着器件的x方向(x方向参见图3)在能量和剂量上变化。例如，栅极区域可以比栅极和漏极之间的区域具有更高的剂量。p型注入可以与沟槽380共形，或者可以大部分存在于沟槽的底部。备选地，p型掺杂GaN材料可以在沟槽内生长。这特别有利于在栅极区域中实现常关器件，不过也可以以类似方式用于超级结器件以：帮助在截止状态、阻断模式中耗尽2DEG沟道327，以及在漂移区中实现更均匀的电场分布。沿着从栅极侧到漏极侧的漂移区更均匀的电场分布的优势在于：增大器件的击穿能力，以及避免与长期操作中的弱可靠性关联的电场高峰。
尽管上述描述公开了在源-栅部分(第一部分)和漏-栅部分(第二部分)中使用多个沟槽，将会理解，器件也可以通过在源-栅部分(第一部分)和漏-栅部分(第二部分)二者中使用一个沟槽而在本发明范围内操作。而且，上文描述的附图提及2DEG，但是将会理解，当顶部III族氮化物层相比于III族氮化物区域内的底部III族氮化物层具有低带隙时，也可以形成2DHG。
还将理解，诸如“顶部”和“底部”、“上方”和“下方”、“横向”和“竖直”、以及“在…下”和“在…上”、“前面”和“后面”、“在下面”等之类的术语在本说明书中可以按惯例使用，且不暗示器件整体的特定物理定向。
尽管在上文阐述的优选实施例方面描述了本发明，应当理解，这些实施例仅仅是示例性的，并且权利要求不限于这些实施例。本领域技术人员将能够作出修改和备选方案，鉴于本公开，可以预期它们落入所附权利要求的范围内。本说明书中所公开或图示的每个特征可以包括在本发明中，无论是单独的还是与本文公开或图示的任何其他特征的任何适当组合。
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Claims (46)

1.一种III族氮化物半导体基异质结功率器件，包括：
衬底；
III族氮化物半导体区域，形成在所述衬底上方；
源极，操作性连接到所述III族氮化物半导体区域；
漏极，与所述源极横向间隔开，并操作性连接到所述III族氮化物半导体区域；
形成在所述III族氮化物半导体区域上方的栅极，所述栅极形成在所述源极与所述漏极之间；
其中，所述III族氮化物半导体区域包括：
形成在所述源极与所述栅极之间的第一部分，其中，所述源极与所述第一部分接触，其中，所述第一部分包括具有二维载气的异质结；
形成在所述栅极与所述漏极之间的第二部分，其中，所述漏极与所述第二部分接触，其中，所述第二部分包括具有所述二维载气的所述异质结；
其中，所述III族氮化物半导体区域的第一部分和第二部分中的至少一个包括：
至少一个沟槽，具有竖直侧壁，并且形成在所述III族氮化物半导体区域内；
平台区域，各自从所述至少一个沟槽的每个竖直侧壁延伸离开，
其中，所述二维载气沿着所述平台区域以及沿着所述至少一个沟槽定位，并且
其中，分别与所述第一部分和所述第二部分中的至少一个接触的所述源极和所述漏极中的至少一个与以下二维载气接触，该二维载气位于沿着所述III族氮化物半导体区域的第一部分和第二部分中的所述至少一个的所述至少一个沟槽以及沿着所述平台区域。
2.根据权利要求1所述的异质结功率器件，其中，沿着所述至少一个沟槽和所述平台区域的所述二维载气在所述器件的折叠三维区中延伸。
3.根据权利要求1或2所述的异质结功率器件，其中，所述III族氮化物半导体区域的第一部分和第二部分的异质结包括：
具有第一带隙的第一III族氮化物半导体层，形成在所述衬底上方；
具有与所述第一带隙不同的第二带隙的第二III族氮化物半导体层，布置在所述第一III族氮化物半导体层上；以及
形成在所述第一III族氮化物半导体层与所述第二III族氮化物半导体层之间以提供沟道的二维载气。
4.根据权利要求3所述的异质结功率器件，其中，所述第一III族氮化物半导体层包括所述至少一个沟槽和所述平台区域，并且其中，所述第二III族氮化物半导体层沿着所述至少一个沟槽的竖直侧壁和所述平台区域布置。
5.根据权利要求3所述的异质结功率器件，其中，所述第一III族氮化物半导体层包括所述至少一个沟槽和所述平台区域，并且其中，所述第二III族氮化物半导体层通过沿着所述平台区域填充所述至少一个沟槽而布置。
6.根据权利要求4或5所述的异质结功率器件，其中，所述第一部分的第一III族氮化物半导体层包括所述至少一个沟槽和所述平台区域，并且其中，所述第二部分的第一III族氮化物半导体层不包括所述至少一个沟槽和所述平台区域。
7.根据权利要求4或5所述的异质结功率器件，其中，所述第二部分的第一III族氮化物半导体层包括所述至少一个沟槽和所述平台区域，并且其中，所述第一部分的第一III族氮化物半导体层不包括所述至少一个沟槽和所述平台区域。
8.根据权利要求4到7中任一项所述的异质结功率器件，其中，所述至少一个沟槽包括所述竖直侧壁之间的底表面，并且所述第二III族氮化物半导体层布置在所述至少一个沟槽的底表面上。
9.根据权利要求8所述的异质结功率器件，其中，所述沟道形成为沿着所述至少一个沟槽的竖直侧壁和底表面并沿着所述平台区域。
10.根据权利要求9所述的异质结功率器件，其中，所述沟道包括沿着所述竖直侧壁的竖直部分、以及沿着所述底表面及沿着所述异质结内的平台区域的横向部分。
11.根据权利要求10所述的异质结功率器件，其中，所述至少一个沟槽的竖直侧壁相互靠近，从而沿着所述竖直侧壁形成的所述沟道接合在一起。
12.根据权利要求11所述的异质结功率器件，其中，所述接合的沟道包括沿着所述竖直侧壁的竖直部分以及沿着所述平台区域的横向部分。
13.根据权利要求3到12中任一项所述的异质结功率器件，其中，所述源极包括与所述III族氮化物半导体区域的第一部分中的沟道直接接触的源极端子。
14.根据权利要求3到12中任一项所述的异质结功率器件，其中，所述源极包括源极端子以及连接到所述源极端子的重掺杂接触区域，其中，所述源极的接触区域与所述III族氮化物半导体区域的第-部分中的沟道直接接触。
15.根据权利要求3到14中任一项所述的异质结功率器件，其中，所述漏极包括与所述III族氮化物半导体区域的第二部分中的沟道直接接触的源极端子。
16.根据权利要求3到14中任一项所述的异质结功率器件，其中，所述漏极包括漏极端子以及连接到所述漏极端子的重掺杂接触区域，其中，所述漏极的接触区域与所述III族氮化物半导体区域的第二部分中的沟道直接接触。
17.根据权利要求3到16中任一项所述的异质结功率器件，其中，所述III族氮化物半导体区域还包括所述栅极下面的第三部分，所述第三部分位于所述III族氮化物半导体区域的第一部分和第二部分之间。
18.根据权利要求17所述的异质结功率器件，其中，所述III族氮化物半导体区域的第三部分包括：
所述衬底上方的第一III族氮化物半导体层；
布置在所述第一III族氮化物半导体层上的第二III族氮化物半导体层；以及
形成在所述第一III族氮化物半导体层与所述第二III族氮化物半导体层之间的二维载气，以提供所述III族氮化物半导体区域的第三部分中的异质结内的沟道。
19.根据权利要求18所述的异质结功率器件，其中，所述第一III族氮化物半导体层包括所述至少一个沟槽和所述平台区域，并且其中，所述第二III族氮化物半导体层沿着所述至少一个沟槽的竖直侧壁和底表面以及沿着所述平台区域布置。
20.根据权利要求19所述的异质结功率器件，其中，所述沟道形成为至少沿着所述沟槽的竖直侧壁和底表面以及沿着所述平台区域。
21.根据权利要求20所述的异质结功率器件，其中，所述沟道包括沿着所述竖直侧壁的竖直部分、以及沿着所述底表面和所述平台区域的横向部分。
22.根据权利要求19到21中任一项所述的异质结功率器件，其中，所述栅极形成为直接在所述第二III族氮化物半导体层上并且沿着所述至少一个沟槽的竖直侧壁和底表面以及沿着所述平台区域。
23.根据权利要求17所述的异质结功率器件，其中，所述III族氮化物半导体区域的第三部分包括：
所述半导体衬底上方的第一III族氮化物半导体层；以及
凹进至所述第一III族氮化物半导体层的另一沟槽，
其中，所述另一沟槽包括竖直侧壁以及所述竖直侧壁之间的底表面。
24.根据权利要求23所述的异质结功率器件，其中，栅极绝缘体形成为沿着所述竖直侧壁并在所述另一沟槽的底表面上，并且所述栅极通过沿着所述栅极绝缘体填充所述另一沟槽而形成。
25.根据权利要求3到24中任一项所述的异质结功率器件，其中，所述源极、所述漏极和所述栅极被配置成使得：在导通状态操作中，电流至少沿着所述至少一个沟槽的侧壁并沿着所述平台区域流过所述漏极与所述源极之间的沟道。
26.根据权利要求3到25中任一项所述的异质结功率器件，其中，所述第一III族氮化物半导体层包括包含氮化镓(GaN)的材料。
27.根据权利要求3到26中任一项所述的异质结功率器件，其中，所述第二III族氮化物半导体层包括包含氮化铝镓(AlGaN)或氮化铝(AlN)的材料。
28.根据权利要求27所述的异质结功率器件，还包括所述GaN层与所述AlGaN层之间的氮化铝(AlN)。
29.根据权利要求3到28中任一项所述的异质结功率器件，其中，所述第一III族氮化物半导体层包括所述平台区域下面的p掺杂氮化镓阱。
30.根据权利要求3到28中任一项所述的异质结功率器件，其中，所述第一III族氮化物半导体层包括所述至少一个沟槽下面的p掺杂氮化镓阱。
31.根据权利要求3到28中任一项所述的异质结功率器件，其中，所述第一III族氮化物半导体层包括所述平台区域下面的p掺杂氮化镓阱以及所述至少一个沟槽下面的p掺杂氮化镓阱。
32.根据权利要求29到31中任一项所述的异质结功率器件，其中，与所述III族氮化物半导体区域的第一部分和第二部分中的p掺杂氮化镓阱的剂量相比，所述栅极下面的p掺杂氮化镓阱具有高剂量。
33.根据前述权利要求中任一项所述的异质结功率器件，还包括所述III族氮化物半导体区域与所述衬底之间的缓冲层，其中，所述衬底是硅衬底。
34.根据权利要求33所述的异质结功率器件，其中，所述缓冲层包括单层的氮化铝镓(AlGaN)或氮化铝(AlN)。
35.根据权利要求33所述的异质结功率器件，其中，所述缓冲层包括：多层堆叠，包括具有不同铝浓度的氮化铝镓(AlGaN)与氮化镓(GaN)的组合物。
36.根据前述权利要求中任一项所述的异质结功率器件，还包括：钝化层，沿着所述至少一个沟槽形成在所述III族氮化物半导体区域上以及形成在所述平台区域上。
37.根据权利要求3到36中任一项所述的异质结功率器件，其中，所述第一III族氮化物半导体层的第一带隙比所述第二III族氮化物半导体层的第二带隙低，并且其中，形成在所述第一III族氮化物半导体层与所述第二III族氮化物半导体层之间的所述二维载气包括二维电子气。
38.根据权利要求3到36中任一项所述的异质结功率器件，其中，所述第一III族氮化物半导体层的第一带隙比所述第二III族氮化物半导体层的第二带隙高，并且其中，形成在所述第一III族氮化物半导体层与所述第二III族氮化物半导体层之间的所述二维载气包括二维空穴气。
39.一种制造III族氮化物半导体基异质结功率器件的方法，所述方法包括：
形成衬底；
形成III族氮化物半导体区域，所述III族氮化物半导体区域形成在所述衬底上方；
形成源极，所述源极操作性连接到所述III族氮化物半导体区域；
形成漏极，所述漏极与所述源极横向间隔开并且操作性连接到所述III族氮化物半导体区域；以及
形成栅极，所述栅极形成在所述III族氮化物半导体区域上方，所述栅极形成在所述源极与所述漏极之间；
其中，所述III族氮化物半导体区域包括：
形成在所述源极与所述栅极之间的第一部分，其中，所述源极与所述第一部分接触，其中，所述第一部分包括具有二维载气的异质结；
形成在所述栅极与所述漏极之间的第二部分，其中，所述漏极与所述第二部分接触，其中，所述第二部分包括具有所述二维载气的异质结；
其中，所述III族氮化物半导体区域的第一部分和第二部分中的至少一个部分包括：
至少一个沟槽，具有竖直侧壁，并且形成在所述III族氮化物半导体区域内；
平台区域，各自从所述至少一个沟槽的每个竖直侧壁延伸离开；
其中，所述二维载气沿着所述平台区域和所述至少一个沟槽定位，并且
其中，分别与所述第一部分和所述第二部分中的至少一个接触的所述源极和所述漏极中的至少一个与以下二维载气接触，该二维载气位于沿着所述III族氮化物半导体区域的第一部分和第二部分中的至少一个的所述至少一个沟槽以及沿着所述平台区域。
40.根据权利要求39所述的方法，其中，形成所述III族氮化物半导体区域的步骤包括：
在所述衬底上方形成具有第一带隙的第一III族氮化物半导体层；以及
在所述第一III族氮化物半导体层中形成所述至少一个沟槽和所述平台区域。
41.根据权利要求40所述的方法，其中，所述第一III族氮化物半导体层使用金属有机化学气相沉积(MOCVD)和分子束外延(MBE)中任一种而形成。
42.根据权利要求40或41所述的方法，其中，所述至少一个沟槽使用反应离子蚀刻技术和深反应离子蚀刻或湿法蚀刻技术中任一种而形成。
43.根据权利要求40到42中任一项所述的方法，还包括：沿着所述至少一个沟槽并在所述平台区域上，形成具有与所述第一带隙不同的第二带隙的第二III族氮化物半导体层。
44.根据权利要求40到42中任一项所述的方法，还包括：通过在所述平台区域上完全填充所述至少一个沟槽来形成具有与所述第一带隙不同的第二带隙的第二III族氮化物半导体层。
45.根据权利要求44所述的方法，还包括在所述第二III族氮化物半导体层上形成钝化层。
46.一种III族氮化物半导体基异质结功率器件以及一种用于制造所述III族氮化物半导体基异质结功率器件的方法，基本上如前面参考附图所述并如附图所示。
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