CN116364774A - 一种高电子迁移率晶体管及其制作方法 - Google Patents

Abstract

本发明公开了一种高电子迁移率晶体管及其制备方法，其结构包括氮化物外延层，氮化物外延层上设有源极、漏极和栅极；氮化物外延层包括沟道层和势垒层形成的异质结，沟道层具有图形化表面，图形化表面具有阵列式排布的若干凸起单元，势垒层覆盖于图形化表面上；沟道层通过凸起单元与势垒层之间形成互相咬合的三维相接界面，当器件工作时，沟道层与势垒层形成的互锁结构在外场作用下不易发生形变，通过阻碍沟道层与势垒层的晶格变形，保持异质结的动态电阻不变，抑制了表现为动态电阻变大的电流崩塌效应；且使得异质结形成的二维电子气转化为三维分布，提升载流子浓度。

Description

一种高电子迁移率晶体管及其制作方法

技术领域

本发明属于半导体的技术领域，具体涉及一种高电子迁移率晶体管及其制作方法。

背景技术

第三代半导体材料GaN由于具有大禁带宽度(3.4eV)、高电子饱和速率(2×10⁷cm/s)、高的击穿电场(1×10¹⁰～3×10¹⁰V/cm)、较高热导率、耐腐蚀和抗辐射等优异性能成为当前研究热点，具有广阔的应用前景。尤其是AlGaN/GaN异质结结构的HEMT，具有高频、高功率密度以及高工作温度的优点，是固态微波功率器件和功率电子器件的发展方向。

在HEMT器件应用中，发现当GaN HEMT源漏电压较高时，器件的输出电流大大减小；而且RF信号下器件的输出功率明显减小(RFpowercompression)，同时，输出功率密度和功率附加效率也会随之减小(RFdispersion)，这种电流崩塌现象引起的器件性能衰退，限制了器件性能的发挥。

本质上源、栅、漏极之间串联电阻的变化引起了RF电流崩塌。加在栅极上的负偏压在AlGaN/GaN异质结上建立了一个和压电极化电场方向相同的电场，电场的增大增加了栅极下AlGaN势垒层的张应力，由此增加了栅、源和源、漏之间的压应力，减少了极化电荷密度，增加了它们之间的串联电阻。这些区域极化电荷的减少只能由响应速度较慢的极化电荷或陷阱效应来抵消，因此跟不上电压变化的频率，输出电流减小。

为抑制GaN HEMT器件的电流崩塌和在RF应用中的功率压缩，一种方法是生长氮化硅钝化层，来改善AlGaN与钝化层界面的界面态来调控trap(俘获)，另一种方法是调控沟道层下缓冲层掺杂状态，用以调控关态漏电流，来实现对外延材料中EPI的trap的调控，利用制造微漏电通道的方法来改善trap引起的电流降低，从而抑制电流崩塌现象。但目前此两种方法对电流崩塌仅仅起到了抑制作用，仍没有解决器件工作时由于trapping的存在，引入的电流崩塌。

发明内容

本发明针对现有技术存在的不足，提供一种高电子迁移率晶体管及其制作方法。

为了实现以上目的，本发明的技术方案为：

一种高电子迁移率晶体管，其包括氮化物外延层，氮化物外延层上设有源极、漏极和栅极；所述氮化物外延层包括沟道层和势垒层形成的异质结，所述沟道层具有图形化表面，所述图形化表面具有阵列式排布的若干凸起单元，所述势垒层覆盖于所述图形化表面上；所述沟道层通过所述若干凸起单元与所述势垒层之间形成互相咬合的三维相接界面。

可选的，所述凸起单元具有顶部平面，且由底部至顶部的水平截面的面积逐渐减小。

可选的，所述顶部平面的直径或外接圆的直径为0.5～1μm；所述凸起单元的侧面与底部平面的夹角为45°～60°。

可选的，所述凸起单元的高度为10～20nm。

可选的，所述源极、漏极和栅极沿一第一方向排布；所述若干凸起单元于所述第一方向上规则排布。

可选的，所述若干凸起单元于所述第一方向上等间距间隔排布，相邻所述凸起单元的底端之间具有底部平面，于所述第一方向上相邻所述凸起单元的底端之间的底部平面的长度为0.5～1μm。

可选的，所述沟道层的材料为氮化镓；所述势垒层的材料为AlGaN、AlN、InAlGaN或InAlN，厚度范围为20～40nm。所述势垒层表面通过了平坦化处理，其中，最薄处势垒层厚度为10～20nm，最厚处势垒层厚度即为最薄处厚度+凸起单元的高度。

可选的，所述氮化物外延层还包括设于所述势垒层上的GaN帽层，所述源极、漏极和栅极设于所述GaN帽层上。

可选的，所述衬底为硅(Si)、碳化硅(SiC)或蓝宝石(Saphhire)。

可选的，还包括覆盖所述HEMT外延材料层、源极、漏极和栅极的钝化层，所述源极和漏极连接有贯穿所述钝化层的引出金属；所述钝化层为多层介质材料的叠层。

一种上述高电子迁移率晶体管的制作方法，包括以下步骤：

1)于衬底上外延生长沟道层；

2)蚀刻所述沟道层，形成具有若干凸起单元的图形化表面，所述若干凸起单元阵列式排布；

3)于图形化表面上生长势垒层；

4)制作源极、漏极和栅极。

可选的，步骤2)中，于沟道层上涂覆光阻，通过曝光、显影图案化光阻，以光阻图案作为掩膜蚀刻沟道层表面形成矩阵式排列的凸起单元，然后剥离光阻，形成了图形化表面。

可选的，步骤3)中，还包括采用CMP工艺使所述势垒层表面平坦化，然后于平坦化的势垒层上生长GaN帽层的步骤，所述源极、漏极和栅极设于所述GaN帽层上。

本发明的有益效果为：

1)在沟道层与势垒层界面处利用图形化的方法制作咬合图形，当器件工作时，射频信号输入，引进交变磁场和电场，沟道层与势垒层形成的互锁结构在外场作用下不易发生形变，通过阻碍沟道层与势垒层的晶格变形，保持异质结的动态电阻不变，也就有效的抑制了表现为动态电阻变大的电流崩塌效应；

2)使得异质结形成的二维电子气转化为三维分布，增加了异质结的有效接触面积，增强压电极化参与的界面进而提升载流子浓度，降低方块电阻，进而整体器件性能。

附图说明

图1为实施例1的高电子迁移率晶体管的截面结构示意图；

图2为实施例1的沟道层的图形化表面的俯视结构示意图，图中体现凸起单元与源极、漏极和栅极的位置关系；

图3为实施例1的高电子迁移率晶体管的工艺流程图；

图4为实施例1和对比例1的高电子迁移率晶体管的直流电性测试谱图；

图5为实施例2的凸起单元的俯视图。

具体实施方式

以下结合附图和具体实施例对本发明做进一步解释。本发明的各附图仅为示意以更容易了解本发明，其具体比例可依照设计需求进行调整。文中所描述的图形中相对元件的上下关系以及正面/背面的定义，在本领域技术人员应能理解是指构件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围。

实施例1

参考图1和图2，实施例1的高电子迁移率晶体管由下至上包括衬底1、GaN层2、AlGaN层3和GaN帽层4。GaN帽层4上设有源极S、漏极D、栅极G以及钝化层5。GaN层2作为沟道层、AlGaN层3作为势垒层，形成异质结。GaN层2具有图形化表面，图形化表面具有阵列式排布的若干凸起单元21，AlGaN层3沉积于图形化表面上；GaN层2通过阵列式凸起单元与AlGaN层3之间形成互相咬合的三维相接界面。

本实施例中，GaN层2的厚度为1μm，凸起单元21的高度为10～20nm，本实施例为15nm。凸起单元21矩阵式间隔排列，矩阵的横向或纵向与源极S、漏极D、栅极G的排布方向(定义为第一方向)一致。凸起单元21为锥台状，具有顶部平面2a，顶部平面2a为正方形，正方形的边长(在第一方向上的长度)为500nm，由底端至顶端的水平截面的面积逐渐减小，即在第一方向上的截面为梯形，梯形底脚45°～60°。相邻凸起单元21的底端之间具有底部平面2b，从而顶部平面2a和底部平面2b具有高度差，在第一方向上相邻凸起单元21的底端之间的底部平面2b的长度为500nm。从而，凸起单元21形成类似锯齿状排布，与沉积在其上的AlGaN层3形成咬合的结构。

凸起单元的设置使GaN/AlGaN异质结的接面形成了具有高低差的顶部平面和底部平面，其具有如下优势：

首先，当器件工作时，射频信号输入，引进交变磁场和电场。在外场作用下GaN/AlGaN发生晶格形变，增加了材料内部及异质结界面处的缺陷，这些缺陷会俘获沟道中二维电子气的自由电子，致使器件的动态电阻增加以及电流崩塌等问题。本发明通过GaN/AlGaN界面处的互锁结构，阻碍GaN与AlGaN的晶格变形，保持AlGaN/GaN异质结的动态电阻不变，也就有效的抑制了表现为动态电阻变大的电流崩塌效应。

与此同时，GaN/AlGaN异质结通过高低平面的设置形成了三维相接界面，可以使得AlGaN/GaN异质结形成的二维电子气转化为三维分布，增加了异质结的有效接触面积，增强压电极化参与的界面，进而提升载流子浓度，降低方块电阻，进而提升整体器件性能。

以下结合图3说明上述高电子迁移率晶体管的制作方法，其包括以下步骤：

1)于蓝宝石衬底上利用MOCVD设备外延1μm高质量GaN层，其包括缓冲层和沟道层；常规的，可在衬底上先形成例如AlN形核层，再进行GaN外延；

2)于GaN层上涂覆光阻，通过曝光、显影图案化光阻，以光阻图案作为掩膜蚀刻GaN层表面形成矩阵式排列的凸起单元，然后剥离光阻，形成了图形化表面；蚀刻深度为15nm，形成的凸起单元为梯形结构，上边长500nm，底脚45°～60°；

3)采用MOCVD工艺于图形化表面上生长25nm的AlGaN层，其中Al组分20％；接着采用化学机械抛光(CMP)工艺将AlGaN层平坦化；然后于AlGaN层上生长GaN帽层，厚度约为1nm；

4)利用光刻，制作栅图形，利用干法刻蚀实现栅刻蚀，制作源漏栅电极；其中沉积Ti/Al/Ni/Au叠层，厚度为20nm/200nm/30nm/100nm，在850℃退火50s形成欧姆接触，作为源漏电极，RC＝0.5ohm.mm；利用Ni/Au作为栅电极金属化。栅金属的选择：相对于AlGaN和GaN具有更大的功函数，以保证通过二者功函数差，可以将栅极区域沟道中的电子耗尽；可参考常规工艺，采用多层钝化层以用于形成T型栅结构，利用PECVD沉积600nm SiN作为顶层钝化层，并光刻，刻蚀PAD开口；器件制作完成。

需要说明的是，栅极在第一方向上的宽度约为250-450μm，可以理解，栅极G、源极S和漏极D均在第一方向上对应有多个凸起单元21。

对比例

对比例的高电子迁移率晶体管与实施例1的区别在于：省略了步骤2)，即不对GaN层表面进行蚀刻，AlGaN/GaN异质结为平面界面。其余均同实施例1。

对实施例1和对比例1的高电子迁移率晶体管均进行直流电性测试，以量化电流崩塌的幅度。测试结果如图4所示，横坐标表示漏极电压Vd，纵坐标表示漏电流Id，在静态测试条件下，分别得到Vg/Vd＝0/0V，Vg/Vd＝-10/0V，Vg/Vd＝-10/100V对应的IV特性曲线。在膝点电压Vd＝10V下，Vg/Vd＝-10/100V相对Vg/Vd＝0/0V条件下Id下降的大小称为电流崩塌量。由图中可见采用实施例1制作的器件相对对比例制备的器件电流崩塌现象明显改善。

实施例2

实施例2举例了若干可行的沟道层图形化表面，但并不依此为限，参考图5：

如图5a，凸起单元为圆台结构，其俯视图为圆形；

如图5b，凸起单元为三角形棱台结构，其俯视图为三角形，为获得较好的啮合效果，矩阵中相邻列的三角形的角朝向相反；

如图5c，凸起单元为多边形棱台结构，其俯视图为V字形，为获得较好的啮合效果，矩阵中相邻行的V字形的尖角朝向相反。

需要说明的是，其中凸起单元是三角形棱台结构或多边形棱台结构等其他结构，只要保证单个凸起单元的俯视图的外接圆的直径为0.5～1μm。

此外，也可以是其他俯视图形状的棱台结构，只要具有咬合效果的结构均可产生相同的应力调控效果，抑制GaN器件的电流崩塌现象。

本发明使GaN HEMT器件在射频工作时，有效的抑制电流崩塌效应，降低功率压缩，阻止器件退化、使器件在射频条件下充分发挥其性能。

上述实施例仅用来进一步说明本发明的一种高电子迁移率晶体管及其制作方法，但本发明并不局限于实施例，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本发明技术方案的保护范围内。

Claims (10)

1.一种高电子迁移率晶体管，其特征在于：包括氮化物外延层，氮化物外延层上设有源极、漏极和栅极；所述氮化物外延层包括沟道层和势垒层形成的异质结，所述沟道层具有图形化表面，所述图形化表面具有阵列式排布的若干凸起单元，所述势垒层覆盖于所述图形化表面上；所述沟道层通过所述若干凸起单元与所述势垒层之间形成互相咬合的三维相接界面。

2.根据权利要求1所述的高电子迁移率晶体管，其特征在于：所述凸起单元具有顶部平面，且由底部至顶部的水平截面的面积逐渐减小。

3.根据权利要求2所述的高电子迁移率晶体管，其特征在于：所述顶部平面的直径或外接圆的直径为0.5～1μm；所述凸起单元的侧面与底部平面的夹角为45°～60°。

4.根据权利要求1所述的高电子迁移率晶体管，其特征在于：所述凸起单元的高度为10～20nm。

5.根据权利要求1所述的高电子迁移率晶体管，其特征在于：所述源极、漏极和栅极沿一第一方向排布；所述若干凸起单元于所述第一方向上规则排布。

6.根据权利要求5所述的高电子迁移率晶体管，其特征在于：所述若干凸起单元于所述第一方向上等间距间隔排布，相邻所述凸起单元的底端之间具有底部平面，于所述第一方向上相邻所述凸起单元的底端之间的底部平面的长度为0.5～1μm。

7.根据权利要求1所述的高电子迁移率晶体管，其特征在于：所述沟道层的材料为氮化镓；所述势垒层的材料为AlGaN、AlN、InAlGaN或InAlN；所述势垒层的上表面通过平坦化处理，最薄处势垒层厚度为10～20nm。

8.根据权利要求7所述的高电子迁移率晶体管，其特征在于：所述氮化物外延层还包括设于所述势垒层上的GaN帽层，所述源极、漏极和栅极设于所述GaN帽层上。

9.一种权利要求1～8任一项所述的高电子迁移率晶体管的制作方法，其特征在于，包括以下步骤：

1)于衬底上外延生长沟道层；

2)蚀刻所述沟道层，形成具有若干凸起单元的图形化表面，所述若干凸起单元阵列式排布；

3)于图形化表面上生长势垒层；

4)制作源极、漏极和栅极。

10.根据权利要求9所述的制作方法，其特征在于：步骤2)中，于沟道层上涂覆光阻，通过曝光、显影图案化光阻，以光阻图案作为掩膜蚀刻沟道层表面形成矩阵式排列的凸起单元，然后剥离光阻，形成了图形化表面。

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