JP2013042091A - 化合物半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】AlGaN/GaN・HEMTは、Si基板1と、Si基板1の上方に形成された電子走行層2bと、電子走行層2bの上方に形成された電子供給層2cと、電子供給層2cの上方に形成されたソース電極4、ドレイン電極5及びゲート電極6とを含み構成されており、電子走行層2cは、平面視でソース電極4とドレイン電極5とを結ぶ方向と交差する方向に並ぶ複数の段差、例えば第1の段差2ca、第2の段差2cb、第3の段差2ccを有する。
【選択図】図5
Description
前記電子走行層の上方に電子供給層を形成する工程と、前記電子供給層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程とを含み、前記電子走行層を、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する形状に形成する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
本実施形態では、化合物半導体装置としてショットキー型のAlGaN/GaN・HEMTを開示する。
図1〜図3は、第1の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。図4は、第1の実施形態によるショットキー型のAlGaN/GaN・HEMTにおいて、化合物半導体層上にソース電極及びドレイン電極が形成された状態を示す概略平面図である。図5は、化合物半導体層上にゲート電極が形成された状態を示す模式図であって、(a)が概略平面図、(b)が(a)の破線III−III'に沿った概略断面図である。ここで、図1及び図2が図4の破線I−I'に沿った断面に、図3が図4の破線II−II'に沿った断面にそれぞれ相当する。
詳細には、成長用基板として例えばSi基板1を用意する。Si基板1の代わりに、サファイア、SiC、GaAs等、他の基板を用いても良い。また、基板の導電性は、半絶縁性、導電性を問わない。
Si基板1上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板1上の所定部位にレジストパターン10aが形成される。
詳細には、レジストパターン10aをマスクとして、Si基板1の表面をドライエッチング又はウェットエッチングする。これにより、Si基板1に第1の段差1aが形成される。第1の段差1aは、上面の幅が200nm〜1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の上面との傾斜角が略垂直とされる。ここでは例えば、上面の幅が1μm程度で側面の高さが500nm程度(上記の比は2程度)とされる。
レジストパターン10aは、アッシング処理又は薬液を用いたウェット処理により除去される。
詳細には、Si基板1上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板1上で第1の段差1aを覆うレジストパターン10bが形成される。
詳細には、レジストパターン10bをマスクとして、Si基板1の表面をドライエッチング又はウェットエッチングする。これにより、Si基板1に、第1の段差1aと隣接する第2の段差1bが形成される。第2の段差1bは、上面の幅が200nm〜1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第1の段差1aと同様に、上面の幅が1μm程度で側面の高さが500nm程度(上記の比は2程度)とされる。
レジストパターン10bは、アッシング処理又は薬液を用いたウェット処理により除去される。
詳細には、Si基板1上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板1上で第1の段差1a及び第2の段差1bを覆うレジストパターン10cが形成される。
詳細には、レジストパターン10cをマスクとして、Si基板1の表面をドライエッチング又はウェットエッチングする。これにより、Si基板1に、第2の段差1bと隣接する第3の段差1cが形成される。第3の段差1cは、上面の幅が200nm〜1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第1の段差1a及び第2の段差1bと同様に、上面の幅が1μm程度で側面の高さが500nm程度(上記の比は2程度)とされる。
レジストパターン10cは、アッシング処理又は薬液を用いたウェット処理により除去される。
電子走行層2bも同様に、バッファ層2aの表面形状を反映した形状、即ち表面に階段状構造2aAと同様の階段状構造2bAを有して積層される。階段状構造2bAは、バッファ層2aの第1の段差2aa、第2の段差2ab、及び第3の段差2acに倣って、第1の段差2ba、第2の段差2bb、及び第3の段差2bcからなる。
詳細には、化合物半導体層2の素子分離領域に例えばアルゴン(Ar)を注入する。これにより、化合物半導体層2及びSi基板1の表層部分に素子分離構造3が形成される。素子分離構造3により、化合物半導体層2上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばSTI(Shallow Trench Isolation)法を用いて行っても良い。
詳細には、化合物半導体層2の表面におけるソース電極及びドレイン電極の形成予定位置を開口するレジストマスクを形成する。電極材料には、例えばTa/Alを用いる。レジストマスクを用いて、Ta/Alを例えば蒸着法により堆積する。Taの厚みは例えば30nm程度、Alの厚みは例えば300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。その後、Si基板1を、例えば窒素雰囲気中において例えば600℃程度で熱処理し、残存したTa/Alを電子供給層2cとオーミックコンタクトさせる。以上により、化合物半導体層2上にソース電極4及びドレイン電極5が形成される。ソース電極4及びドレイン電極5を形成することにより、図4に示すように、ソース電極4とドレイン電極5とを結ぶ方向と交差する方向(ここでは略直交する方向)に、電子供給層2cの階段状構造2cAの第1の段差2ca、第2の段差2cb、及び第3の段差2ccが並ぶ。
詳細には、化合物半導体層2の表面におけるゲート電極の形成予定位置を開口するレジストマスクを形成する。電極材料には、例えばNi/Auを用いる。レジストマスクを用いて、Ni/Auを例えば蒸着法により堆積する。Niの厚みは例えば10nm程度、Auの厚みは例えば300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。以上により、化合物半導体層2上にゲート電極6が形成される。ゲート電極6は、電子供給層2cの階段状構造2cA上(第1の段差2ca上、第2の段差2cb上、及び第3の段差2cc上)を這うように、図5に示すように、ソース電極4とドレイン電極5とを結ぶ方向と交差する方向(ここでは略直交する方向)に延在する。なお、ゲート電極は櫛歯状(フィンガー状)に複数形成され、各ゲート電極の一端がゲートバスラインと接続された形に形成される。図5では、1本のゲート電極6のみを例示する。
図6は、本実施形態によるAlGaN/GaN・HEMTにおけるゲート電圧とドレイン電流との関係を、対比例との比較に基づいて示す特性図である。図7は、本実施形態によるAlGaN/GaN・HEMTにおいて、チャネル制御の様子を示す概略断面図である。
シミュレーション実験は、図8に示すデバイスモデルを用いて行った。デバイスモデルでは、GaN及びその上面上のAlGaNからなる一段の段差を覆うようにゲート電極が形成されている。段差の高さ(エッチング深さ)をD、段差の上面幅(テラス幅)をW、段差の側面の傾斜角をθとする。段差のアスペクト比をW/Dとする。
図9は、チャネルの基板表面からの距離(nm)とチャネルのポテンシャル(eV)との関係を示す特性図である。高さD=200nm、幅W=200nm、傾斜角θ=90°、ゲート電圧Vg=−2V、ショットキー障壁高さ=1.4eVに設定した。
図示のように、段差の側面からの大きな空乏化(チャネルのポテンシャルが持ち上げられている様子)が確認された。
図10は、ゲート電圧(V)とドレイン電圧(任意単位)との関係を示す特性図である。高さD=500nm、傾斜角θ=90°、幅W=200nm〜2000nm、∞(通常のHEMT)に設定した。
図示のように、幅Wが小さいほど、チャネルのポテンシャル制御性が向上することが確認された。具体的には、幅Wが200nm〜1000nmの範囲内であれば、十分なポテンシャル制御性が得られるものと評価できる。
図11は、ゲート電圧(V)とドレイン電圧(任意単位)との関係を示す特性図である。幅W=200nm、傾斜角θ=90°、高さD=50nm〜2000nmに設定した。
図示のように、高さDが大きいほど、チャネルのポテンシャル制御性が向上することが確認された。具体的に、幅Wを200nmに固定した場合では、アスペクト比W/Dが4(200/50)以下、好ましくは2(200/100)以下であれば、十分なポテンシャル制御性が得られるものと評価できる。
図12は、ゲート電圧(V)とドレイン電圧(任意単位)との関係を示す特性図である。幅W=2000nm、傾斜角θ=90°、高さD=0(通常のHEMT)、200nm〜2000nmに設定した。
図示のように、高さDを大きくしても、高さD=0の場合とさほど差異は見られず、幅Wを大きく(この場合では2000nm)設定した場合には、高さDを大きく設定してもチャネルのポテンシャル制御性はさほど向上しないものと評価できる。
図13は、ゲート電圧(V)とドレイン電圧(任意単位)との関係を示す特性図である。
幅W=200nm〜2000nm、高さD=400nm〜4000nmでアスペクト比W/Dを0.5に固定し、傾斜角θ=90°に設定した。
図示のように、幅Wを大きく設定すると、アスペクト比W/Dを小さく設定してもチャネルのポテンシャル制御性はさほど向上しないものと評価できる。
図14は、ゲート電圧(V)とドレイン電圧(任意単位)との関係を示す特性図である。
幅W=200nm〜2000nm、高さD=400nm〜4000nmでアスペクト比W/Dを1に固定し、傾斜角θ=90°に設定した。
図示のように、幅Wを大きく設定すると、アスペクト比W/Dを小さく設定してもチャネルのポテンシャル制御性はさほど向上しないものと評価できる。
以下、第1の実施形態の諸変形例について説明する。なお、第1の実施形態と同様の構成部材等については同符号を付して詳しい説明を省略する。
変形例1では、化合物半導体装置としてMIS型のAlGaN/GaN・HEMTを開示する。
図15は、第1の実施形態の変形例1におけるMIS型のAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
続いて、図15(a)に示すように、ゲート絶縁膜11を形成する。
詳細には、例えば原子層堆積法(ALD法)により絶縁膜として例えばAl2O3を、例えば40nm程度の厚みに堆積する。これにより、ゲート絶縁膜11が形成される。ゲート絶縁膜11は、電子供給層2cの階段状構造2cAを覆うように、自身も第1の段差2ca、第2の段差2cb、及び第3の段差2ccに倣った表面形状に形成されることになる。
詳細には、ゲート絶縁膜11上におけるゲート電極の形成予定位置を開口するレジストマスクを形成する。電極材料には、例えばNi/Auを用いる。レジストマスクを用いて、Ni/Auを例えば蒸着法により堆積する。Niの厚みは例えば10nm程度、Auの厚みは例えば300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。以上により、化合物半導体層2上にゲート絶縁膜11を介してゲート電極6が形成される。ゲート電極6は、ゲート絶縁膜11を介して、電子供給層2cの階段状構造2cA上(第1の段差2ca上、第2の段差2cb上、及び第3の段差2cc上)を這うように、ソース電極4とドレイン電極5とを結ぶ方向と交差する方向(ここでは略直交する方向)に延在する。
変形例2では、第1の実施形態と同様に、化合物半導体装置としてショットキー型のAlGaN/GaN・HEMTを開示するが、階段状構造の側面の傾斜角が異なる点で第1の実施形態と相違する。
図16及び図17は、第1の実施形態の変形例2におけるショットキー型のAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。図18は、第1の実施形態における図5(b)に対応した概略断面図である。
詳細には、Si基板12上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板1上の所定部位にレジストパターン13aが形成される。
詳細には、レジストパターン13aをマスクとして、Si基板12の表面をウェットエッチングする。これにより、Si基板12に第1の段差12aが形成される。第1の段差12aは、上面の幅が200nm〜1μm程度、上面の幅と側面の高さとの比が2以下、ここでは例えば、上面の幅が1μm程度で側面の高さが500nm程度(上記の比は2程度)とされる。本例では、Si基板12の(111)のファセット面を利用し、Si基板12の表面をウェットエッチングすることにより、第1の段差12aにおける側面の上面との傾斜角を58.4°以上で90°に満たない所定角度とする。
レジストパターン13aは、アッシング処理又は薬液を用いたウェット処理により除去される。
詳細には、Si基板12上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板1上で第1の段差12aを覆うレジストパターン13bが形成される。
詳細には、レジストパターン13bをマスクとして、Si基板12の表面をウェットエッチングする。これにより、Si基板12に、第1の段差12aと隣接する第2の段差12bが形成される。第2の段差12bは、上面の幅が200nm〜1μm程度、上面の幅と側面の高さとの比が2以下、ここでは例えば、第1の段差1aと同様に、上面の幅が1μm程度で側面の高さが500nm程度(上記の比は2程度)とされる。本例では、Si基板12の(111)のファセット面を利用し、Si基板12の表面をウェットエッチングすることにより、第2の段差12bにおける側面の上面との傾斜角を58.4°以上で90°に満たない所定角度とする。
レジストパターン13bは、アッシング処理又は薬液を用いたウェット処理により除去される。
詳細には、Si基板12上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板12上で第1の段差12a及び第2の段差12bを覆うレジストパターン13cが形成される。
詳細には、レジストパターン13cをマスクとして、Si基板12の表面をウェットエッチングする。これにより、Si基板12に、第2の段差12bと隣接する第3の段差12cが形成される。第3の段差12cは、上面の幅が200nm〜1μm程度、上面の幅と側面の高さとの比が2以下、ここでは例えば、第1の段差1a及び第2の段差1bと同様に、上面の幅が1μm程度で側面の高さが500nm程度(上記の比は2程度)とされる。本例では、Si基板12の(111)のファセット面を利用し、Si基板12の表面をウェットエッチングすることにより、第3の段差12cにおける側面の上面との傾斜角を58.4°以上で90°に満たない所定角度とする。
レジストパターン13cは、アッシング処理又は薬液を用いたウェット処理により除去される。
Si基板12上に、AlN、i−GaN、及びn−AlGaNを順次成長し、バッファ層14a、電子走行層14b、及び電子供給層14cを積層形成する。バッファ層2aは膜厚0.1μm程度、電子走行層2bは膜厚1μm程度、電子供給層2cは膜厚20nm程度で例えばAl比率0.2〜0.3程度に形成する。
しかる後、保護膜の形成、ソース電極4及びドレイン電極5、ゲート電極6のコンタクト形成等の諸工程を経て、ショットキー型のAlGaN/GaN・HEMTが形成される。
変形例3では、第1の実施形態と同様に、化合物半導体装置としてショットキー型のAlGaN/GaN・HEMTを開示するが、階段状構造が若干異なる点で第1の実施形態と相違する。
図19は、第1の実施形態の変形例3におけるショットキー型のAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
化合物半導体層2では、Si基板1の表面における最下層部位である溝状部分1dに対応して、バッファ層2aには溝状部分2adが、電子走行層2bには溝状部分2bdがそれぞれ形成されている。溝状部分2bdの底面上には、電子供給層2cの一層が形成されている。
しかる後、保護膜の形成、ソース電極4及びドレイン電極5、ゲート電極6のコンタクト形成等の諸工程を経て、ショットキー型のAlGaN/GaN・HEMTが形成される。
変形例4では、第1の実施形態と同様に、化合物半導体装置としてショットキー型のAlGaN/GaN・HEMTを開示するが、階段状構造が若干異なる点で第1の実施形態と相違する。
図20は、第1の実施形態の変形例4におけるショットキー型のAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
続いて、図20(a)に示すように、第1の段差1a及び第2の段差1bを覆うレジストパターン15を形成する。
詳細には、Si基板1上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板1上で第1の段差1a及び第2の段差1bを覆うレジストパターン15が形成される。このとき、隣り合うレジストパターン15が、その離間距離が、第1の段差1a及び第2の段差1bの各上面の幅よりも小さい所定値となるように形成される。
詳細には、レジストパターン15をマスクとして、Si基板1の表面をドライエッチング又はウェットエッチングする。これにより、Si基板1に、第2の段差1bと隣接する第3の段差16が形成される。第3の段差16は、上面の幅が200nm〜1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第1の段差1a及び第2の段差1bと同様に、上面の幅が1μm程度で側面の高さが500nm程度(上記の比は2程度)とされる。
レジストパターン15は、アッシング処理又は薬液を用いたウェット処理により除去される。
しかる後、保護膜の形成、ソース電極4及びドレイン電極5、ゲート電極6のコンタクト形成等の諸工程を経て、ショットキー型のAlGaN/GaN・HEMTが形成される。
本実施形態では、第1の実施形態と同様に、化合物半導体装置としてショットキー型のAlGaN/GaN・HEMTを開示するが、化合物半導体層のみに階段状構造が形成されている点で第1の実施形態と相違する。
図21〜図24は、第2の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
成長用基板として例えばSi基板20を用意する。Si基板20の代わりに、サファイア、SiC、GaAs等、他の基板を用いても良い。また、基板の導電性は、半絶縁性、導電性を問わない。
Si基板1上に、例えばMOVPE法により、AlN、i−GaNを順次成長する。これにより、バッファ層21a及びGaN層22が形成される。例えば、バッファ層21aは膜厚0.1μm程度、GaN層22は膜厚6μm程度に形成される。MOVPE法の代わりに、MBE法等を用いても良い。
先ず、図21(b)に示すように、GaN層22上にレジストパターン23aを形成する。
詳細には、GaN層22上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、GaN層22上の所定部位にレジストパターン23aが形成される。
詳細には、レジストパターン23aをマスクとして、GaN層22の表面をドライエッチング又はウェットエッチングする。これにより、GaN層22に第1の段差21baが形成される。第1の段差21baは、上面の幅が200nm〜1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の上面との傾斜角が略垂直とされる。ここでは例えば、上面の幅が1μm程度で側面の高さが500nm程度(上記の比は2程度)とされる。
レジストパターン23aは、アッシング処理又は薬液を用いたウェット処理により除去される。
詳細には、GaN層22上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、GaN層22上で第1の段差21baを覆うレジストパターン23bが形成される。
詳細には、レジストパターン23bをマスクとして、GaN層22の表面をドライエッチング又はウェットエッチングする。これにより、GaN層22に、第1の段差21baと隣接する第2の段差21bbが形成される。第2の段差21bbは、上面の幅が200nm〜1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第1の段差21baと同様に、上面の幅が1μm程度で側面の高さが500nm程度(上記の比は2程度)とされる。
レジストパターン23bは、アッシング処理又は薬液を用いたウェット処理により除去される。
詳細には、GaN層22上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、GaN層22上で第1の段差21ba及び第2の段差21bbを覆うレジストパターン23cが形成される。
詳細には、レジストパターン23cをマスクとして、GaN層22の表面をドライエッチング又はウェットエッチングする。これにより、GaN層22に、第2の段差21bbと隣接する第3の段差21bcが形成される。第3の段差21bcは、上面の幅が200nm〜1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第1の段差21ba及び第2の段差21bbと同様に、上面の幅が1μm程度で側面の高さが500nm程度(上記の比は2程度)とされる。
レジストパターン23cは、アッシング処理又は薬液を用いたウェット処理により除去される。
本実施形態では、階段状構造21bAを3段構成とするが、4段以上の構成としても良い。なお、電子走行層21bの表面において、隣り合う階段状構造21Aの連接部位に、第3の段差21bcの形成により溝状部分21bdが形成される。溝状部分21bdの底面の幅は、第1の段差21ba、第2の段差21bb、及び第3の段差21bcの上面と同様に、例えば1μm程度とする。
詳細には、電子走行層21b上に、例えばMOVPE法により、n−AlGaNを成長する。n−AlGaNは、例えば膜厚25nm程度でAl比率0.2〜0.3程度に成長する。これにより、電子供給層21cが形成される。MOVPE法の代わりに、MBE法等を用いても良い。
しかる後、保護膜の形成、ソース電極4及びドレイン電極5、ゲート電極6のコンタクト形成等の諸工程を経て、ショットキー型のAlGaN/GaN・HEMTが形成される。
以下、第2の実施形態の変形例について説明する。なお、第2の実施形態と同様の構成部材等については同符号を付して詳しい説明を省略する。
図25〜図28は、第2の実施形態の変形例におけるショットキー型のAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
Si基板20上に、例えばMOVPE法により、AlN、i−GaNを順次成長する。これにより、バッファ層21a及びGaN層33が形成される。例えば、バッファ層21aは膜厚0.1μm程度に形成される。GaN層33は、後に階段状構造を形成することを見込んでその分だけ薄く、例えば膜厚4.5μm程度に形成される。MOVPE法の代わりに、MBE法等を用いても良い。
先ず、図25(b)に示すように、GaN層33上に成長用マスク30aを形成する。
詳細には、GaN層31上にマスク材料、例えばシリコン酸化物をCVD法等により体積し、シリコン酸化物をリソグラフィー及びドライエッチングにより加工する。以上により、GaN層22の表面でGaNの形成予定部位を露出する開口30aaを有する成長用マスク30aが形成される。
詳細には、例えばMOVPE法により、GaN層33上にi−GaNを成長する。このとき、成長用マスク30aにより、開口30aa内のみにi−GaNが成長し、第3の段差31cが形成される。第3の段差31cは、例えば500nm程度の厚みに形成される。
詳細には、第3の段差31c及び成長用マスク30a上にマスク材料、例えばシリコン酸化物をCVD法等により体積し、シリコン酸化物をリソグラフィー及びドライエッチングにより加工する。以上により、第3の段差31cの表面でGaNの形成予定部位を露出する開口30baを有する成長用マスク30bが形成される。
詳細には、例えばMOVPE法により、第3の段差31c上にi−GaNを成長する。このとき、成長用マスク30bにより、開口30ba内のみにi−GaNが成長し、第2の段差31bが形成される。第2の段差31bは、例えば500nm程度の厚みに形成される。第2の段差31bの形成により、第3の段差31cの露出する上面の幅が例えば1μm程度となる。
詳細には、第2の段差31b及び成長用マスク30b上にマスク材料、例えばシリコン酸化物をCVD法等により体積し、シリコン酸化物をリソグラフィー及びドライエッチングにより加工する。以上により、第2の段差31bの表面でGaNの形成予定部位を露出する開口30caを有する成長用マスク30cが形成される。
詳細には、例えばMOVPE法により、第2の段差31b上にi−GaNを成長する。このとき、成長用マスク30cにより、開口30ca内のみにi−GaNが成長し、第1の段差31aが形成される。第1の段差31aは、例えば厚みが500nm程度で上面の幅が1μm程度に形成される。第1の段差31aの形成により、第2の段差31bの露出する上面の幅が例えば1μm程度となる。
詳細には、例えば薬液としてフッ化水素酸を用い、ウェット処理により成長用マスク30a,30b,30cのみを除去する。
以上により、GaN層33の表面に、第1の段差31a、第2の段差31b、及び第3の段差31cからなる階段状構造31Aが形成される。GaN層33の表面に階段状構造31Aが形成されて電子走行層31となる。
本例では、エッチングを行うことなく、表面に階段状構造31Aを有する電子走行層31を形成する。GaNは比較的硬質な材料であり、一般的に正確なエッチングが困難であるが、本例のようにMOVPE法を用いることにより、階段状構造31Aを所期の状態に正確に形成することができる。
詳細には、電子走行層31上に、例えばMOVPE法により、n−AlGaNを成長する。n−AlGaNは、例えば膜厚25nm程度でAl比率0.2〜0.3程度に成長する。これにより、電子供給層32が形成される。MOVPE法の代わりに、MBE法等を用いても良い。
しかる後、保護膜の形成、ソース電極4及びドレイン電極5、ゲート電極6のコンタクト形成等の諸工程を経て、ショットキー型のAlGaN/GaN・HEMTが形成される。
また、第2の実施形態について、第1の実施形態の変形例3のように、電子走行層21bの溝状部分21bdの下方に不純物を導入しても良い。第2の実施形態及び変形例についても同様である。
また、第2の実施形態について、第1の実施形態の変形例4のように、電子走行層21bdの溝状部分の底面の幅を、第1の段差21ba、第2の段差21bb、及び第3の段差21bcの上面の幅よりも狭く形成しても良い。第2の実施形態及び変形例についても同様である。
本実施形態では、第1及び第2の実施形態、諸変形例から選ばれた1種のAlGaN/GaN・HEMTを備えた電源装置を開示する。
図29は、第3の実施形態による電源装置の概略構成を示す結線図である。
一次側回路41は、交流電源44と、いわゆるブリッジ整流回路45と、複数(ここでは4つ)のスイッチング素子46a,46b,46c,46dとを備えて構成される。また、ブリッジ整流回路45は、スイッチング素子46eを有している。
二次側回路42は、複数(ここでは3つ)のスイッチング素子47a,47b,47cを備えて構成される。
本実施形態では、第1及び第2の実施形態、諸変形例から選ばれた1種のAlGaN/GaN・HEMTを備えた高周波増幅器を開示する。
図30は、第4の実施形態による高周波増幅器の概略構成を示す結線図である。
ディジタル・プレディストーション回路51は、入力信号の非線形歪みを補償するものである。ミキサー52aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ53は、交流信号とミキシングされた入力信号を増幅するものであり、第1及び第2の実施形態、諸変形例から選ばれた1種のAlGaN/GaN・HEMTを有している。なお図30では、例えばスイッチの切り替えにより、出力側の信号をミキサー52bで交流信号とミキシングしてディジタル・プレディストーション回路51に送出できる構成とされている。
第1〜第4の実施形態では、化合物半導体装置としてAlGaN/GaN・HEMTを例示した。化合物半導体装置としては、AlGaN/GaN・HEMT以外にも、以下のようなHEMTに適用できる。
本例では、化合物半導体装置として、InAlN/GaN・HEMTを開示する。
InAlNとGaNは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第1〜第4の実施形態では、電子走行層がi−GaN、電子供給層がn−InAlNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にInAlNの自発分極により発生する。
本例では、化合物半導体装置として、InAlGaN/GaN・HEMTを開示する。
GaNとInAlGaNは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、上記した第1〜第4の実施形態では、電子走行層がi−GaN、電子供給層がn−InAlGaNで形成される。
前記基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極と
を含み、
前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする化合物半導体装置。
前記電子走行層は、前記基板の前記段差を反映して前記段差を有する形状に形成されていることを特徴とする付記1に記載の化合物半導体装置。
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程と
を含み、
前記電子走行層を、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する形状に形成することを特徴とする化合物半導体装置の製造方法。
前記電子走行層を、前記基板の前記段差を反映して前記段差を有する形状に形成することを特徴とする付記10に記載の化合物半導体装置の製造方法。
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極と
を含み、
前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする電源回路。
トランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極と
を含み、
前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする高周波増幅器。
1a,2aa,2ba,2ca,12a,12b,12c,14aa,14ba,14ca,21ba,31a 第1の段差
1b,2ab,2bb,2cb,14ab,14bb,14cb,21bb,31b 第2の段差
1c,2ac,2bc,2cc,14ac,14bc,14cc,16,21bc,31c 第3の段差
1d,2ad,2bd,17,21bd,31d 溝状部分
1A,2bA,2cA,12A,14aA,14bA,2cA,18,21bA,31A 階段状構造
2,14 化合物半導体層
2a,14a,21a バッファ層
2b,14b,21b,31 電子走行層
2c,14c,21c,32 電子供給層
3 素子分離構造
4 ソース電極
5 ドレイン電極
6 ゲート電極
7 不純物領域
10a,10b,10c,13a,13b,13c,15,23a,23b,23c レジストパターン
11 ゲート絶縁膜
22,33 GaN層
30a,30b,30c 成長用マスク
30aa,30ba 開口
41 一次側回路
42 二次側回路
43 トランス
44 交流電源
45 ブリッジ整流回路
46a,46b,46c,46d,46e,47a,47b,47c スイッチング素子
51 ディジタル・プレディストーション回路
52a,52b ミキサー
53 パワーアンプ
Claims (6)
- 基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極と
を含み、
前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする化合物半導体装置。 - 前記基板に前記段差が形成されており、
前記電子走行層は、前記基板の前記段差を反映して前記段差を有する形状に形成されていることを特徴とする請求項1に記載の化合物半導体装置。 - 前記段差は、前記基板には形成されず、前記電子走行層に形成されていることを特徴とする請求項1に記載の化合物半導体装置。
- 基板の上方に電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程と
を含み、
前記電子走行層を、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する形状に形成することを特徴とする化合物半導体装置の製造方法。 - 前記基板に前記段差を形成し、
前記電子走行層を、前記基板の前記段差を反映して前記段差を有する形状に形成することを特徴とする請求項4に記載の化合物半導体装置の製造方法。 - 前記電子走行層に前記段差を形成することを特徴とする請求項4に記載の化合物半導体装置の製造方法。
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