CN109904075A - 垂直结构umosfet器件及其制作方法 - Google Patents

Abstract

本发明公开了一种垂直结构UMOSFET器件，其包括：第一、第二导电类型半导体层，具有第一导电类型的源区层以及源、漏、栅极；第二导电类型半导体层设置在第一导电类型半导体层的一侧表面，源区层形成在第二导电类型半导体层内，源极同时与第二导电类型半导体层及源区层电性连接，栅极设置在槽状结构内，槽状结构顶端设置于源区层表面，底端穿入第一导电类型半导体层，且在槽状结构的内壁与栅极之间还设置有钝化层，漏极与第一导电类型半导体层的另一侧表面连接。本发明的UMOSFET器件具有低导通电阻、高频率、高击穿电压等优点。本发明还公开了所述UMOSFET器件的制作方法。

Description

垂直结构UMOSFET器件及其制作方法

技术领域

本发明涉及一种半导体器件，特别涉及一种垂直结构MOSFET器件及其制作方法，属于微电子技术领域及半导体材料领域。

背景技术

随着半导体材料的发展，传统的Si基功率器件的设计与制备工艺都逐渐完善，其性能已经接近材料特性所决定的理论极限。而Ⅲ族氮化物(如GaN)具有大禁带宽度、高电子迁移率、高击穿场强等优点，具有更高的Baliga品质因数和更优的Johnson品质因数，能够满足下一代电力电子系统对功率器件更大功率、更高频率、更小体积和更高温度的工作的要求。

回顾Si基电力电子器件的发展，从肖特基整流管、双极结型晶体管到绝缘栅双极型晶体管(IGBT)，整体的发展方向是提高容量和工作频率、降低通态压降、减小驱动功率、改善动态参数和多功能化，其电流传输方向由水平方向逐渐转向垂直方向。GaN基功率器件也有类似的发展趋势，目前处于主导地位的仍是基于AlGaN/GaN异质结的水平结构GaN基HEMT，随着生长工艺与机理研究不断发展，器件性能也在逐步提高，但也存在一些亟待解决的问题，如在高的漏极偏置电压或脉冲条件下工作时，会出现比较明显电流崩塌现象，致使器件特性退化；基于槽栅技术和基于氟离子注入技术的GaN HEMT增强型器件引起的刻蚀损伤、注入损伤以及高压工作稳定性等问题；引入场板结构在提高器件耐压的同时增加额外的电容进而影响频率特性等等。

总之，上述问题的存在激发了垂直结构器件的研究。随着技术的进步，高质量的GaN衬底逐渐走向市场，基于GaN衬底和同质外延技术的垂直结构电力电子器件的应用需求已经在眼前。垂直结构器件在不牺牲器件尺寸的情况下可以通过增加漂移区厚度来提高击穿电压，从而有利于实现高功率密度芯片。目前研究最多的垂直器件包括CAVET(CurrentAperture Vertical Electron Transistor)和槽型栅MOSFET(UMOSFET)两种结构，其中CAVET结构同样面临与水平结构类似的难以实现增强型的问题，其阈值电压不足以满足高功率汽车应用等的要求，不能防止由于噪声等因素带来的误操作。而UMOSFET的工作原理在于栅极加正压从而在沿着槽栅的侧壁形成的反型层沟道实现器件的导通，属于增强型器件，这种结构避免了传统VDMOSFET中存在的JFET区，有利于内阻的明显降低，元胞密度可以进一步提高。但在传统UMOSFET器件的制作过程中，需要在p-GaN层表面上外延n-GaN，在反应室进行p-GaN的炉内退火后，生长n-GaN的过程中，由于高温环境和氢气的环境下极易发生p-GaN的钝化，重新变为高阻特性。其次，Mg的大量掺入会在p-GaN中引入更多的位错和缺陷使晶体质量变差从而影响后续n-GaN材料的结晶质量。

发明内容

本发明的主要目的在于提供一种垂直结构GaN基UMOSFET器件及其制作方法，从而克服现有技术中的不足。

为实现前述发明目的，本发明采用的技术方案包括：

本发明实施例提供了一种垂直结构UMOSFET器件，其包括：

第一导电类型半导体层；

第二导电类型半导体层，其设置在第一导电类型半导体层的第一表面；

具有第一导电类型的源区层，其形成在第二导电类型半导体层内；

源极，其设置在第二导电类型半导体层上，且同时与第二导电类型半导体层及源区层电性连接；

栅极，其设置在槽状结构内，所述槽状结构顶端设置于源区层表面，底端穿入第一导电类型半导体层，且在所述槽状结构的内壁与栅极之间还设置有钝化层；以及

漏极，其与第一导电类型半导体层的第二表面连接，所述第一表面与第二表面相背对设置。进一步地，所述垂直结构UMOSFET器件还可包括衬底，所述第一导电类型半导体层、漏极分别设置在衬底的相背对的两侧表面上。

在一些优选的实施方案中，所述衬底与第一导电类型半导体层一体设置。

进一步地，所述槽状结构上端形成在源区层表面，下端穿入第一导电类型半导体层。

优选的，所述槽状结构的侧壁与底壁相垂直。

进一步地，所述源区层可以是通过对第二导电类型半导体层的选定区域进行离子注入而形成。

在一些实施方案中，所述第一导电类型半导体层为低掺杂N^-漂移层。

在一些实施方案中，所述第二导电类型半导体层为高掺杂P⁺沟道层。

在一些实施方案中，所述源区层为高掺杂N⁺源区层。

在一些实施方案中，所述源极分布于栅极两侧。

进一步地，所述源极和漏极分别与电源的低电位和高电位连接。

本发明实施例还提供了一种制作所述的垂直结构UMOSFET器件的方法，其包括：

在第一导电类型半导体层的第一表面设置第二导电类型半导体层；

对第二导电类型半导体层的选定区域进行掺杂，从而在第二导电类型半导体层内形成具有第一导电类型的源区层；

对源区层进行加工而形成槽状结构，并使槽状结构的底端穿入第一导电类型半导体层；以及，制作源极、漏极及栅极。

在一些优选的实施方案中，所述的制作方法还可包括：

提供衬底，并以所述衬底的局部区域作为第一导电类型半导体层。

与现有技术相比，本发明的优点至少在于：

(1)提供的UMOSFET器件的材料结构外延生长简单，可以避免传统垂直型CAVET器件二次外延带来的界面污染问题；

(2)提供的UMOSFET器件是利用金属-绝缘体-半导体电容的反型状态来实现器件导通，可实现多种方案的增强型器件；

(3)提供的UMOSFET器件可以采用衬底与第一导电类型半导体层一体设置的结构，进而可以降低工艺复杂性和时间成本；

(4)提供的UMOSFET器件在制作时，可以通过采用不同能量和剂量的Si离子注入实现N⁺GaN，从而避免源槽刻蚀带来的损伤，工艺易控制，要求较为宽松，具有工艺重复性高、易于大规模生产等特点。

附图说明

图1是本发明一实施方案中基于衬底正面连续外延生长以及Si离子注入形成源区层后的器件剖面图；

图2是本发明一实施方案中对所述源区层、所述沟道层及所述漂移层进行刻蚀后形成栅槽后的器件剖面图；

图3是本发明一典型实施方案中利用Si离子注入形成源区层的一种垂直结构GaN基UMOSFET器件的剖面图；

图4是本发明另一典型实施方案中利用衬底和第一导电类型半导体一体设置的一种垂直结构GaN基UMOSFET器件的剖面图；

图5是本发明另一典型实施方案中利用衬底和第一导电类型半导体一体设置和通过Si离子注入形成高掺杂N⁺GaN源区层的垂直结构UMOSFET器件的工艺流程图；

附图标记说明：漏极1、衬底2、第一导电类型半导体层3、第二导电类型半导体层4、源区层5、源极6、钝化层7、栅极8。

具体实施方式

下文将对本发明的技术方案作更为详尽的解释说明。但是，应当理解，在本发明范围内，本发明的上述各技术特征和在下文(如实施例)中具体描述的各技术特征之间都可以互相组合，从而构成新的或优选的技术方案。限于篇幅，在此不再一一累述。

本发明具体涉及一种垂直结构MOSFET器件，其可应用为低导通电阻、高频率、高击穿电压的功率MOS场效应晶体管。

本发明实施例的一个方面提供了一种垂直结构UMOSFET器件，其包括：

第一导电类型半导体层；

第二导电类型半导体层，其设置在第一导电类型半导体层的第一表面；

具有第一导电类型的源区层，其形成在第二导电类型半导体层内；

源极，其设置在第二导电类型半导体层上，且同时与第二导电类型半导体层及源区层电性连接；

栅极，其设置在槽状结构内，所述槽状结构顶端设置于源区层表面，底端穿入第一导电类型半导体层(换言之，槽状结构的总深度需要超过第二导电类型半导体层的厚度)，且在所述槽状结构的内壁与栅极之间还设置有钝化层；以及

漏极，其与第一导电类型半导体层的第二表面连接，所述第一表面与第二表面相背对设置。进一步地，所述UMOSFET器件可以是垂直结构GaN基UMOSFET器件。

在一些实施方案中，所述第一导电类型半导体层可以为低掺杂N^-漂移层。

进一步地，所述低掺杂N^-漂移层可以采用C或者Fe掺杂而降低背景载流子浓度，且掺杂浓度≤2E16cm^-3。

优选的，所述低掺杂N^-漂移层的厚度可以≥6μm而≤100μm。

在一些实施方案中，所述第二导电类型半导体层可以为高掺杂P⁺沟道层。

进一步地，所述高掺杂P⁺沟道层采用Mg掺杂实现p型，掺杂浓度≥2E18cm^-3。

优选的，所述高掺杂P⁺沟道层的厚度≥200nm而≤100μm。

进一步地，外延生长高掺杂P⁺GaN层需要进行激活，除了在外延生长腔室内原位激活外，也可以在UMOSFET制备过程中进行，例如，可以先进行前述槽状结构的刻蚀，形成窗口后在外延生长腔室外进行非原位激活完成，至少采用高温退火或低能电子辐射激活等方式。

在一些实施方案中，所述源区层为高掺杂N⁺源区层。

进一步的，所述源区层可以是由Si离子注入高掺杂P⁺沟道层的局部区域从而转化为N⁺高掺杂的，掺杂浓度≥2E18cm^-3。

其中，通过对第二导电类型半导体层的选定区域进行Si离子注入而形成源区层，可以避免现有技术中的连续外延生长晶体质量下降和p-GaN重新钝化等问题。

其中，采用不同能量和剂量的Si离子注入等掺杂方式实现N⁺GaN可以避免源槽刻蚀带来的损伤，工艺易控制，要求较为宽松，具有工艺重复性高、易于大规模生产等特点。

在一些实施方案中，所述垂直结构UMOSFET器件还可包括衬底，所述第一导电类型半导体层、漏极分别设置在衬底的相背对的两侧表面上。

进一步地，所述衬底可以选用GaN衬底，特别是低掺杂GaN衬底，其掺杂浓度在1E16cm^-3量级，位错密度＜5×10⁶cm^-3，表面粗糙度＜0.2nm。

优选的，所述衬底可以与第一导电类型半导体层一体设置。

例如，可以选择低掺杂GaN衬底，特别是减薄的低掺杂GaN衬底同时作为衬底和低掺杂N^-漂移层。

更进一步地，若选择减薄的低掺杂GaN衬底作为低掺杂N^-漂移层时，衬底减薄工艺和背面漏电极可在正面工艺完成之后进行，漏电极可以在背面刻蚀处理后形成欧姆接触。更具体的讲，漏电极可以在背面刻蚀处理后沉积金属形成欧姆接触。

在一些实施方案中，所述槽状结构上端可以形成在源区层表面，下端可以穿入第一导电类型半导体层。

优选的，所述槽状结构侧壁的角度需要尽可能保持在90°，即，其侧壁与底壁相垂直。

进一步地，所述槽状结构因用于设置栅极，又可称为栅槽，其可以是U型槽。

进一步地，所述钝化层的材质包括Al₂O₃、氮化硅(Si₃N₄)、AlN或HfO₂，或是多种材质综合使用，但不限于此。

进一步地，所述源极可以分布于栅极两侧。

进一步的，所述槽状结构的宽度，源电极之间的距离以及器件元胞的形状均是可变的，例如元胞形状可以不限于矩形元胞、六边形元胞等。

进一步地，所述源极和漏极分别与电源的低电位和高电位连接。

在一些较为具体的实施方案中，当在所述栅极未施加电压或施加的电压低于零电压时，所述UMOSFET器件处于断开状态；而当在所述栅极施加的电压大于零电压且高于所述阈值电压时，所述UMOSFET器件处于开启状态。

在一些较为具体的实施方案中，当在所述栅极施加零偏压或者没有施加偏压时，沿着槽栅纵向侧壁的P型沟道层表面没有达到反型，而当在所述栅极电压大于阈值电压时，能够在P型沟道层表面形成反型层沟道。

进一步地，本发明所述垂直结构UMOSFET器件的工作原理可能在于：当器件处于导通状态下，沿着槽栅纵向侧壁的P型沟道层表面将形成反型层沟道，当漏极施加正偏压时该反型层沟道为电子提供了一条从源区到漏区的传输通道，电子从源极通过反型层沟道后将传输到U型槽底部的的N^-漂移层，电流会在整个器件元胞横截面范围内展开最终到达漏极。当施加栅压小于零或低于阈值电压时，P型沟道层中不会产生反型，P型沟道层和N^-漂移层之间形成反偏pn结阻碍电子传输，此时器件处于关态。

在本发明的一实施案例中，一种垂直结构MOSFET器件可以是垂直结构GaN基UMOSFET器件，其可以包括衬底、依次形成于所述衬底正面的低掺杂N^-漂移层和高掺杂P⁺沟道层，并还可包括高掺杂N⁺源区层、U型栅槽、源极、漏极以及栅极等。所述源区层是可以由Si离子注入一定深度的P⁺沟道层从而转化成的N⁺高掺杂区。所述栅极可以设置于U型栅槽内，且所述U型栅槽内壁预先覆盖有钝化层。所述U型栅槽穿过所述源区层和沟道层，所述源极同时与所述P⁺沟道层和N⁺源区层电连接，所述漏极设置在所述衬底背面。

更进一步地，所述垂直结构GaN基UMOSFET器件都是基于c面GaN衬底，纤锌矿结构氮化物属于非中心对称晶体，且在外加应力条件下，晶格会发生正负电荷中心分离形成偶极矩，从而产生自发极化和压电极化效应，极化诱生的电荷将会影响UMOSFET器件的阈值电压。由于UMOSFET器件导通是依靠U型栅槽纵向侧壁的反型沟道层，因此为了尽可能减少栅槽侧壁产生的极化诱生电荷对器件阈值电压的影响，槽栅侧壁的角度需要尽可能保持在90°(即，所述U型栅槽的侧壁与底部垂直，形成近乎“U”形的剖面)，使得UMOSFET器件导通电流沿着属于GaN非极性面的槽栅侧壁流动。

进一步地，所述GaN基UMOSFET器件的结构中包含一个由N⁺源区层、P⁺沟道层和N^-漂移层构成的寄生双极结型晶体管结构，而P⁺沟道层实际上对应器件的沟道长度，因此UMOSFET器件中的P型沟道层宽度很窄以获得较短的沟道长度和较小的导通电阻，从而导致该寄生NPN管具有很大的固有电流增益，使得基极开路击穿电压远小于集电极击穿电压。所述GaN基UMOSFET都会将NPN管的发射极(N⁺源区层)与基极(P⁺沟道层)进行短接防止电流增益和击穿电压下降。

进一步地，所述垂直结构GaN基UMOSFET器件的源极和漏极分别与电源的低电位和高电位连接，P型沟道层与N型漂移区组成的PN结处于反偏状态，在P⁺沟道层厚度逐渐减小时，PN结的耗尽区可能在器件发生碰撞电离击穿前就扩展到整个沟道层中，从而发生穿通击穿，因此需要保证P型沟道层具有足够高的掺杂浓度和一定的厚度防止穿通击穿的发生。

进一步地，对于所述垂直结构GaN基UMOSFET器件，为了降低导通电阻，除了传统的条形元胞阵列外，可以采用六边形元胞增加有源区单位面积上的栅宽，获得更大的元胞密度，从而降低器件导通电阻、提高电流密度。

本发明垂直结构MOSFET器件具有低导通电阻、高频率、高击穿电压等优点。

本发明实施例地另一方面还提供了一种制作所述垂直结构UMOSFET器件的方法，其可包括：在第一导电类型半导体层的第一表面设置第二导电类型半导体层；

对第二导电类型半导体层的选定区域进行掺杂，从而在第二导电类型半导体层内形成具有第一导电类型的源区层；

对源区层进行加工而形成槽状结构，并使槽状结构的底端穿入第一导电类型半导体层；以及，制作源极、漏极及栅极。

在一些实施方案中，所述MOSFET器件为垂直结构GaN基UMOSFET器件，其制作方法包括：

在所述GaN衬底正面依次外延低掺杂N^-漂移层、高掺杂P⁺沟道层；

在所述GaN衬底正面局部区域通过Si离子注入而使得P⁺沟道层表面区域转化为N型重掺杂源区层；

在所述GaN衬底正面局部区域形成U型槽栅，在源电极区域刻蚀露出P⁺沟道层；

在所述GaN衬底正面和背面分别设置源极和漏极，使得源电极与高掺杂P⁺沟道层、高掺杂N⁺源区层同时电连接；

以及，在U型栅槽内形成钝化层，并在钝化层上设置栅极。

更进一步地，可以在所述衬底正面连续外延生长低掺杂N^-漂移层、高掺杂P⁺沟道层，对源极选定区域通过Si离子注入使得P⁺GaN转变成N⁺GaN作为源区层，对所述源区层、所述沟道层和所述漂移层进行刻蚀形成U型栅槽，在所述U型栅槽内生长栅介质和栅电极形成栅极，在所述P⁺沟道层表面设置源极同时与离子注入获得的N⁺GaN短接，在所述衬底背面设置漏极。

在一些实施方案中，所述垂直结构GaN基UMOSFET器件的制作方法还可包括：

所述GaN衬底选择低掺杂GaN衬底，在所述衬底正面外延高掺杂P⁺沟道层；

在所述GaN衬底正面局部区域通过Si离子注入而使得P⁺沟道层表面区域转化为N型重掺杂源区层；

在所述GaN衬底正面局部区域形成U型槽栅，在源电极区域刻蚀露出P+沟道层；

对所述GaN衬底进行厚度减薄工艺，同时作为衬底和低掺杂N^-漂移层；

在所述GaN衬底正面和背面分别设置源极和漏极，使得源电极与高掺杂P⁺沟道层、高掺杂N⁺源区层同时电连接；

以及，在U型栅槽内形成钝化层，并在钝化层上设置栅极。

更进一步地，可以选择低掺杂GaN衬底，在所述衬底正面外延高掺杂P⁺沟道层，对源极选定区域通过Si离子注入使得P⁺GaN转变成N⁺GaN作为源区层，对所述源区层、所述沟道层和所述漂移层进行刻蚀形成U型栅槽，在所述U型栅槽内生长栅介质和栅电极形成栅极，在所述P⁺沟道层表面设置源极同时与离子注入获得的N⁺GaN短接，对所述GaN衬底进行厚度减薄工艺，使其厚度达到充当衬底和低掺杂N^-漂移层的要求，在所述衬底背面设置漏极。

在一些较为具体的实施方案中，可以在所述沟道层表面设置掩模，使局部区域露出，其它区域通过掩模保护，通过对所述沟道层进行刻蚀等加工形成U型栅槽，并使U型栅槽穿过源区层和沟道层到达漂移层。所述掩膜可以选择但不限于光刻胶、SiO₂硬掩膜等。

在一些较为具体的实施方案中，若采用低掺杂GaN衬底同时作为衬底和N^-漂移层，则可以通过对低掺杂GaN衬底进行减薄来控制所需要的N^-漂移区的厚度。所述减薄方法包括减薄、研磨和抛光工艺等。其中，采用减薄的低掺杂GaN衬底同时作为衬底和N^-漂移层可以降低工艺复杂性和时间成本。

以下结合附图及具体实施案例等对本发明的技术方案作进一步的解释说明。

请参阅图1，在本发明的一较为具体的实施方案之中，可以先在GaN衬底2上通过金属有机物化学气相沉积依次同质外延低掺杂N^-漂移层3，在保证晶格适配高和热失配小的前提下，获得晶体质量好和掺杂浓度较低的漂移区，随后依次向上外延高掺杂P⁺沟道层4，高掺杂N⁺源区层5通过Si离子注入到一定深度的高掺杂P⁺沟道层4中实现P型向N⁺型的转变。

请继续参阅图2，在本发明的一较为具体的实施方案之中，在外延工序完成后，可以在获得器件表面通过刻蚀工艺，通过优化刻蚀工艺条件，在局部区域形成刻蚀深度均匀、侧壁及底部光滑、侧壁陡直、损伤小的U型栅槽，作为沉积钝化层和栅极金属的窗口。同时为了防止UMOSFET器件中由于寄生NPN管较大的固有电流增益降低击穿电压，要保证沟道层与源区层短路，需要在设置源极的区域进行刻蚀露出P⁺沟道层作为沉积源极金属的窗口。

参阅图3是本发明的一典型实施方案中一种垂直结构GaN基UMOSFET器件的结构示意图，在所述MOCVD材料生长和器件局部工艺后，可以在所获器件正、反面分别设置源电极6、漏电极1，在U型栅槽内沉积钝化层7和栅极金属8。U型槽侧壁属于GaN非极性面，不存在自发极化和压电极化效应，当在栅电极8施加零偏压时，P⁺沟道层-绝缘体-栅金属组成的MIS结构处于平带状态，N型漂移层和P型沟道层处于反偏状态，所以器件的漏电极1和源电极6是断开的，器件处于关闭状态。当施加的栅压小于零，沿着U型栅槽侧壁的P型沟道层价带向上弯曲，多数载流子(空穴)在表面处于积累状态，当施加的栅压大于零且小于阈值电压时，能带向下弯曲，多数载流子耗尽，当施加大于阈值电压的栅压后，能带将更向下弯曲，表面出的少数载流子(电子)将超过空穴，处于反型状态，此时可以通过这一反型通道实现漏电极1和源电极6的连接，器件导通。

请继续参考图1-图3，一种制作垂直结构UMOSFET器件的方法可以包括如下步骤：

(1)在MOCVD反应室中对GaN衬底表面进行预处理；

(2)在GaN衬底表面依次同质外延生长低掺杂N-漂移层3、高掺杂P⁺沟道层4，其中漂移层厚度大于6μm，沟道层厚度为400nm-1.2μm，掺杂浓度为10¹⁸-10¹⁹cm^-3量级，从MOCVD腔室取出后利用有机溶液进行清洗并用高纯氮气进行吹洗；

(3)对清洗干净的GaN外延片进行光刻显影，光刻胶采用AZ5214，曝光时间为6.5s，显影时间为50s-60s，形成一个Si离子的注入窗口；

(4)对形成注入窗口的外延片利用离子注入机引出Si束流，调节注入剂量和能量，随后在氮气气氛下在1100℃-1200℃下保持5min以激活Si，使Si注入能够将P⁺沟道层表面转化为N⁺源区层；

(5)对清洗干净的样品进行光刻显影，光刻胶采用AZ5214，曝光时间为6.5s，显影时间为50s-60s，进行U型槽刻蚀，可以采用等离子体刻蚀和湿法腐蚀的方法；除了采用光刻胶外，也可以采用SiO₂等硬掩膜，SiO₂层可以采用感应耦合等离子体化学气相淀积或者等离子体增强化学气相沉积等方法生长，SiO₂掩膜的刻蚀可以采用光刻胶作为掩膜，SiO₂的刻蚀方法可以采用反应离子刻蚀等；

(6)对完成U型槽刻蚀的样品首先利用有机溶液进行清洗并用高纯氮气进行吹洗，然后沉积栅电极钝化层7，材质包括Al₂O₃、Si₃N₄、AlN或HfO₂，或是多种材质综合使用，可以采用低压化学气相沉积、等离子体增强化学气相沉积或等离子体增强原子层沉积工艺等；

(7)对生长完钝化层的样品进行光刻显影，进行台面隔离，可以采用离子注入或等离子体刻蚀；

(8)通过光刻，对源电极区域6进行刻蚀，刻蚀深度需要达到P⁺沟道层4，之后分别在样品正面和背面利用电子束蒸发工艺沉积源电极和漏电极金属Ti/Al/Ni/Au(20nm/130nm/50nm/50nm)并进行剥离清洗，之后对样品进行850℃30s退火形成源电极6和漏电极1；

(9)通过光刻形成栅极区8，栅极金属是Ni/Au(50/250nm)，可以采用电子束蒸发和磁控溅射，随后进行剥离清洗，在氮气气氛下进行400℃10min的退火形成肖特基接触完成整个器件的制作。

请参考图4示出了本发明另一典型实施方案中的一种基于低掺杂GaN衬底实现的垂直结构GaN UMOSFET器件(衬底2和漂移层3一体设置)，其制作方法可以参阅图5，包括如下步骤：

(1)在MOCVD反应室中对GaN衬底表面进行预处理；

(2)在低掺杂GaN衬底表面同质外延生长高掺杂P⁺沟道层4，沟道层厚度为400nm-1.2μm，掺杂浓度为10¹⁸-10¹⁹cm^-3量级，从MOCVD腔室取出后利用有机溶液进行清洗并用高纯氮气进行吹洗；

(3)对清洗干净的GaN外延片进行光刻显影，光刻胶采用AZ5214，曝光时间为6.5s，显影时间为50s-60s，形成一个Si离子的注入窗口；

(4)对形成注入窗口的外延片利用离子注入机引出Si束流，调节注入剂量和能量，随后在氮气气氛下在1100℃-1200℃下保持5min以激活Si，使Si注入能够将P⁺沟道层表面转化为N⁺源区层；

(5)对清洗干净的样品进行光刻显影，光刻胶采用AZ5214，曝光时间为6.5s，显影时间为50s-60s，进行U型槽刻蚀，可以采用等离子体刻蚀和湿法腐蚀的方法；除了采用光刻胶外，也可以采用SiO₂等硬掩膜，SiO₂层可以采用感应耦合等离子体化学气相淀积或者等离子体增强化学气相沉积等方法生长，SiO₂掩膜的刻蚀可以采用光刻胶作为掩膜，SiO₂的刻蚀方法可以采用反应离子刻蚀等；

(6)对完成U型槽刻蚀的样品首先利用有机溶液进行清洗并用高纯氮气进行吹洗，然后沉积栅电极钝化层7，材质包括Al₂O₃、SiNx、AlN或HfO₂，或是多种材质综合使用，可以采用低压化学气相沉积、等离子体增强化学气相沉积或等离子体增强原子层沉积工艺等；

(7)对生长完钝化层的样品进行光刻显影，进行台面隔离，可以采用离子注入或等离子体刻蚀；

(8)通过光刻，对源电极区域6进行刻蚀，刻蚀深度需要达到P⁺沟道层4，之后放入电子束蒸发台沉积源电极金属Ti/Al/Ni/Au(20nm/130nm/50nm/50nm)并进行剥离清洗，之后对样品进行850℃30s退火形成欧姆接触6；

(9)通过光刻形成栅极区8，栅极金属是Ni/Au(50/250nm)，可以采用电子束蒸发和磁控溅射，随后进行剥离清洗，在氮气气氛下进行400℃10min的退火形成肖特基接触；

(10)对已形成源电极的样品背面进行减薄、研磨、抛光达到所需所述低掺杂N^-漂移区3的厚度，进行5-10min的高密度等离子体ICP刻蚀，随后通过光刻和电子束蒸发工艺沉积Ti/Al/Ni/Au(20nm/130nm/50nm/50nm)并进行剥离清洗完成整个器件的制作。

该垂直结构GaN基UMOSFET器件的工作原理可能在于：当栅极电压大于阈值电压时，器件处于导通状态，沿着槽栅纵向侧壁的P型沟道层4表面将形成反型层沟道，当漏极施加正偏压时该反型层沟道为电子提供了一条从源区6到漏区1的传输通道，电子从源极通过反型层沟道后将传输到U型槽底部的的N^-漂移层，电流会在整个器件元胞横截面范围内展开最终到达漏极。当施加栅压小于零或低于阈值电压时，沟道层中不会产生反型，P型沟道层和N^-漂移层之间形成反偏pn结阻碍电子传输，此时器件处于关态。通过调节U型栅槽的宽度以及UMOSFET器件元胞的形状可以获得不同栅控特性的垂直结构GaN UMOSFET器件。

应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (11)

1.一种垂直结构UMOSFET器件，其特征在于包括：

第一导电类型半导体层；

第二导电类型半导体层，其设置在第一导电类型半导体层的第一表面；

具有第一导电类型的源区层，其形成在第二导电类型半导体层内；

源极，其设置在第二导电类型半导体层上，且同时与第二导电类型半导体层及源区层电性连接；

栅极，其设置在槽状结构内，所述槽状结构顶端设置于源区层表面，底端穿入第一导电类型半导体层，且在所述槽状结构的内壁与栅极之间还设置有钝化层；以及

漏极，其与第一导电类型半导体层的第二表面连接，所述第一表面与第二表面相背对设置。

2.根据权利要求1所述的垂直结构UMOSFET器件，其特征在于还包括衬底，所述第一导电类型半导体层、漏极分别设置在衬底的相背对的两侧表面上；优选的，所述衬底选用GaN衬底；优选的，所述衬底选用低掺杂GaN衬底，其掺杂浓度在1E16cm^-3量级，位错密度＜5×10⁶cm^-3，表面粗糙度＜0.2nm。

3.根据权利要求1所述的垂直结构UMOSFET器件，其特征在于：所述槽状结构上端形成在源区层表面，下端穿入第一导电类型半导体层；优选的，所述槽状结构的侧壁与底壁相垂直。

4.根据权利要求1所述的垂直结构UMOSFET器件，其特征在于：所述源区层是通过对第二导电类型半导体层的选定区域进行掺杂而形成。

5.根据权利要求1-4中任一项所述的垂直结构UMOSF ET器件，其特征在于：所述第一导电类型半导体层为低掺杂N^-漂移层；优选的，所述低掺杂N^-漂移层是C或者Fe掺杂的，且掺杂浓度≤2E16cm^-3；优选的，所述低掺杂N^-漂移层的厚度>6μm而≤100μm。

6.根据权利要求5所述的垂直结构UMOSFET器件，其特征在于：所述第二导电类型半导体层为高掺杂P⁺沟道层；优选的，所述高掺杂P⁺沟道层的厚度≥200nm而≤100μm；优选的，所述高掺杂P⁺沟道层是Mg掺杂的，且掺杂浓度≥2E18cm^-3。

7.根据权利要求6所述的垂直结构UMOSFET器件，其特征在于：所述源区层为高掺杂N⁺源区层；优选的，所述源区层是通过对第二导电类型半导体层的选定区域进行Si离子注入而形成，且掺杂浓度≥2E18cm^-3。

8.根据权利要求1-4、6-7中任一项所述的垂直结构UMOSFET器件，其特征在于：所述源极分布于栅极两侧；和/或，所述源极和漏极分别与电源的低电位和高电位连接；和/或，所述UMOSFET器件的元胞包括六边形元胞。

9.根据权利要求1所述的垂直结构UMOSFET器件，其特征在于所述钝化层的材质包括Al₂O₃、氮化硅、AlN或HfO₂中的任一种或两种以上的组合。

10.根据权利要求1-9任一项所述的垂直结构UMOSFET器件的制作方法，其特征在于包括：在第一导电类型半导体层的第一表面设置第二导电类型半导体层；

对第二导电类型半导体层的选定区域进行掺杂，从而在第二导电类型半导体层内形成具有第一导电类型的源区层；

对源区层进行加工而形成槽状结构，并使槽状结构的底端穿入第一导电类型半导体层；以及制作源极、漏极及栅极。

11.根据权利要求10所述的制作方法，其特征在于还包括：

提供衬底，并以所述衬底的局部区域作为第一导电类型半导体层。