CN111192920A - 晶体管、半导体器件及晶体管的形成方法 - Google Patents

晶体管、半导体器件及晶体管的形成方法 Download PDF

Info

Publication number
CN111192920A
CN111192920A CN201811361989.3A CN201811361989A CN111192920A CN 111192920 A CN111192920 A CN 111192920A CN 201811361989 A CN201811361989 A CN 201811361989A CN 111192920 A CN111192920 A CN 111192920A
Authority
CN
China
Prior art keywords
substrate
transistor
drain region
source region
grooves
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811361989.3A
Other languages
English (en)
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201811361989.3A priority Critical patent/CN111192920A/zh
Publication of CN111192920A publication Critical patent/CN111192920A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种晶体管、半导体器件及晶体管的形成方法，通过在衬底的源区及漏区之间形成若干沿着垂直于所述源区至所述漏区的方向排列的凹槽，再形成位于所述源区及所述漏区之间的衬底上并填充所述凹槽的栅极结构，在不增加晶体管面积的情况下增加了沟道的宽度(沿着垂直于所述源区至所述漏区方向的尺寸)，在减小晶体管的尺寸的同时可以降低深亚微米效应，并且还增大了晶体管的导通电流，提高了晶体管的开关特性。

Description

晶体管、半导体器件及晶体管的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种晶体管、半导体器件及晶体管的形成方法。
背景技术
目前，场效应晶体管是超大规模集成电路制造工艺中最常用的器件之一。现有的超大规模集成电路为了达到最大的集成化，以在相同的规模面积中产生更多的器件，通常有效的方法是将各个分立器件结构的尺寸进行微缩，例如缩小各场效应晶体管的尺寸。场效应晶体管尺寸的减小会产生深亚微米效应，即尺寸缩小的同时器件的物理性能没有跟随尺寸做等比例的变化，比如出现窄沟道效应、短沟道效应等。如何可以降低深亚微米效应，同时又可以适应器件微缩的要求，目前场效应晶体管制造中所亟需的。
发明内容
本发明的目的在于提供一种晶体管、半导体器件及晶体管的形成方法，在减小晶体管尺寸的同时可以降低深亚微米效应。
为了达到上述目的，本发明提供了一种晶体管，包括：
衬底，所述衬底中形成有源区及漏区；
若干凹槽，形成于所述衬底中，且若干所述凹槽位于所述源区与所述漏区之间并沿着垂直于所述源区至所述漏区的方向排列；
栅极结构，填充在所述凹槽中并延伸至所述衬底的表面上，以使填充在相邻所述凹槽中的栅极部相互连接。
可选的，相邻两个所述凹槽之间的间隔尺寸均相等，且每个所述凹槽的深度均相等。
可选的，相邻两个所述凹槽的底部之间的间隔尺寸介于25nm-35nm。
可选的，所述凹槽在深度方向上的截面呈矩形、梯形或U型中的一种或多种。
可选的，每个所述凹槽的底部呈弧形，以使所述源区及所述漏区之间的衬底的表面具有沿着垂直于所述源区至所述漏区的方向延伸的波浪形轮廓。
可选的，所述衬底及所述栅极结构之间还形成有栅氧化层，所述栅氧化层覆盖所述凹槽的内壁并延伸覆盖所述衬底的表面。
本发明还提供了一种半导体器件，包括所述晶体管。
本发明还提供了一种晶体管的形成方法，包括：
提供衬底，所述衬底中形成有源区和漏区；
对所述源区和所述漏区之间的衬底执行刻蚀工艺，以形成沿着垂直于所述源区至所述漏区的方向排列的若干凹槽；
填充导电材料于所述凹槽中，所述导电材料还延伸至所述衬底上，以使填充于相邻凹槽中的导电材料相互连接，并构成栅极结构。
可选的，对所述源区和所述漏区之间的衬底执行刻蚀工艺包括：
形成掩膜层于所述衬底上，所述掩膜层中形成有若干位于所述源区和所述漏区之间的开口；
以所述掩膜层为掩膜刻蚀所述衬底，以形成若干所述凹槽。
可选的，采用各项同性刻蚀工艺刻蚀所述源区和所述漏区之间的衬底，以使形成的所述凹槽的底部呈弧形。
可选的，形成所述凹槽之后，形成所述栅极结构之前，所述晶体管的形成方法还包括：
形成栅氧化层于所述衬底上，所述栅氧化层覆盖所述凹槽的内壁并延伸覆盖所述衬底的表面。
在本发明提供的晶体管、半导体器件及晶体管的形成方法中，通过在衬底的源区及漏区之间形成若干沿着垂直于所述源区至所述漏区的方向排列的凹槽，再形成位于所述源区及所述漏区之间的衬底上并填充所述凹槽的栅极结构，在不增加晶体管面积的情况下增加了沟道的宽度(沿着垂直于所述源区至所述漏区方向的尺寸)，在减小晶体管的尺寸的同时可以降低深亚微米效应，并且还增大了晶体管的导通电流，提高了晶体管的开关特性。
附图说明
图1为本发明实施例提供的晶体管的形成方法的流程图；
图2为本发明实施例提供的在衬底上形成掩膜层的结构示意图；
图3为本发明实施例提供的刻蚀衬底后形成沟槽的结构示意图；
图4为本发明实施例提供的在衬底上形成栅介质层的结构示意图；
图5为本发明实施例提供的沿图7中线条A-A’向下剖切开得到的半导体结构的结构示意图；
图6为本发明实施例提供的沿图7中线条B-B’向下剖切开得到的半导体结构的结构示意图；
图7为本发明实施例提供晶体管的结构示意图；
其中，附图标记为：
1-衬底； 11-源区； 12-漏区； 13-凹槽；
2-栅极结构；
3-栅氧化层；
4-掩膜层； 41-开口；
a-a方向； b-b方向。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参阅图7，其为本发明实施例提供的晶体管的结构示意图，如图2-图7所示，所述晶体管包括：衬底1，所述衬底1中形成有源区11及漏区12；若干凹槽13，形成于所述衬底1中，且若干所述凹槽13位于所述源区11与所述漏区12之间并沿着垂直于所述源区11至所述漏区12的方向排列；栅极结构2，填充在所述凹槽13中并延伸至所述衬底1的表面上，以使填充在相邻所述凹槽13中的栅极部相互连接。
为了便于描述，本文中定义沿着所述源区11至所述漏区12的方向为a方向，沿着垂直于所述源区11至所述漏区12的方向为b方向，所述a方向垂直于所述b方向。
具体的，如图7所示，所述晶体管具体可以是一场效应晶体管。所述衬底1中形成有有源区，相邻有源区通过浅沟槽隔离结构(未示出)隔开，图7中仅示意性的展示了所述衬底1中的一个有源区。所述有源区包括通过离子注入形成的源区11及漏区12，所述源区11及所述漏区12的衬底1上形成有所述栅极结构2，所述栅极结构2覆盖所述源区11及所述漏区12之间的衬底1。衬底1中从所述源区11和所述漏区12之间的区域构成所述半导体器件的沟道，所述栅极结构2位于所述沟道的上方。
沿着图7中线条A-A’向下剖切得到如图5所示的半导体结构，可见，在b方向上，所述衬底1的表面具有若干凹槽13，所述凹槽13从所述衬底1的表面向内部延伸，若干所述凹槽13沿着所述b方向排列，所述栅极结构2覆盖所述源区11及所述漏区12之间的衬底1且还填充了所述凹槽13，每个所述凹槽13中的栅极部相互连接以构成所述栅极结构2；在b方向上，所述栅极结构2与所述衬底1之间接触的面积增大，相较于现有的晶体管来说，所述沟道的宽度(沿着b方向的尺寸)有所增加，在减小半导体器件的尺寸的同时也能够保证沟道的宽度足够，降低了深亚微米效应。可选的，相邻两个所述凹槽13的底部之间的间隔尺寸介于25nm-35nm，当然也可以是其他的尺寸，本实施例不作限制。
进一步，如图5所示，相邻两个所述凹槽13之间的间隔尺寸可以相等，且每个所述凹槽13的深度可以相等，以使所述凹槽13的形成工艺更简单，且半导体器件的性能也较为稳定。可选的，本实施例中，每个所述凹槽13的底部呈弧形，以使所述源区11及所述漏区12之间的衬底1的表面具有沿着b方向延伸的波浪形轮廓，在其他实施例中，所述凹槽13在深度方向上的截面也可以是矩形、梯形、三角形或U型中的一种或多种，每个所述凹槽13的形状和尺寸也可以不相同，本发明不作限制。
进一步，请继续参阅图5，所述衬底1及所述栅极结构2之间还形成有栅氧化3，所述栅氧化层3覆盖所述凹槽13的内壁并延伸覆盖所述衬底1的表面，即所述栅氧化层3可以覆盖整个所述衬底1的表面，且所述栅氧化层3的厚度较薄，仅覆盖了所述凹槽13的内壁，以使所述栅极结构2可以填充进所述凹槽13中。
基于此，本实施例还提供了一种半导体器件，包括所述晶体管。
基于此，如图1所示，本发明还提供了一种晶体管的形成方法，包括：
S1：提供衬底，所述衬底中形成有源区和漏区；
S2：对所述源区和所述漏区之间的衬底执行刻蚀工艺，以形成沿着垂直于所述源区至所述漏区的方向排列的若干凹槽；
S3：填充导电材料于所述凹槽中，所述导电材料还延伸至所述衬底上，以使填充于相邻凹槽中的导电材料相互连接，并构成栅极结构。
具体的，请参阅如2-图6，其为采用所述晶体管的形成方法形成的半导体结构的剖面示意图，接下来，将结合图2-图6对本实施例提供的晶体管的形成方法作进一步说明。
请参阅图2，首先提供衬底1，所述衬底1中已经形成了源区及漏区，然后形成掩膜层4于所述衬底1上，所述掩膜层4中形成有若干开口41，所述开口41是位于源区和所述漏区之间的，且沿着所述b方向排列，所述开口41的数量及尺寸与需要形成的凹槽的数量和尺寸相匹配。
接下来，如图3所示，以所述掩膜层4为掩膜刻蚀所述衬底1，以形成若干所述凹槽13，若干所述凹槽13也沿着所述b方向排列。可选的，本实施例中，采用各项同性刻蚀工艺刻蚀所述源区和所述漏区之间的衬底1，刻蚀剂沿着所述开口41流入，在横向和纵向上同时刻蚀所述衬底1，以使形成的所述凹槽13的底部呈弧形，当然，也可以采用各项异性刻蚀工艺刻蚀所述源区和所述漏区之间的衬底1，这样一来，形成的所述凹槽13可以是矩形。
如图4所示，形成所述凹槽13之后，再形成栅氧化层3于所述衬底1上，所述栅氧化层3覆盖所述凹槽13的内壁并延伸覆盖所述衬底1的表面。可选的，所述栅氧化层3可以采用炉管氧化的方法形成，也可以采用高温退火工艺形成，本发明不作限制。可以理解的是，所述栅氧化层3的厚度较薄，仅仅覆盖了所述凹槽13的内壁而没有将所述凹槽13填满。
接着如图5所示，填充导电材料于所述凹槽13中，每个所述凹槽13中的导电材料构成一个栅极部，填充于相邻凹槽13中的导电材料相互连接，并且，所述导电材料还延伸至所述衬底1的表面上方形成栅极结构2，以使所述栅极结构2覆盖所述源区与所述漏区之间的衬底1并填充所述凹槽41，最终形成如图7所示的半导体结构。可选的，所述栅极结构2包括栅电极及围绕所述栅电极的栅介质层。
图6为沿图7中线条B-B’剖切开得到的半导体结构的示意图，可以理解的是，在a方向上，所述沟道的长度(沿着a方向的尺寸)相较于现有技术保持不变，所以对晶体管的通道电流不会产生影响。
综上，在本发明实施例提供的晶体管、半导体器件及晶体管的形成方法中，通过在衬底的源区及漏区之间形成若干沿着垂直于所述源区至所述漏区的方向排列的凹槽，再形成位于所述源区及所述漏区之间的衬底上并填充所述凹槽的栅极结构，在不增加晶体管面积的情况下增加了沟道的宽度(沿着垂直于所述源区至所述漏区方向的尺寸)，在减小晶体管的尺寸的同时可以降低深亚微米效应，并且还增大了晶体管的导通电流，提高了晶体管的开关特性。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (11)

1.一种晶体管，其特征在于，包括：
衬底，所述衬底中形成有源区及漏区；
若干凹槽，形成于所述衬底中，且若干所述凹槽位于所述源区与所述漏区之间并沿着垂直于所述源区至所述漏区的方向排列；
栅极结构，填充在所述凹槽中并延伸至所述衬底的表面上，以使填充在相邻所述凹槽中的栅极部相互连接。
2.如权利要求1所述的晶体管，其特征在于，相邻两个所述凹槽之间的间隔尺寸均相等，且每个所述凹槽的深度均相等。
3.如权利要求2所述的晶体管，其特征在于，相邻两个所述凹槽的底部之间的间隔尺寸介于25nm-35nm。
4.如权利要求1或2所述的晶体管，其特征在于，所述凹槽在深度方向上的截面呈矩形、梯形或U型中的一种或多种。
5.如权利要求1或2所述的晶体管，其特征在于，每个所述凹槽的底部呈弧形，以使所述源区及所述漏区之间的衬底的表面具有沿着垂直于所述源区至所述漏区的方向延伸的波浪形轮廓。
6.如权利要求1所述的晶体管，其特征在于，所述衬底及所述栅极结构之间还形成有栅氧化层，所述栅氧化层覆盖所述凹槽的内壁并延伸覆盖所述衬底的表面。
7.一种半导体器件，其特征在于，包括如权利要求1-6中任一项所述的晶体管。
8.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底中形成有源区和漏区；
对所述源区和所述漏区之间的衬底执行刻蚀工艺，以形成沿着垂直于所述源区至所述漏区的方向排列的若干凹槽；
填充导电材料于所述凹槽中，所述导电材料还延伸至所述衬底上，以使填充于相邻凹槽中的导电材料相互连接，并构成栅极结构。
9.如权利要求8所述的晶体管的形成方法，其特征在于，对所述源区和所述漏区之间的衬底执行刻蚀工艺包括：
形成掩膜层于所述衬底上，所述掩膜层中形成有若干位于所述源区和所述漏区之间的开口；
以所述掩膜层为掩膜刻蚀所述衬底，以形成若干所述凹槽。
10.如权利要求9所述的晶体管的形成方法，其特征在于，采用各项同性刻蚀工艺刻蚀所述源区和所述漏区之间的衬底，以使形成的所述凹槽的底部呈弧形。
11.如权利要求8所述的晶体管的形成方法，其特征在于，形成所述凹槽之后，形成所述栅极结构之前，所述晶体管的形成方法还包括：
形成栅氧化层于所述衬底上，所述栅氧化层覆盖所述凹槽的内壁并延伸覆盖所述衬底的表面。
CN201811361989.3A 2018-11-15 2018-11-15 晶体管、半导体器件及晶体管的形成方法 Pending CN111192920A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811361989.3A CN111192920A (zh) 2018-11-15 2018-11-15 晶体管、半导体器件及晶体管的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811361989.3A CN111192920A (zh) 2018-11-15 2018-11-15 晶体管、半导体器件及晶体管的形成方法

Publications (1)

Publication Number Publication Date
CN111192920A true CN111192920A (zh) 2020-05-22

Family

ID=70707115

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811361989.3A Pending CN111192920A (zh) 2018-11-15 2018-11-15 晶体管、半导体器件及晶体管的形成方法

Country Status (1)

Country Link
CN (1) CN111192920A (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040212024A1 (en) * 2003-04-23 2004-10-28 Chang-Woo Oh Metal oxide semiconductor field effect transistors (MOSFETs) including recessed channel regions and methods of fabricating the same
US20050001252A1 (en) * 2003-06-03 2005-01-06 Samsung Electronics Co., Ltd Semiconductor device with trench gate type transistor and method of manufacturing the same
CN1691330A (zh) * 2004-04-20 2005-11-02 三星电子株式会社 具有基于沟槽的栅电极的场效应晶体管及其形成方法
CN101459198A (zh) * 2007-12-12 2009-06-17 精工电子有限公司 半导体装置及其制造方法
US20130264621A1 (en) * 2012-04-04 2013-10-10 Elpida Memory, Inc. Semiconductor device having fin-shaped field effect transistor and manufacturing method thereof
CN104157557A (zh) * 2014-08-15 2014-11-19 上海华力微电子有限公司 改善热载流子注入损伤的离子注入方法
WO2018095931A2 (en) * 2016-11-24 2018-05-31 Cambridge Enterprise Limited A gallium nitride transistor
CN208923147U (zh) * 2018-11-15 2019-05-31 长鑫存储技术有限公司 晶体管及半导体器件

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040212024A1 (en) * 2003-04-23 2004-10-28 Chang-Woo Oh Metal oxide semiconductor field effect transistors (MOSFETs) including recessed channel regions and methods of fabricating the same
US20050001252A1 (en) * 2003-06-03 2005-01-06 Samsung Electronics Co., Ltd Semiconductor device with trench gate type transistor and method of manufacturing the same
CN1691330A (zh) * 2004-04-20 2005-11-02 三星电子株式会社 具有基于沟槽的栅电极的场效应晶体管及其形成方法
CN101459198A (zh) * 2007-12-12 2009-06-17 精工电子有限公司 半导体装置及其制造方法
US20130264621A1 (en) * 2012-04-04 2013-10-10 Elpida Memory, Inc. Semiconductor device having fin-shaped field effect transistor and manufacturing method thereof
CN104157557A (zh) * 2014-08-15 2014-11-19 上海华力微电子有限公司 改善热载流子注入损伤的离子注入方法
WO2018095931A2 (en) * 2016-11-24 2018-05-31 Cambridge Enterprise Limited A gallium nitride transistor
CN110392929A (zh) * 2016-11-24 2019-10-29 剑桥企业有限公司 氮化镓晶体管
CN208923147U (zh) * 2018-11-15 2019-05-31 长鑫存储技术有限公司 晶体管及半导体器件

Similar Documents

Publication Publication Date Title
US9269815B2 (en) FinFET semiconductor device with a recessed liner that defines a fin height of the FinFet device
JP5341639B2 (ja) 半導体装置および半導体装置の製造方法
CN111564371B (zh) 鳍状结构及其制造方法
JP2008300384A (ja) 半導体装置及びその製造方法
KR100970282B1 (ko) 트렌치 ｍｏｓｆｅｔ 및 그 제조방법
CN107564953B (zh) 变容晶体管及其制造方法
JP2010278312A (ja) 半導体装置
TW201919230A (zh) 積體電路
US6291310B1 (en) Method of increasing trench density for semiconductor
JP2001338987A (ja) Ｍｏｓトランジスタのシャロートレンチ分離領域の形成方法
JP2006229181A (ja) 半導体装置及びその製造方法
CN108400166A (zh) 在端子降低表面电场区域中具有端子沟槽的功率晶体管
US20200251565A1 (en) Gate structure of split-gate metal oxide semiconductor field effect transistor and manufacturing method thereof
KR100684428B1 (ko) 낮은 온저항을 갖는 고전압 트랜지스터 및 이의 제조 방법
JP7156811B2 (ja) 半導体装置及び半導体装置の製造方法
US7537986B2 (en) Semiconductor device and method for manufacturing the same
US20170287723A1 (en) Semiconductor device and method for fabricating the same
JP5378925B2 (ja) 半導体装置およびその製造方法
KR100543901B1 (ko) 반도체 소자 및 그 제조 방법
KR100790571B1 (ko) 트랜지스터 및 그 제조방법
CN108074974B (zh) 半导体装置的形成方法
KR100488099B1 (ko) 쇼오트 채널 모오스 트랜지스터 및 그 제조 방법
CN111192920A (zh) 晶体管、半导体器件及晶体管的形成方法
JP4728210B2 (ja) 高耐圧縦型ｍｏｓトランジスタ
JP2013251497A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination