JP2011253913A - 半導体装置 - Google Patents

Abstract

【課題】 表面保護膜中へのホットキャリアの侵入に起因する半導体装置の出力低下を抑制すること。
【解決手段】 本半導体装置１００は、窒化ガリウム系半導体からなる電子走行層１２と、電子走行層１２上に設けられ、窒化ガリウム系半導体からなる電子供給層１６と、電子供給層１６上に設けられ、窒化ガリウムからなるキャップ層１８と、キャップ層１８上に設けられたゲート電極２４と、電子供給層１６上にゲート電極２４を挟んで設けられたソース電極２０及びドレイン電極２２と、キャップ層１８上に設けられた表面保護膜３０と、キャップ層１８と表面保護膜３０との間に介在し、少なくともゲート電極２４とドレイン電極２２との間の領域に設けられたＡｌ_ｘＧａ_１−ｘＮ（０．５≦ｘ≦１）からなるバリア層５０と、を備える。
【選択図】 図３

Description

本発明は、電界効果型トランジスタを備えた半導体装置に関する。

電界効果型トランジスタとして、化合物半導体材料を用いたＨＥＭＴ（高電子移動度トランジスタ：High Electron Mobility Transistor）が知られている。ＨＥＭＴは、従来の電界効果型トランジスタに比べて出力が大きく、高周波回路等への利用に適している。例えば、ＧａＮ（窒化ガリウム）系の材料を用いたＨＥＭＴ及びこれを備えた半導体装置が知られている（例えば、特許文献１を参照）。

特開２００４−２１４４７１号公報

上記のＨＥＭＴを高周波帯において長時間動作させると、出力が徐々に低下してしまう場合がある。これは、高周波動作中に高電界下で発生したホットキャリアが、デバイス表面の保護膜中に侵入し、デバイス表面における電子ポテンシャルが増加することで、チャネル中のキャリア濃度が減少してしまうためと考えられる。

本発明は上記課題に鑑みなされたものであり、表面保護膜中へのホットキャリアの侵入に起因する半導体装置の出力低下を抑制することを目的とする。

本半導体装置は、窒化ガリウム系半導体からなる電子走行層と、前記電子走行層上に設けられ、窒化ガリウム系半導体からなる電子供給層と、前記電子供給層上に設けられ、窒化ガリウムからなるキャップ層と、前記キャップ層上に設けられたゲート電極と、前記電子供給層上に前記ゲート電極を挟んで設けられたソース電極及びドレイン電極と、前記キャップ層上に設けられた表面保護膜と、前記キャップ層と前記表面保護膜との間に介在し、少なくとも前記ゲート電極と前記ドレイン電極との間の領域に設けられたＡｌ_ｘＧａ_１−ｘＮ（０．５≦ｘ≦１）からなるバリア層と、を備える。

上記構成において、前記ゲート電極と前記ドレイン電極との間の領域の前記表面保護膜上に設けられたフィールドプレート電極を備え、前記バリア層は、前記フィールドプレート電極と前記キャップ層との間に設けられている構成とすることができる。

上記構成において、前記バリア層と前記ゲート電極の間には、前記バリア層の側面と前記ゲート電極の側面とを離間する離間領域が設けられてなる構成とすることができる。

上記構成において、前記離間領域には、絶縁層が設けられてなる構成とすることができる。

上記構成において、前記ゲート電極は、前記キャップ層の表面に直接接触している構成とすることができる。

上記構成において、前記ドレイン電極は、前記電子供給層の表面に直接接触している構成とすることができる。

本半導体装置によれば、表面保護膜中へのホットキャリアの侵入を抑制し、出力低下を抑制することができる。

図１は、比較例に係る半導体装置の構成を示す図である。 図２は、半導体装置中の電子ポテンシャル及び電子濃度を示すグラフである。 図３は、実施例１に係る半導体装置の構成を示す図である。 図４は、実施例１に係る半導体装置の製造方法を示す図である。 図５は、通電時間と出力劣化との関係を示すグラフである。 図６は、実施例１の変形例に係る半導体装置の構成を示す図である。

最初に、比較例に係る半導体装置について説明する。
（比較例）

図１は、比較例に係る半導体装置８０の構成を示す図である。基板１０上に、電子走行層１２、スペーサ層１４、電子供給層１６、及びキャップ層１８が順に形成されている。以下の説明では、上記の半導体層の積層方向を上下方向とし、基板１０側を下方向、キャップ層１８側を上方向と称する。また、基板１０の表面に沿った方向を水平方向と称する。

キャップ層１８にはソース電極２０とドレイン電極２２が、それぞれ電子供給層１６に接して形成されており、キャップ層１８上のソース電極２０とドレイン電極２２の間にはゲート電極２４が形成されている。ゲート電極２４及びキャップ層１８の上面を覆うように絶縁層３０が形成され、絶縁層３０上における、ドレイン電極２２とゲート電極２４との間の領域には、フィールドプレート電極４０が形成されている。フィールドプレート電極４０は、接地電位に接続されている。

基板１０は、半絶縁性の基板であり、例えばＳｉＣ（炭化ケイ素）を用いて形成される。電子走行層１２は、例えばアンドープのＧａＮを用いて形成され、電子走行層１２の電子供給層１６との界面近傍には、２次元電子ガスによるチャネル２ＤＥＧが形成されている。電子走行層１２の厚みは、例えば１μｍ〜２μｍである。

スペーサ層１４は、電子走行層１２と電子供給層１６とを分離するための層であり、例えばアンドープのＡｌＮ（窒化アルミニウム）を用いて形成され、その厚みは例えば１ｎｍ〜３ｎｍである。電子供給層１６は、例えばｎ型のＡｌＧａＮを用いて形成され、その厚みは例えば１５ｎｍ〜３０ｎｍである。キャップ層１８は、ＧａＮを用いて形成され、その導電型はｎ型またはｉ型、厚みは例えば２ｎｍ〜１０ｎｍである。

ソース電極２０及びドレイン電極２２は、例えばＴｉ（チタン）及びＡｌ（アルミニウム）の積層体により形成され、ゲート電極２４は、例えばＮｉ（ニッケル及びＡｕ（金）の積層体により形成されている。絶縁層３０は、例えばＳｉＮ（窒化シリコン）やＳｉＯ_２（酸化シリコン）により形成され、半導体装置８０の表面を保護する表面保護膜としての役割を果たす。フィールドプレート電極４０は、チャネル２ＤＥＧに印加される電界を緩和し、後述するホットキャリアの生成を抑制する作用がある。フィールドプレート電極４０は、例えばＴｉ（チタン）及びＡｌ（アルミニウム）の積層体により形成される。

半導体装置８０の動作時には、キャリア（電子）が、電子走行層１２におけるチャネル２ＤＥＧ内を移動する。電子走行層１２は不純物散乱が少ないため、電子の走行時間は短くなる。このように、半導体装置８０では、電子供給層１６と電子走行層１２とを空間的に分離することにより、スイッチング速度及び出力の向上が図られている。このような半導体装置を、ＨＥＭＴ（高電子移動度トランジスタ）と称する。

ここで、半導体装置８０をＲＦ（Radio Frequency）動作させた場合、チャネル２ＤＥＧに高電界が印加されることにより、高いエネルギーを持つ電子（ホットキャリア）が発生する場合がある。発生したホットキャリアが、半導体装置８０の表面保護膜（例えば、絶縁層３０）中に侵入すると、半導体装置８０の表面側の電子ポテンシャルが増加し、出力の低下を招く場合がある。この現象は、装置の動作時間が長時間になるほど生じやすくなる。

図２は、電子ポテンシャル及びチャネル中の電子濃度を示すグラフである。横軸は装置表面からの深さ（０となっている部分が表面）を示し、縦軸は電子ポテンシャル及び電子濃度の大小を示す。細線で示されたグラフは電子ポテンシャルを示し、太線で示されたグラフは電子濃度を示す。また、点線のグラフは、通電試験（半導体装置を一定時間ＲＦ動作させる試験）を行う前の状態を示し、実線のグラフは通電試験後の状態を示す。

図示するように、通電試験前においては、装置表面の電子ポテンシャルは低く、チャネル中の電子濃度は高い。反対に、通電試験後においては、装置表面の電子ポテンシャルは低く、チャネル中のキャリア濃度は低い。チャネル中のキャリアが減少すると、電流が減少するため、出力の低下を招いてしまう。

以下の実施例では、高電子移動度トランジスタにおいて、出力の低下を抑制するための構成について説明する。

図３は、実施例１に係る半導体装置１００の構成を示す図である。比較例と共通の構成には同一の符号を付し、詳細な説明を省略する。

半導体装置１００では、キャップ層１８上の一部に、バリア層５０が設けられている。バリア層５０は、水平方向においてはゲート電極２４とドレイン電極２２との間に位置し、上下方向においてはキャップ層１８と絶縁層３０（及びフィールドプレート電極４０）との間に位置する。バリア層５０におけるゲート電極２４側の端面は、ゲート電極２４の側面と離間しており、ドレイン電極２２側の端面は、ドレイン電極２２と接している。

バリア層５０は、本発明によって設けられた、表面保護膜（例えば、絶縁層３０）中へのホットキャリアの侵入を防ぐための層である。バリア層５０は、ＧａＮからなるキャップ層１８に対して比較的大きなポテンシャルバリアを形成するものであり、例えばＡｌＮ（窒化アルミニウム）を用いることができる。バリア層５０としては、他にＡｌＧａＮでもよいが、ホットキャリアの侵入を阻止する観点から、Ａｌ_ｘＧａ_１−ｘＮ（０．５≦ｘ≦１）の条件で決定される。また、バリア層５０はアンドープ（ｉ型）であることが好ましい。

図４（ａ）〜（ｆ）は、半導体装置１００の製造方法を示す図である。まず、ＳｉＣからなる半導体基板１０上にｉ−ＧａＮからなる電子走行層１２、ｉ−ＡｌＮからなるスペーサ層１４、ｎ−ＡｌＧａＮからなる電子供給層１６、ｎ−ＧａＮからなるキャップ層１８、ｉ−ＡｌＮからなるバリア層５０を順にＭＯＣＶＤ法によってエピタキシャル成長する。その後、バリア層５０を選択的にエッチングし、キャップ層１８上の一部領域上のみに残るようにパターニングする（図４（ａ））。

次に、ソース及びドレイン領域に相当する部分のキャップ層１８をドライエッチングによって選択的に除去する（図４（ｂ））。次に、ソース電極２０及びドレイン電極２２を構成する金属を蒸着によって形成し、パターニングした後、アニールを行ってオーミック接触を形成する（図４（ｃ））。次に、キャップ層１８のソース−ドレイン間の所定の位置にゲート電極２４を構成する金属を蒸着し、所定の形状にパターニングすることで、ゲート電極２４を形成する（図４（ｄ））。次に、ゲート電極２４、ソース電極２０、及びドレイン電極２２を含む全面に絶縁層３０を形成する（図４（ｅ））。最後に、絶縁層３０上にフィールドプレート電極４０を形成する（図４（ｆ））。

実施例１に係る半導体装置１００によれば、キャップ層１８上にバリア層５０が設けられている。本構成によれば、バリア層５０の作用により、チャネル２ＤＥＧから絶縁層３０への電子（ホットキャリア）の移動が阻害されるため、絶縁層３０中へのホットキャリアの侵入を抑制することができる。これにより、半導体装置１００の出力低下を抑制することができる。

図５は、比較例及び実施例１に係る半導体装置における、通電時間と出力劣化との関係を示すグラフである。グラフの縦軸は通電時間を、横軸は出力の大きさをそれぞれ示す。グラフの横軸は対数目盛となっている。図示するように、比較例においては通電時間が長くなるに従って、半導体装置の出力が大きく低下している。これに対し、実施例１では、通電時間が長くなっても、半導体装置の出力低下が抑制されている。

なお、本実施例では、バリア層５０の側面とをゲート電極２４の側面とを離間させる離間領域を設けている。これは、バリア層５０の材料としてＡｌＮあるいはＡｌＧａＮを用いる場合、その表面に生じるＡｌ酸化物がゲート電極２４と接することで、ゲート電極２４の特性が劣化することを回避するためのものである。上記離間領域には、絶縁層３０（窒化シリコンまたは酸化シリコン）を設けることが好ましい。

以下、実施例１の変形例について説明する。

図６（ａ）〜（ｃ）は、実施例１の変形例に係る半導体装置の構成を示す図である。図６（ａ）は、絶縁層３０上にソース電極２０とつながったフィールドプレート電極４０を形成した例であり、その他の構成は実施例１と同様である。フィールドプレート電極４０は、ソース電極２０の形成領域から、絶縁層３０を介してゲート電極２４の上部を覆うように、ゲート電極２４とドレイン電極２２との間の領域まで延在する。フィールドプレート電極４０を形成するには、図４（ｅ）の工程の後に、ソース電極２０及び絶縁層３０上に、フィールドプレート電極４０を形成すればよい。本構成においても、実施例１と同様に、表面保護膜中へのホットキャリアの侵入を抑制することができる。

図６（ｂ）は、フィールドプレート電極４０を用いない例であり、その他の構成は実施例１と同様である。このように、フィールドプレート電極４０を用いない半導体装置１００Ｂにおいても、実施例１と同様に、表面保護膜中へのホットキャリアの侵入を抑制することができる。

図６（ｃ）は、バリア層５０をゲート電極２４と接する領域まで形成した例であり、その他の構成は実施例１と同様である。本構成においても、実施例１と同様に、表面保護膜中へのホットキャリアの侵入を抑制することができる。

なお、バリア層５０は、ゲート電極２４とドレイン電極２２との間に加え、ゲート電極２４とソース電極２０との間に形成してもよい。ただし、ソース電極２０あるいはドレイン電極２２と電子供給層１６との間にバリア層を設けることは、オーミック接触抵抗を悪化させる場合があるので、避ける方が好ましい。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 基板
１２ 電子走行層
１４ スペーサ層
１６ 電子供給層
１８ キャップ層
２０ ソース電極
２２ ドレイン電極
２４ ゲート電極
３０ 絶縁層
４０ フィールドプレート電極
５０ バリア層
１００ 半導体装置
２ＤＥＧ チャネル

Claims (6)

1. 窒化ガリウム系半導体からなる電子走行層と、
   前記電子走行層上に設けられ、窒化ガリウム系半導体からなる電子供給層と、
   前記電子供給層上に設けられ、窒化ガリウムからなるキャップ層と、
   前記キャップ層上に設けられたゲート電極と、
   前記電子供給層上に前記ゲート電極を挟んで設けられたソース電極及びドレイン電極と、
   前記キャップ層上に設けられた表面保護膜と、
   前記キャップ層と前記表面保護膜との間に介在し、少なくとも前記ゲート電極と前記ドレイン電極との間の領域に設けられたＡｌ_ｘＧａ_１−ｘＮ（０．５≦ｘ≦１）からなるバリア層と、
   を備えることを特徴とする半導体装置。
2. 前記ゲート電極と前記ドレイン電極との間の領域の前記表面保護膜上に設けられたフィールドプレート電極を備え、
   前記バリア層は、前記フィールドプレート電極と前記キャップ層との間に設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記バリア層と前記ゲート電極の間には、前記バリア層の側面と前記ゲート電極の側面とを離間する離間領域が設けられてなることを特徴とする請求項１または２に記載の半導体装置。
4. 前記離間領域には、絶縁層が設けられてなることを特徴とする請求項３に記載の半導体装置。
5. 前記ゲート電極は、前記キャップ層の表面に直接接触していることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
6. 前記ドレイン電極は、前記電子供給層の表面に直接接触していることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
   

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