CN109728097B - 一种功率半导体mos器件及其制备方法 - Google Patents

Abstract

一种功率半导体MOS器件及其制备方法，为提供一种维持足够高的阈值电压的基础上，降低器件的沟道电阻和导通损耗的半导体器件，本发明提供一种如下的技术方案：在P型体区内设有N型沟道埋层，并将栅介质层分为与P型体区和漂移区接触的可发生电子隧穿效应的第一栅介质层、位于第一栅介质层上的用于捕获从第一栅介质层隧穿而来的电子并使其成为固定负电荷的第二栅介质层以及位于第二栅介质层上的用于隔离第二栅介质层与栅电极的第三栅介质层，本发明所提供的碳化硅功率MOSFET相对于传统的碳化硅功率MOSFET而言，可以在维持足够高的阈值电压的基础上，大大降低电子沟道的导通电阻，继而实现更低的MOSFET导通损耗。

Description

一种功率半导体MOS器件及其制备方法

技术领域

本发明涉及于功率半导体器件，特别是基于碳化硅的功率场效应管(SiC PowerMOSFET)的结构以及其制作方法。

背景技术

功率场效应管(Power MOSFET)是一种关键的半导体元件，被广泛应用于各种功率控制系统中，如马达驱动、电能转换等。近年来，基于碳化硅(SiC)材料的功率器件得到了业内巨大的重视和发展。碳化硅材料具有远高于传统硅基半导体材料的击穿电场强度和电子导电迁移率，并拥有更好的散热能力。这些优点使碳化硅非常适合作为新一代高压功率器件材料，并赋予了基于碳化硅材料的高压功率MOSFET巨大的市场应用潜力。

图1展示了一个传统的碳化硅基平面栅型功率MOSFET器件的横切面示意图。该器件底部是由金属层构成的漏极电极(101)。漏极电极上方是N⁺型衬底层(102)。衬底层(102)上方是N型漂移区(103)。在N型漂移区(103)上表面具有周期性排布的P型体区(104)，P⁺欧姆接触区(105)位于P型体区(104)上表面。N⁺型源极区(106)也在P型体区(104)上表面且与P⁺欧姆接触区(105)相邻。P⁺型欧姆接触区(105)与N⁺型源极区(106)均与上方的源极电极金属层(110)相连。在N型漂移区(103)的上表面还设有栅电极(108)，栅电极(108)与N型漂移区(103)及其表面的掺杂区之间通过栅介质层(107)隔离。栅电极(108)与源电极(110)之间通过层间介质层(109)隔离。所述栅介质层(107)和层间介质层(109)一般由二氧化硅材料构成。

功率MOSFET器件的导通与关断受其阈值电压和栅电极(108)的偏置电压控制。阈值电压指的是MOSFET开启所需的最小栅极偏压。当栅电极(108)的电压低于MOSFET的阈值电压时，N⁺型源极区(106)与N型漂移区(103)之间被P型体区(104)阻隔，MOSFET处于阻断状态。当栅电极(108)上施加的电压大于MOSFET的阈值电压时，在栅介质层(107)下方的P型体区(104)的上表面会形成一层N型的沟道，称为反型层沟道。栅极电压与阈值电压之间的差值被称为栅极过驱动电压。在反型层沟道形成后，N⁺型源极区(106)中的电子可以沿着反型层沟道进N型漂移区(103)，并最终到达漏极电极(101)，实现MOSFET的导通。一般地，N型MOSFET的沟道导通电阻由反型层内的电子浓度和电子迁移率共同决定，反型层电子浓度和迁移率越高，沟道导通电阻越小。其中，反型层电子浓度与栅极过驱动电压正相关，而电子迁移率受反型层内的杂质和缺陷的散射、以及反型层内的电场强度共同影响。

然而，对于传统的碳化硅功率MOSFET而言，构成栅介质层(107)的二氧化硅材料与碳化硅半导体材料之间存在严重的材料晶格失配，于是在二者的交界面往往存在大量的界面态，这些界面态会对反型层中的电子产生严重的散射，大大降低反型层中电子的迁移率，提高反型层的沟道电阻。对于耐压等级小于3300伏的碳化硅功率MOSFET而言，反型层沟道电阻已成为限制碳化硅MOSFET总导通电阻的重要因素。

一种降低MOSFET的沟道电阻的传统方法是提高栅极的过驱动电压(栅极电压与栅阈值电压之间的差值)，以增加反型层内的导通电子浓度。但是，这个方法对于高压碳化硅MOSFET并不适宜。这是因为，一方面，受限于栅驱动电路的输出电压限制，碳化硅MOSFET栅极电压一般在20V以下；另一方面，不同于一般的低压集成电路中的MOSFET，高压MOSFET的阈值电压也不宜过低，这是因为高压功率MOSFET控制的母线电压较高，为确保高压电路的安全，功率MOSFET在无栅极控制信号，即栅极偏压为零的条件下需要处于自然关断状态，考虑到高压开关电路中往往存在较强的电磁干扰噪声，导致功率MOSFET的栅极控制信号发生波动，提高阈值电压可以避免功率MOSFET在干扰信号的影响下出现误开启。因此，对于耐压等级在600V～3.3kV的碳化硅功率MOSFET而言，其阈值电压一般需要在4V～8V左右。

根据上述现有技术的碳化硅功率MOSFET所存在的问题，需要提供创新的器件结构，在维持足够高的阈值电压的基础上，降低器件的沟道电阻和导通损耗。

发明内容

现将本发明的提供的具体技术方案说明如下。

需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”是对应于参考图示的相对位置。具体实施中并不限制固定方向。此外，本说明中所述半导体器件根据其MOS导电沟道的类型，可分为N型沟道器件或者P型沟道器件。下文中实施例皆是以N型沟道的器件作举例。在实际实施中，本发明不限制于N型或者P型沟道的器件。因此，本发明对于P型沟道器件同样适用，届时只需将下文中所述的N型区与P型区互换即可。

本发明提出：

一种半导体器件结构，具有：

位于底部的漏电极，位于漏电极之上的半导体衬底，包括N⁺型掺杂的半导体基底区、N型掺杂的漂移区、位于N型漂移区表面的P型体区、位于P型体区表面的N⁺型源极区和P⁺欧姆接触区，在N型漂移区和P型体区上方有栅介质层，所述栅介质层的上方具有栅电极和源极电极，所述源电极与N⁺型源极区和P⁺欧姆接触区分别相连，所述栅电极与所述源极电极之间通过层间介质层隔离，特别地，所述P型体区内部具有N型掺杂的沟道埋层，所述N型沟道埋层与栅介质层之间具有一定间隔，且与附近的N⁺型源极区和N型漂移区分别相连；特别地，所述栅介质层由三层介质材料堆叠而成，分别是与P型体区和N型漂移区接触的第一栅介质层、与栅电极接触的第三栅介质层、以及位于第一栅介质层和第三栅介质层之间的第二栅介质层。

本发明还提出：

一种半导体器件结构，具有：

位于器件底部的漏电极，器件中部的半导体衬底，及器件表面的栅电极和源电极，所述半导体衬底包括N⁺型掺杂的半导体基底区、N型掺杂的漂移区、位于N型漂移区表面的P型体区、位于P型体区表面的N⁺型源极区和P⁺欧姆接触区，特别地，所述栅电极位于沟槽中，所述沟槽自半导体衬底的上表面向下延伸，所述沟槽的侧壁与N⁺型源极区及P型体区分别毗邻，所述栅电极与所述沟槽的侧壁之间通过栅介质层隔离，所述栅介质层由第一至第三栅介质层依次堆叠构成，所述P型体区具有N型沟道埋层，所述沟槽的底部深度深于所述P型体区的底部深度。

进一步地，所述器件结构中的半导体衬底材料为碳化硅。

进一步地，所述N型沟道埋层在器件关断时处于耗尽状态。

进一步地，所述N型沟道埋层在器件导通时不被完全耗尽，其未被耗尽的部分作为电子的导通沟道。

进一步地，所述N型沟道埋层距离对应的第一栅介质层的间距在0.05～0.3微米。

进一步地，所述N型沟道埋层的厚度在0.1～0.5微米。

进一步地，所述N型沟道埋层的掺杂浓度在1e¹⁶cm^-3～1e¹⁸cm^-3。

进一步地，所述栅介质层内存储有固定的负电荷。

进一步地，所述固定的负电荷存储于第二栅介质层内。

进一步地，所述第一栅介质层的构成材料为氧化硅或氧化铝中的至少一者。

进一步地，所述第一栅介质层的厚度在1nm～10nm。

进一步地，所述第二栅介质层的构成材料为氮化硅或硅纳米晶体中的至少一者。

进一步地，所述第二栅介质层的厚度在30nm～200nm。

进一步地，所述第三栅介质层的构成材料为氧化硅或氧化铝中的至少一者。

进一步地，所述第三栅介质层的厚度在10nm～100nm。

此外，本发明亦提出所述半导体结构的制造方法，包括：

形成N⁺半导体基底区和N型漂移区；

在所述N型漂移区的上表面通过高温离子注入的方式形成P型体区、P⁺欧姆接触区和N⁺源区，一种常用的P型注入的离子为铝，一种常用的N型注入的离子为氮；

在器件的上表面通过高温离子注入的方式形成N型沟道埋层，一种常用的N型注入的离子为氮；

在所述半导体的上表面通过热氧化、原子层淀积或化学气相沉积的方式形成第一栅介质层；

在第一栅介质层的上方通过原子层淀积或化学气相沉积的方式形成第二栅介质层；

在第二栅介质的上表面通过热氧化、原子层淀积或化学气相沉积的方式形成第三栅介质层；

在第三栅介质层的上方通过化学气相沉积及回刻的方法形成栅电极；

在半导体衬底和栅电极的上方通过化学气相沉积的方法形成层间介质层；

在层间介质层上刻蚀接触孔；

在层间介质层的上表面沉积金属层，形成源电极；

在半导体衬底的背面沉积金属层，形成漏电极。

进一步地，对于沟槽型的半导体器件，其制造方法包括：

形成N⁺半导体基底区和N型漂移区；

在所述N型漂移区的上表面通过多次高温离子注入的方式形成P型体区、P⁺欧姆接触区和N⁺源区，一种常用的P型注入的离子为铝，一种常用的N型注入的离子为氮；

在半导体衬底的上表面刻蚀沟槽；

通过倾角高温离子注入的方式，在沟槽的侧壁附近形成N型沟道埋层，一种常用的N型注入的离子为氮；

在所述半导体的上表面通过热氧化、原子层淀积或化学气相沉积的方式形成第一栅介质层；

在第一栅介质层的上方通过原子层淀积或化学气相沉积的方式形成第二栅介质层；

在第二栅介质的上表面通过热氧化、原子层淀积或化学气相沉积的方式形成第三栅介质层；

在第三栅介质层的上方通过化学气相沉积及回刻的方法形成栅电极；

在半导体衬底和栅电极的上方通过化学气相沉积的方法形成层间介质层；

在层间介质层上刻蚀接触孔；

在层间介质层的上表面沉积金属层，形成源电极；

在半导体衬底的背面沉积金属层，形成漏电极。

进一步地，用于形成上述半导体器件结构的方法，进一步包括：在所述第二栅介质层内引入负电荷，用于调整器件的阈值电压；

进一步地，在所述第二栅介质层内引入负电荷的方法包括：在栅极上施加正向偏压，所述正向偏压高于器件正常工作条件下的栅极电压，继而使得P型体区表面出现高浓度反型层，反型层内的电子在栅极强电场的作用下通过电子隧穿效应穿过第一栅介质层，进入第二栅介质层并被该层内的电子陷阱所俘获。通过控制栅极偏压的大小及偏置持续时间，实现对存入第二栅介质层的电荷数量的控制。

本发明的半导体器件的工作原理解释如下：

一般地，功率MOSFET的阈值电压V_TH由栅电极材料与半导体材料之间的电子亲和势差Φ_MS、栅介质层材料介电常数ε_D及厚度t_D、栅介质材料内的固定电荷数量Q_F、半导体材料的介电常数ε_S、P型体区掺杂浓度N_P及其费米能级与真空能级之间的电势差Φ_S等共同决定:

对于所发明的半导体器件，在栅极偏压为零时，通过第二栅介质层内的固定负电荷及P型体区的内建电场的共同作用，所述N型沟道埋层处于完全耗尽的状态，从而阻断N⁺源区与N型漂移区之间的电子导通路径，实现器件的关断。且根据公式(a),第二栅介质层内的负电荷数量存储的Q_F越多，阈值电压越高。通过调整第二栅介质层内的负电荷数量Q_F，可以实现对器件阈值电压的精确控制。

当栅极偏压高于阈值电压时，第二栅介质层内的负电荷引入的电场被栅极正向偏压引入的电场抵消，从而使得N型沟道埋层不再被耗尽并恢复导电性，继而成为电子的导电通道。传统的碳化硅MOSFET的电子通道由P型体区表面的反型层构成，与之不同的是，在所发明的器件结构中，电子通道由位于P型体区内部的N型沟道埋层构成，从而避免了碳化硅/栅介质层的交界面处电子迁移率低的问题，大大提高电子通道的电子迁移率，降低MOSFET沟道导通电阻，继而大大降低碳化硅MOSFET的总体导通损耗。

本发明所提供的碳化硅功率MOSFET相对于传统的碳化硅功率MOSFET而言，可以在维持足够高的阈值电压的基础上，大大降低电子沟道的导通电阻，继而实现更低的MOSFET导通损耗。

附图说明

图1为现有技术的平面栅型功率场效应管的横切面示意图。

图2为根据本发明的第一实施例的平面栅型功率场效应管的横切面示意图。

图3至图8为根据本发明的第一实施例的主要制造步骤的横切面示意图。

图9为根据本发明的第二实施例的沟槽栅型功率场效应管的横切面示意图。

图10至图16为根据本发明的第二实施例的主要制造步骤的横切面示意图。

具体实施方式

本发明提供一种新型的场效应晶体管结构以及其制造方法，并有以下具体实施例。

需要指出的是，在以下实施例的说明中，场效应管的半导体衬底被认为由碳化硅(SiC)材料构成。但是，该衬底亦可由其他任何适合该器件制造的材料构成，如硅(Si)，锗(Ge)等。此外，以下实施例将采用N型MOS沟道的器件予以说明，但需要指出的是本发明同样适用于P型MOS沟道的器件。此外，以下实施例采用功率MOSFET予以说明，但需要指出的是本发明同样适用于具有MOS栅的绝缘栅双极性晶体管(IGBT)，届时只需在以下实施例的半导体器件的背部添加集电极掺杂即可。

实施例1

图2是根据本发明第一实施例的平面栅型功率场效应管的横切面示意图。该器件结构具有：位于底部的漏电极(201)，位于漏电极(201)之上的半导体衬底，包括N⁺型掺杂的半导体基底区(202)、N型掺杂的漂移区(203)、位于N型漂移区(203)表面的P型体区(204)、位于P型体区(204)表面的N⁺型源极区(206)和P⁺欧姆接触区(207)，在N型漂移区(203)和P型体区(204)上方有栅介质层(208)，所述栅介质层(208)的上方具有栅电极(209)和源极电极(211)，所述源电极(211)与N⁺型源极区(206)和P⁺欧姆接触区(207)分别相连，所述栅电极(209)与所述源极电极(211)之间通过层间介质层(210)隔离，特别地，所述P型体区(204)内部具有N型掺杂的沟道埋层(205)，所述N型掺杂的沟道埋层(205)N型沟道埋层(205)与栅介质层(208)之间具有一定间隔，且与附近的N⁺型源极区(206)和N型漂移区(203)分别相连；特别地，所述栅介质层(208)由三层介质材料堆叠而成，分别是与P型体区(204)和N型漂移区(203)接触的第一栅介质层(218)、与栅电极(209)接触的第三栅介质层(238)、以及位于第一栅介质层(218)和第三栅介质层(238)之间的第二栅介质层(228)。

上述器件在第二栅介质层(228)内存储有固定的负电荷，这些负电荷的引入方法可以被解释如下：具体地，所述第一栅介质层(218)可以由氧化硅或氧化铝材料构成，其厚度满足以下条件：首先，第一栅介质层(218)的厚度需要足够的薄，以满足发生电子隧穿效应所需的条件(所谓电子隧穿效应是指电子在高电场的作用下可以穿过较薄的绝缘层，隧穿电子的数量受隧穿电场的大小和隧穿持续时间共同决定)，当在栅电极(209)施加较高的正向偏压时(一般在30V～50V左右)，P型体区(204)表面反型层内的电子可以在栅极高电场的驱动下，通过电子隧穿效应，穿过第一栅介质层(218)到达第二栅介质层(228)；另一方面，第一栅介质层(218)又不能过薄，需要确保当栅极电压在正常工作范围内(一般在20V以下)时，不具备发生电子隧穿效应的条件；为实现以上需求，第一栅介质层(218)的厚度一般在1nm～10nm左右。所述第二栅介质层(228)可以由氮化硅或硅纳米晶体材料构成，这些材料中存在适合俘获电子的电荷陷阱，从第一栅介质层(218)隧穿而来的电子会被俘获在这些电荷陷阱中变成固定负电荷，上述过程与非易失性半导体存储器的“写入”原理相似。此外，一旦电子被“写入”，它们可以在器件正常工作的电压、温度等条件范围内被存储相当长的时间，例如，利用该技术原理的半导体存储器的信息存储时间已可达五到十年以上。须指出的是，尽管上述电子“写入”原理已在半导体存储器领域得到了广泛的应用，但是本发明将该原理应用于高压功率半导体器件中，而且，不同于半导体存储器中“写入”电子的目的是为了存储信息，本发明中“写入”电子的目的是为了调整高压功率半导体器器件的阈值电压及导通特性。所述第二栅介质层(228)的厚度主要由栅介质层所需的耐压能力决定，对于600V～3.3kV的碳化硅功率MOSFET而言，第二栅介质层(228)的厚度一般在30nm～200nm左右。所述第三栅介质层(238)可以由氧化硅或氧化铝材料构成，其作用是隔离第二栅介质层(228)与栅电极(209)，以避免存储于第二栅介质层(228)内的电子逃逸到栅电极。第三栅介质层(238)的厚度一般在10nm～100nm左右。

在电子被“写入”第二栅介质层(228)并成为固定的负电荷之后，这些负电荷会对其下方的P型体区(204)产生相应的电场，此电场对P型体区(204)内的N型沟道埋层(205)具有耗尽的作用，且耗尽作用的大小与所存储的负电荷数量成正比(其耗尽原理可以简单的理解为源自同性电荷之间的互斥作用)。通过调整第二栅介质层(228)内所存储的负电荷数量及N型沟道埋层(205)的掺杂浓度和厚度，可以实现N型沟道埋层(205)的完全耗尽，进而实现器件的关断。所述N型沟道埋层(205)距离栅介质层越近、掺杂浓度越低、厚度越薄，越易被完全耗尽；另一方面，考虑到需要尽量降低N型沟道埋层的导通电阻，N型沟道埋层(205)距离对应的第一栅介质层(218)的间距适宜在0.05～0.3微米左右，其掺杂浓度适宜在1e¹⁶cm^-3～1e¹⁸cm^-3，厚度适宜在0.1～0.5微米左右。

当栅极偏压高于阈值电压时，第二栅介质层(228)内的负电荷引入的电场被栅极正向偏压引入的电场抵消，从而使得N型沟道埋层(205)不再被耗尽并恢复导电性，继而成为电子的导电通道。特别指出的是，传统的碳化硅MOSFET的电子通道由P型体区表面的反型层构成，而与之不同，在所发明的器件结构中，电子通道由位于P型体区(204)内部的N型沟道埋层(205)构成，从而避免了碳化硅/栅介质层的交界面处电子迁移率低的问题，大大提高电子通道的电子迁移率，降低MOSFET沟道导通电阻，继而大大降低碳化硅MOSFET的总体导通损耗。

此外，本发明亦提供第一实施例的器件的制造方法，如图3-图8所示：首先，在N⁺型碳化硅基底层(202)的上方外延生长N型碳化硅漂移区(203)。然后，在漂移区上表面通过离子注入形成P型体区(204)、N⁺源区(206)、P⁺欧姆接触区(207)及N型沟道埋层(205)，如图3所示。离子注入通常在500度左右的温度条件下进行，随后在大约1600度左右的温度条件下进行退火，以激活杂质并修复离子注入过程中带来的晶格损伤。

然后，如图4所示，碳化硅漂移区上表面通过热氧化、原子层淀积或化学气相沉积方法形成第一栅介质层(218)，在第一栅介质层(218)的上方通过原子层淀积或化学气相沉积的方式形成第二栅介质层(228)；在第二栅介质(228)的上表面通过热氧化、原子层淀积或化学气相沉积的方式形成第三栅介质层(238)。

接着，如图5所示，在第三绝缘介质层(238)上方淀积栅极导电材料并进行回刻，形成栅电极(209)，栅电极材料通常为多晶硅。

下一步，如图6所示，在碳化硅衬底和栅电极(209)的上方通过化学气相沉积的方法形成层间介质层(210)。

接着如图7所示，对层间介质层(210)及栅介质层(208)刻蚀接触孔，露出部分N⁺源区和P⁺型欧姆接触区，但保留栅电极(209)侧壁和上方的层间介质层(210)。

然后，如图8所示，在层间介质层(210)的上表面沉积金属层，形成源电极(211)。

最后，在碳化硅衬底的底部沉积漏极金属层(201)。在形成漏极金属层(201)前，也有可能先对N⁺基底层(202)进行减薄，以减少该部分的导通电阻。

实施例2

图9是根据本发明第二实施例的器件的横切面放大图示。相比于图2中所示的第一实施例中的器件结构，第二实施例中的器件结构的一大不同之处在于采用了沟槽栅结构，N型沟道埋层近似平行于沟槽侧壁方向并与沟槽侧壁相距大约0.05～0.3微米。由于碳化硅载流子迁移率的各向异性，电子沿竖直方向的迁移率相比其沿水平方向的迁移率更大，沟槽栅结构可以比平面栅结构更进一步降低沟道导通电阻。此外，沟槽栅晶体管的元胞尺寸相比平面栅的元胞尺寸更小，从而可以提高沟槽密度，进一步降低沟道电阻。图9中所示的发明第二实施例的器件的具体说明如下：

该器件底部是漏电极(301)，漏电极上方是N⁺型碳化硅基底层(302)和N型碳化硅漂移区(303)；在N型碳化硅漂移区(303)N型漂移区的上表面有一系列栅极沟槽(312)；栅极沟槽(312)内有导电介质(如多晶硅，金属等)填充而成的栅电极(309)，其中栅电极(309)与栅极沟槽(312)之间由栅介质层(308)隔离，所述栅介质层(308)由第一至第三栅介质层(318、328、338)依次堆叠构成，其中第一栅介质层(318)与沟槽侧壁毗邻，第二栅介质层(328)介于中间，第三栅介质层(338)与栅电极(309)毗邻；此外，在相邻的栅极沟槽(308)之间，还具有与栅极沟槽(312)侧壁毗邻的P型体区(304)，P型体区(304)上方有并列排布的N⁺型源极区(306)及P⁺型欧姆接触区(307)，且N⁺型源极区(306)与栅极沟槽(312)侧壁毗连。在P型体区(304)内部有N型沟道埋层(305)，所述N型沟槽埋层(305)上下两端分别连接N⁺型源极区(306)和N型漂移区(303)，其延伸方向与沟槽(312)侧壁方向近似平行，且与临近沟槽(312)的侧壁相距大约0.05～0.3微米。在栅极沟槽(312)上方，具有层间介质层(310)，层间介质层(310)上方是构成源极电极的金属层(311)。所述源极金属层(311)与N⁺型源极区(306)及P⁺型欧姆接触区(307)通过接触孔相连。

该器件的主要工作原理及关键结构参数与第一实施例中的器件一致，在此不再赘述。

此外，本发明亦提供第二实施例的器件的制造方法，如图10-图16所示：

首先，如图10所示，在N⁺型碳化硅基底层(302)的上方外延生长N型碳化硅漂移区(303)。然后，在N型漂移区上方通过外延或者离子注入的方式形成P型体区(304)，并通过离子注入方法在P型体区(304)表面形成N⁺源区(306)和P⁺欧姆接触区(307)。注入完成后在约1600度温度条件下进行退火以激活杂质和修复晶格损伤。

然后，如图11所示，利用干法刻蚀在碳化硅衬底的上表面形成栅极沟槽(312)。沟槽(312)从碳化硅P型体区(304)上表面延伸到N型漂移区(303)。接下来，如图12所示，通过倾角离子注入的方式在栅极沟槽(312)的侧壁附近形成N型沟道埋层(305)。注入完成后在约1600度温度条件下进行快速退火以激活杂质和修复晶格损伤。

下一步，如图13所示，在沟槽(312)侧壁表面通过热氧化、原子层淀积或化学气相沉积方法形成第一栅介质层(318)，继而在第一栅介质层(318)的上方通过原子层淀积或化学气相沉积的方式形成第二栅介质层(328)，然后在第二栅介质(328)的上表面通过热氧化、原子层淀积或化学气相沉积的方式形成第三栅介质层(338)。

随后，如图14所示，通过导电材料(如多晶硅等)沉积及回刻的方式，在第三栅介质层(338)的上方形成栅电极(309)并将栅极沟槽(312)填充。下一步，如图15所示，在栅电极(309)的上方形成层间介质层(310)；层间介质层(310)通常是氧化物，如氧化硅，可以通过沉积或者氧化等方法形成，然后对层间介质层(310)及其下方的栅介质层(308)进行接触孔刻蚀。

然后，如图16所示，在器件上表面淀积源极金属层(311)，连接N⁺源区(306)及P⁺欧姆接触区(307)。最后，在N⁺型半导体衬底(302)底部沉积漏极金属层(301)。在形成漏极金属层(301)前，也有可能先对基底层(302)进行减薄，以减少该部分的导通电阻。

Claims (16)

1.一种功率半导体MOS器件，所述的功率半导体MOS器件包括有：

位于底部的漏电极；

位于漏电极之上的半导体衬底，所述的半导体衬底包括N⁺型掺杂的半导体基底区、N型掺杂的漂移区、位于N型漂移区表面的P型体区、位于P型体区表面的N⁺型源极区以及P⁺欧姆接触区；

和所述的N型漂移区和P型体区相连接的栅介质层；

位于栅介质层上的栅电极和源极电极，所述的源极电极与N⁺型源极区和P⁺欧姆接触区分别相连，所述的栅电极与所述源极电极之间通过层间介质层相隔；

其特征在于，所述的P型体区内部设有N型掺杂的沟道埋层，所述的沟道埋层与其临近的N⁺型源极区和漂移区相连，并和其临近的栅介质层相隔，所述的栅介质层包括有与P型体区和漂移区接触的可发生电子隧穿效应的第一栅介质层、位于第一栅介质层上的用于捕获从第一栅介质层隧穿而来的电子并使其成为固定负电荷的第二栅介质层以及位于第二栅介质层上的用于隔离第二栅介质层与栅电极的第三栅介质层。

2.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的第一栅介质层由氧化硅或/和氧化铝材料构成，所述的第二栅介质层由氮化硅或/和硅纳米晶体材料构成，所述的第三栅介质层由氧化硅或/和氧化铝材料构成。

3.如权利要求2所述的一种功率半导体MOS器件，其特征在于，第一栅介质层的厚度为1nm～10nm，第二栅介质层的厚度为30nm～200nm，所述第三栅介质层的厚度在10nm～100nm。

4.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的沟道埋层距离对应的第一栅介质层的间距在0.05～0.3微米。

5.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的沟道埋层厚度在0.1～0.5微米。

6.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的沟道埋层的掺杂浓度在1e¹⁶cm^-3～1e¹⁸cm^-3。

7.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的半导体衬底的材料为碳化硅。

8.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的N型掺杂的沟道埋层在器件关断时处于耗尽状态。

9.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的N型掺杂的沟槽埋层在器件导通时不被完全耗尽，其未被耗尽的部分作为电子的导通通道。

10.如权利要求1-9任意一权利要求所述的一种功率半导体MOS器件，其特征在于，所述的栅介质层位于N型漂移区和P型体区上方。

11.一种如权利要求10所述的一种功率半导体MOS器件的制备方法，其特征在于，所述的制备方法包括如下的步骤：

(1)形成N⁺半导体基底区和N型漂移区；

(2)在所述N型漂移区的上表面通过高温离子注入的方式形成P型体区、P⁺欧姆接触区和N⁺源区，P型注入的离子为铝，N型注入的离子为氮；

(3)在器件的上表面通过高温离子注入的方式形成N型沟道埋层，N型注入的离子为氮；

(4)在所述半导体的上表面通过热氧化、原子层淀积或化学气相沉积的方式形成第一栅介质层；

(5)在第一栅介质层的上方通过原子层淀积或化学气相沉积的方式形成第二栅介质层；

(6)在第二栅介质的上表面通过热氧化、原子层淀积或化学气相沉积的方式形成第三栅介质层；

(7)在第三栅介质层的上方通过化学气相沉积及回刻的方法形成栅电极；

(8)在半导体衬底和栅电极的上方通过化学气相沉积的方法形成层间介质层；

(9)在层间介质层上刻蚀接触孔；

(10)在层间介质层的上表面沉积金属层，形成源电极；

(11)在半导体衬底的背面沉积金属层，形成漏电极。

12.如权利要求1-9任一权利要求所述的一种功率半导体MOS器件，其特征在于，所述的漏电极上方为N⁺型半导体基底区和N型漂移区(303)，所述的N型漂移区(303)上表面设有一系列栅极沟槽，所述的栅极沟槽内设有栅电极，栅电极与栅极沟槽之间由栅介质层隔离，其中第一栅介质层与栅极沟槽侧壁毗邻，在栅极沟槽上方设有层间介质层，层间介质层上方是构成源极电极的金属层，所述的金属层与N⁺型源极区及P⁺型欧姆接触区通过接触孔相连。

13.一种如权利要求12所述的一种功率半导体MOS器件的制备方法，其特征在于，所述的制备方法包括如下的步骤：

(1)形成N⁺半导体基底区和N型漂移区；

(2)在所述N型漂移区的上表面通过多次高温离子注入的方式形成P型体区、P⁺欧姆接触区和N⁺源区，P型注入的离子为铝，N型注入的离子为氮；

(3)在半导体衬底的上表面刻蚀沟槽；

(4)通过倾角高温离子注入的方式，在沟槽的侧壁附近形成N型沟道埋层， N型注入的离子为氮；

(5)在所述半导体的上表面通过热氧化、原子层淀积或化学气相沉积的方式形成第一栅介质层；

(6)在第一栅介质层的上方通过原子层淀积或化学气相沉积的方式形成第二栅介质层；

(7)在第二栅介质的上表面通过热氧化、原子层淀积或化学气相沉积的方式形成第三栅介质层；

(8)在第三栅介质层的上方通过化学气相沉积及回刻的方法形成栅电极；

(9)在半导体衬底和栅电极的上方通过化学气相沉积的方法形成层间介质层；

(10)在层间介质层上刻蚀接触孔；

(11)在层间介质层的上表面沉积金属层，形成源电极；

(12)在半导体衬底的背面沉积金属层，形成漏电极。

14.如权利要求11或13所述的制备方法，其特征在于，在所述第二栅介质层内引入用于调整器件的阈值电压的负电荷。

15.如权利要求14所述的制备方法，其特征在于，在所述第二栅介质层内引入负电荷的方法包括：在栅极上施加正向偏压，所述正向偏压高于器件正常工作条件下的栅极电压，继而使得P型体区表面出现高浓度反型层，反型层内的电子在栅极强电场的作用下通过电子隧穿效应穿过第一栅介质层，进入第二栅介质层并被该层内的电子陷阱所俘获。

16.如权利要求14所述的制备方法，其特征在于，通过控制栅极偏压的大小及偏置持续时间，实现对存入第二栅介质层的电荷数量的控制。

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