CN113539967A - 垂直型cmos结构及制备方法 - Google Patents

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Abstract

本发明提供一种垂直型CMOS结构及制备方法，在垂向上，形成具有第一导电型晶体管、隔离层及第二导电型晶体管相堆叠的垂直型CMOS结构，以提高单位面积的器件密度；其中，采用掏除牺牲层的方法形成隔离层，且采用倾角环形刻蚀法，并通过填充及去除含硅有机物的方式，形成公共漏极导电层，以制备高质量的器件结构。

Description

垂直型CMOS结构及制备方法
技术领域
本发明属于集成电路制造领域，涉及一种垂直型CMOS结构及制备方法。
背景技术
晶体管(Transistor)是一种固体半导体器件，具有检波、整流、放大、开关、稳压、信号调制等多种功能。晶体管作为一种可变电流开关，能够基于输入电压控制输出电流。与普通机械开关(如Relay、Switch)不同，晶体管利用电讯号来控制自身的开合，因此开关速度非常快。
集成电路装置使用晶体管执行许多不同的功能，且这些晶体管可采取许多不同的形式。随着科技的发展及人们对小型化、多功能器件的追求，集成电路器件的尺寸不断的收缩，但局限于制备工艺的限制，集成电路器件的物理尺寸接近达到极限，晶体管的尺寸缩小速度减慢，在水平方向上难以具有微缩的空间。
微电子研究中心(IEMC)认为，未来互补场效应晶体管(CFET)和垂直场效应晶体管(VFET)将是继环绕栅极场效应晶体管(GAA)之后的下一代以及下下一代的集成电路器件发展的趋势。
因此，提供一种垂直型CMOS结构及制备方法，以提高单位面积的器件密度，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种垂直型CMOS结构及制备方法，用于解决现有技术中在水平方向上难以提高单位面积的器件密度的问题。
为实现上述目的及其他相关目的，本发明提供一种垂直型CMOS结构的制备方法，包括以下步骤：
提供基底；
于所述基底上形成第一导电型晶体管，所述第一导电型晶体管包括自下而上依次堆叠的第一源区、第一沟道区及第一漏区；
于所述第一导电型晶体管上形成隔离层；
于所述隔离层上形成第二导电型晶体管，所述第二导电型晶体管包括自下而上依次堆叠的第二漏区、第二沟道区及第二源区；
形成显露所述第一源区的环形槽；
形成覆盖所述环形槽的底部及侧壁的介电层；
于所述环形槽中，形成第一栅极导电层；
于所述环形槽中，采用倾角环形刻蚀法，去除部分所述介电层，以显露所述第一漏区、隔离层及第二漏区，并形成公共漏极导电层；
于所述环形槽中，形成第二栅极导电层。
可选地，于所述第一导电型晶体管上形成所述隔离层的步骤包括：
于所述第一漏区上形成依次堆叠的第一保护层、牺牲层及第二保护层；
刻蚀部分所述第二保护层及牺牲层，形成显露所述第一保护层的开口；
采用湿法刻蚀，自所述开口掏除部分所述牺牲层，以形成与所述开口连接的沟槽；
填充所述沟槽，形成所述隔离层。
可选地，所述第一保护层与所述牺牲层的选择蚀刻比的范围包括1:200～1:400；所述第二保护层与所述牺牲层的选择蚀刻比的范围包括1:200～1:400；所述第一保护层包括采用EPI法制备的Si层，所述牺牲层包括采用EPI法制备的SiGe层，所述第二保护层包括采用EPI法制备的Si层，且所述湿法刻蚀的刻蚀液包括盐酸；所述隔离层包括采用ALD法制备的SiO2层。
可选地，采用倾角环形刻蚀法形成所述公共漏极导电层的步骤包括：
形成填充所述环形槽的电极介电层；
刻蚀所述电极介电层及介电层，形成倾斜环形槽，所述倾斜环形槽显露所述第一漏区、隔离层及第二漏区；
采用含硅有机物填充所述倾斜环形槽；
去除部分所述电极介电层及含硅有机物，以显露所述第一漏区、隔离层及第二漏区；
形成所述公共漏极导电层。
可选地，所述含硅有机物包括氢倍半硅氧烷树脂，且去除所述氢倍半硅氧烷树脂的方法包括灰化法。
可选地，在去除所述含硅有机物之后，形成所述公共漏极导电层之前，还包括在所述第一漏区形成第一过渡金属层及在所述第二漏区形成第二过渡金属层的步骤；形成的所述第一过渡金属层覆盖20％～80％的所述第一漏区，所述第二过渡金属层覆盖20％～80％的所述第二漏区。
可选地，在垂向上，形成的所述第一栅极导电层与所述公共漏极导电层之间具有夹角θ，且所述第二栅极导电层位于所述夹角θ中。
可选地，形成所述第一导电型晶体管的方法包括EPI法；形成所述第二导电型晶体管的方法包括EPI法；所述第一导电型晶体管包括N型晶体管或P型晶体管；所述第二导电型晶体管包括N型晶体管或P型晶体管。
可选地，还包括在所述第二导电型晶体管的上方重复形成所述第一导电型晶体管及第二导电型晶体管中的一种或组合的步骤；还包括采用CMP法形成第二源极导电层的步骤。
本发明还提供一种垂直型CMOS结构，所述垂直型CMOS结构包括：
基底；
第一导电型晶体管，位于所述基底上，包括自下而上依次堆叠的第一源区、第一沟道区及第一漏区；
隔离层，位于所述第一导电型晶体管上；
第二导电型晶体管，位于所述隔离层上，包括自下而上依次堆叠的第二漏区、第二沟道区及第二源区；
环形槽，位于所述第一源区上，且位于所述第一导电型晶体管、隔离层及第二导电型晶体管的外围；
介电层，所述介电层覆盖所述环形槽的底部及侧壁，且显露所述第一漏区、隔离层及第二漏区；
位于所述环形槽中的第一栅极导电层、公共漏极导电层及第二栅极导电层。
可选地，所述隔离层的下表面还包括第一保护层，所述隔离层的上表面还包括第二保护层；所述第一保护层包括Si层，所述第二保护层包括Si层，所述隔离层包括SiO2层。
可选地，所述第一漏区的表面还包括第一过渡金属层，所述第二漏区的表面还包括第二过渡金属层；所述第一过渡金属层覆盖20％～80％的所述第一漏区，所述第二过渡金属层覆盖20％～80％的所述第二漏区。
可选地，所述第一栅极导电层与所述公共漏极导电层之间具有夹角θ，且所述第二栅极导电层位于所述夹角θ中。
可选地，所述第一导电型晶体管包括N型晶体管或P型晶体管；所述第二导电型晶体管包括N型晶体管或P型晶体管。
可选地，所述第二导电型晶体管上还包括所述第一导电型晶体管及第二导电型晶体管中的一种或组合。
如上所述，本发明的垂直型CMOS结构及制备方法，在垂向上，形成具有第一导电型晶体管、隔离层及第二导电型晶体管相堆叠的垂直型CMOS结构，以提高单位面积的器件密度；其中，采用掏除牺牲层的方法形成隔离层，且采用倾角环形刻蚀法，并通过填充及去除含硅有机物的方式，形成公共漏极导电层，以制备高质量的器件结构。
附图说明
图1显示为实施例中制备垂直型CMOS结构的工艺流程示意图。
图2～图24显示为实施例中制备垂直型CMOS结构各步骤所呈现的结构示意图。
元件标号说明
100 基底
101 底层硅
102 埋氧层
103 顶层硅
200 第一导电型晶体管
201 第一源区
202 第一沟道区
203 第一漏区
300 牺牲层
401 第一保护层
402 第二保护层
500 开口
600 沟槽
700 隔离层
800 第二导电型晶体管
801 第二漏区
802 第二沟道区
803 第二源区
900 介质层
110 环形槽
120 介电层
121 SiO2层
122 HfO2层
131 第一栅极导电层
132 公共漏极导电层
133 第二栅极导电层
134 第二源极导电层
141 电极第一介电层
142 电极第二介电层
143 电极第三介电层
144 电极第四介电层
150 DARC层
160 PR层
170 倾斜环形槽
180 含硅有机物
191 第一过渡金属层
192 第二过渡金属层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
参阅图1，本实施例提供一种垂直型CMOS结构的制备方法，在垂向上，形成具有第一导电型晶体管、隔离层及第二导电型晶体管相堆叠的垂直型CMOS结构，以提高单位面积的器件密度。具体参阅图2～图24示意了在制备所述垂直型CMOS结构时，各步骤所呈现的结构示意图。
具体的，参阅图2，首先提供基底100，本实施例中，所述基底100采用SOI基底，即包括底层硅101、埋氧层102及顶层硅103，但所述基底100的选择并非局限于此，可根据具体需要进行其他选择。
参阅图2，于提供基底100上形成第一导电型晶体管200，所述第一导电型晶体管200包括自下而上依次堆叠的第一源区201、第一沟道区202及第一漏区203。
作为示例，形成所述第一导电型晶体管200的方法包括EPI法；所述第一导电型晶体200管包括N型晶体管或P型晶体管。
具体的，本实施例中，所述第一导电型晶体管200为N型晶体管，但并非局限于此，也可设计为P型晶体管，此处不作过分限制。在所述第一导电型晶体管200中，所述第一源区201及第一漏区203的材质采用SiC，所述第一沟道区202的材质采用Si，且所述第一导电型晶体管200的掺杂，可在进行EPI生长的过程中进行。有关所述第一导电型晶体管200的材质的选择，并非局限于此，可根据需要进行选择。
参阅图4～图8，于所述第一导电型晶体管200上形成隔离层700。
作为示例，于所述第一导电型晶体管200上形成所述隔离层700的步骤包括：
于所述第一漏区203上形成依次堆叠的第一保护层401、牺牲层300及第二保护层402，参阅图4；
刻蚀部分所述第二保护层402及牺牲层300，形成显露所述第一保护层401的开口500，参阅图5；
采用湿法刻蚀，自所述开口500掏除部分所述牺牲层300，以形成与所述开口500连接的沟槽600，参阅图6；
填充所述沟槽600，形成所述隔离层700，参阅图7。
作为示例，所述第一保护层401与所述牺牲层300的选择蚀刻比的范围包括1:200～1:400；所述第二保护层402与所述牺牲层300的选择蚀刻比的范围包括1:200～1:400；所述第一保护层401包括采用EPI法制备的Si层，所述牺牲层300包括采用EPI法制备的SiGe层，所述第二保护层402包括采用EPI法制备的Si层，且所述湿法刻蚀的刻蚀液包括盐酸；所述隔离层700包括采用ALD法制备的SiO2层。
具体的，在进行所述湿法刻蚀，自所述开口500掏除部分所述牺牲层300时，可通过控制所述刻蚀液的酸泡时间，以控制需要蚀刻掉的所述牺牲层300的量，从而可保留部分所述牺牲层300，以作为支撑，便于后续的工艺操作。
作为示例，参阅图8，在形成所述隔离层700时，还可包括采用刻蚀法，去除剩余的所述牺牲层300及超出所述第二保护层402的所述隔离层700，以显露所述埋氧层102的步骤，以便于后续在所述埋氧层102的表面形成介质层，以作为支撑及隔绝层使用。
参阅图9，于所述隔离层700上形成第二导电型晶体管800，所述第二导电型晶体管800包括自下而上依次堆叠的第二漏区801、第二沟道区802及第二源区803。
作为示例，形成所述第二导电型晶体管800的方法包括EPI法；所述第二导电型晶体管800包括N型晶体管或P型晶体管。
具体的，本实施例中，由于所述第一导电型晶体管200为N型晶体管，因此为形成所述垂直型CMOS结构，所述第二导电型晶体管800为P型晶体管，但并非局限于此，所述第二导电型晶体管800也可根据所述第一导电型晶体管200的类型选用为N型晶体管，此处不作过分限制。在所述第二导电型晶体管800中，所述第二源区801及第二漏区803的材质采用SiGe，所述第二沟道区802的材质采用Si，且所述第二导电型晶体管800的掺杂，可在进行EPI生长的过程中进行。有关所述第二导电型晶体管800的材质的选择，并非局限于此，可根据需要进行选择。
作为示例，参阅图9，还包括于显露的所述埋氧层102上形成介质层900的步骤，其中，所述介质层900的材质包括TEOS，但并非局限于此。
参阅图10，形成显露所述第一源区201的环形槽110。
具体的，所述环形槽110的横截面形貌可包括圆环形、方形、三角形等任意多边形，此处不作过分限制。形成所述环形槽110的步骤可包括刻蚀部分所述介质层900的步骤，以在有限的体积内，扩大所述环形槽110的开口面积，便于制备集成度较高、器件密度较大的所述垂直型CMOS结构。
参阅图11，形成覆盖所述环形槽110的底部及侧壁的介电层120。
作为示例，所述介电层120包括氧化层及高K介电层，其中，所述氧化层包括采用ALD法形成的SiO2层121，所述高K介电层包括采用ALD法形成的HfO2层，以提高器件的防漏电性能及稳定性，所述介电层120的材质的选择并非局限于此，其中，所述介电层120的作用包括应用为栅介质层。
参阅图12，于所述环形槽110中，形成第一栅极导电层131。
具体的，形成所述第一栅极导电层131的方法可包括PVD法，在形成所述第一栅极导电层131之后，可进行局部刻蚀的步骤，以便于后续的电性引出，其中，所述第一栅极导电层131的材质可选用金属材质，但所述第一栅极导电层131的材质及制备方法并非局限于此。
参阅图13～图17，于所述环形槽110中，采用倾角环形刻蚀法，去除部分所述介电层120，以显露所述第一漏区203、隔离层700及第二漏区801，并形成公共漏极导电层132。
作为示例，采用倾角环形刻蚀法，形成所述公共漏极导电层132的步骤包括：
形成填充所述环形槽110的电极介电层；
刻蚀所述电极介电层及介电层120，形成倾斜环形槽170，所述倾斜环形槽170显露所述第一漏区203、隔离层700及第二漏区801；
采用含硅有机物180填充所述倾斜环形槽170；
去除部分所述电极介电层及含硅有机物180，以显露所述第一漏区203、隔离层700及第二漏区801；
形成所述公共漏极导电层132。
具体的，参阅图13，先沉积电极第一介电层141，以填充所述环形槽110。接着，形成DARC层150与PR层160，通过曝光、显影，图形化所述DARC层150，形成预刻蚀窗口，其中，通过控制掩膜版的开孔的位置，可控制刻蚀角度，以形成所述倾斜环形槽170，参阅图14。参阅图15，在形成所述倾斜环形槽170之后，采用含硅有机物180填充所述倾斜环形槽170，以覆盖并保护显露的所述第一漏区203、隔离层700及第二漏区801。参阅图16及图17，去除部分所述电极第一介电层141及含硅有机物180，并形成所述公共漏极导电层132。其中，所述电极第一介电层141的材质可选为TEOS，所述公共漏极导电层132的材质可选为金属材质，但并非局限于此。
作为示例，所述含硅有机物180包括氢倍半硅氧烷树脂，且去除所述氢倍半硅氧烷树脂的方法包括灰化法。
具体的，参阅图15，先采用刻蚀法，去除部分所述电极第一介电层141及所述含硅有机物180，此时，残留的所述含硅有机物180可对所述第一漏区203、隔离层700及第二漏区801进行保护；参阅图16，而后可通过灰化法去除位于所述第一漏区203、隔离层700及第二漏区801外侧的残留的所述含硅有机物180，以显露所述第一漏区203、隔离层700及第二漏区801，从而可降低损伤，提高器件的稳定性。
作为示例，在去除所述含硅有机物180之后，形成所述公共漏极导电层132之前，还包括在所述第一漏区203形成第一过渡金属层191及在所述第二漏区801形成第二过渡金属层192的步骤；形成的所述第一过渡金属层191覆盖20％～80％的所述第一漏区203，所述第二过渡金属层192覆盖20％～80％的所述第二漏区801。
具体的，所述第一过渡金属层191及第二过渡金属层192的材质包括金属硅化物；由于采用EPI法形成所述第一漏区203、第一保护层401、第二保护层402及第二漏区801，且采用ALD法形成所述隔离层700，因此可仅在显露的所述第一漏区203及第二漏区801的表面形成金属硅化物，即所述第一过渡金属层191及第二过渡金属层192，以降低电阻。为了进一步的提高器件的稳定性，优选在形成所述倾斜环形槽170时，通过控制刻蚀倾斜角，使得所述倾斜环形槽170的底部边界分别位于漏区的20％～80％处，如图14，从而可形成覆盖20％～80％的所述第一漏区203的所述第一过渡金属层191，及覆盖20％～80％的所述第二漏区801的所述第二过渡金属层192，以进一步的提高器件的稳定性，如图17。
参阅图18，在形成所述第一过渡金属层191及第二过渡金属层192之后，还包括沉积电极第二介电层142的步骤，以进一步的提高器件的稳定性，其中所述电极第二介电层142的材质包括TEOS，但并非局限于此。在形成所述公共漏极导电层132之后，还包括刻蚀所述公共漏极导电层132的步骤，以便于后续的电性引出。
需要说明的是图2～图18及图23均显示为自X方向上，形成的所述垂直型CMOS结构的结构示意图，为便于理解，图19～图22还示意了自Y方向上，形成的所述垂直型CMOS结构的结构示意图，以及图24还显示为所述垂直型CMOS结构的俯视结构示意图。
参阅图20，于所述环形槽110中，形成第二栅极导电层133。
具体的，在形成所述第二栅极导电层133之前，包括沉积电极第三介电层143的步骤，以覆盖所述公共漏极导电层132，所述电极第三介电层143的材质可采用TEOS，但并非局限于此。在形成所述第二栅极导电层133之后包括刻蚀所述第二栅极导电层133的步骤，以便于后续的电性引出。参阅图21，在形成所述第二栅极导电层133之后，还包括沉积电极第四介电层144的步骤，以覆盖所述第二栅极导电层133，所述电极第四介电层144的材质可采用TEOS，但并非局限于此。
作为示例，还包括在所述第二导电型晶体管800的上方重复形成所述第一导电型晶体管200及第二导电型晶体管800中的一种或组合的步骤。
具体的，通过在所述第二导电型晶体管800的上方重复形成所述第一导电型晶体管200及第二导电型晶体管800的步骤，可在所述第二导电型晶体管800的上方形成多个垂直堆叠的所述CMOS结构，以提高器件集成度、扩大应用范围，根据需要，也可仅包括在所述第二导电型晶体管800的上方重复形成所述第一导电型晶体管200或第二导电型晶体管800的步骤，此处不作过分限制。
作为示例，参阅图22，还包括采用CMP法，显露所述第二源区803，并形成第二源极导电层134的步骤，但制备方法并非局限于此。
作为示例，在垂向上，形成的所述第一栅极导电层131与所述公共漏极导电层132之间具有夹角θ，且所述第二栅极导电层133位于所述夹角θ中。
具体的，参阅图22，显示为自Y方向上，形成所述垂直型CMOS结构的结构示意图，参阅图23，显示为自X方向上，形成所述垂直型CMOS结构的结构示意图，且参阅图24，显示为自Z轴方向上，形成的所述垂直型CMOS结构的俯视结构示意图。其中，为便于电性引出，本实施例中，优选所述第一栅极导电层131、所述公共漏极导电层132及所述第二栅极导电层133两两垂直设置，但并非局限于此。
参阅图21～图24，本实施例还提供一种垂直型CMOS结构，其中，形成所述垂直型CMOS结构的方法可参阅上述制备方法，但并非局限于此，此处不再赘述。
具体的，所述垂直型CMOS结构包括基底100、第一导电型晶体管200、隔离层700、第二导电型晶体管800、环形槽、介电层120、第一栅极导电层131、公共漏极导电层132及第二栅极导电层133。其中，所述第一导电型晶体管200位于所述基底100上，包括自下而上依次堆叠的第一源区201、第一沟道区202及第一漏区203；所述隔离层700位于所述第一导电型晶体管200上；所述第二导电型晶体管800位于所述隔离层700上，包括自下而上依次堆叠的第二漏区801、第二沟道区802及第二源区803；所述环形槽位于所述第一源区201上，且位于所述第一导电型晶体管200、隔离层700及第二导电型晶体管800的外围；所述介电层120覆盖所述环形槽的底部及侧壁，且显露所述第一漏区201、隔离层700及第二漏区801；所述第一栅极导电层131、公共漏极导电层132及第二栅极导电层133位于所述环形槽中。
作为示例，所述隔离层700的下表面还包括第一保护层401，所述隔离层700的上表面还包括第二保护层402；所述第一保护层包括Si层，所述第二保护层包括Si层，所述隔离层包括SiO2层。
作为示例，所述第一漏区203的表面还包括第一过渡金属层191，所述第二漏区801的表面还包括第二过渡金属层192；所述第一过渡金属层191覆盖20％～80％的所述第一漏区203，所述第二过渡金属层192覆盖20％～80％的所述第二漏区801。
作为示例，在垂向上，所述第一栅极导电层131与所述公共漏极导电层132之间具有夹角θ，且所述第二栅极导电层133位于所述夹角θ中，优选所述第一栅极导电层131、公共漏极导电层132及第二栅极导电层133两两垂直设置。
作为示例，所述第一导电型晶体管200包括N型晶体管或P型晶体管；所述第二导电型晶体管800包括N型晶体管或P型晶体管。
作为示例，所述第二导电型晶体管800上还包括所述第一导电型晶体管200及第二导电型晶体管800中的一种或组合，以提供器件集成密度。如根据需要，可包括在所述第二导电型晶体管800的上方重复形成所述第一导电型晶体管200及第二导电型晶体管800的组合，或仅在所述第二导电型晶体管800的上方重复形成所述第一导电型晶体管200或第二导电型晶体管800，此处不作过分限制。
综上所述，本发明的垂直型CMOS结构及制备方法，在垂向上，形成具有第一导电型晶体管、隔离层及第二导电型晶体管相堆叠的垂直型CMOS结构，以提高单位面积的器件密度；其中，采用掏除牺牲层的方法形成隔离层，且采用倾角环形刻蚀法，并通过填充及去除含硅有机物的方式，形成公共漏极导电层，以制备高质量的器件结构。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种垂直型CMOS结构的制备方法，其特征在于，包括以下步骤：
提供基底；
于所述基底上形成第一导电型晶体管，所述第一导电型晶体管包括自下而上依次堆叠的第一源区、第一沟道区及第一漏区；
于所述第一导电型晶体管上形成隔离层；
于所述隔离层上形成第二导电型晶体管，所述第二导电型晶体管包括自下而上依次堆叠的第二漏区、第二沟道区及第二源区；
形成显露所述第一源区的环形槽；
形成覆盖所述环形槽的底部及侧壁的介电层；
于所述环形槽中，形成第一栅极导电层；
于所述环形槽中，采用倾角环形刻蚀法，去除部分所述介电层，以显露所述第一漏区、隔离层及第二漏区，并形成公共漏极导电层；
于所述环形槽中，形成第二栅极导电层。
2.根据权利要求1所述的垂直型CMOS结构的制备方法，其特征在于，于所述第一导电型晶体管上形成所述隔离层的步骤包括：
于所述第一漏区上形成依次堆叠的第一保护层、牺牲层及第二保护层；
刻蚀部分所述第二保护层及牺牲层，形成显露所述第一保护层的开口；
采用湿法刻蚀，自所述开口掏除部分所述牺牲层，以形成与所述开口连接的沟槽；
填充所述沟槽，形成所述隔离层。
3.根据权利要求2所述的垂直型CMOS结构的制备方法，其特征在于：所述第一保护层与所述牺牲层的选择蚀刻比的范围包括1:200～1:400；所述第二保护层与所述牺牲层的选择蚀刻比的范围包括1:200～1:400；所述第一保护层包括采用EPI法制备的Si层，所述牺牲层包括采用EPI法制备的SiGe层，所述第二保护层包括采用EPI法制备的Si层，且所述湿法刻蚀的刻蚀液包括盐酸；所述隔离层包括采用ALD法制备的SiO2层。
4.根据权利要求1所述的垂直型CMOS结构的制备方法，其特征在于，采用倾角环形刻蚀法，形成所述公共漏极导电层的步骤包括：
形成填充所述环形槽的电极介电层；
刻蚀所述电极介电层及介电层，形成倾斜环形槽，所述倾斜环形槽显露所述第一漏区、隔离层及第二漏区；
采用含硅有机物填充所述倾斜环形槽；
去除部分所述电极介电层及含硅有机物，以显露所述第一漏区、隔离层及第二漏区；
形成所述公共漏极导电层。
5.根据权利要求4所述的垂直型CMOS结构的制备方法，其特征在于：所述含硅有机物包括氢倍半硅氧烷树脂，且去除所述氢倍半硅氧烷树脂的方法包括灰化法。
6.根据权利要求4所述的垂直型CMOS结构的制备方法，其特征在于：在去除所述含硅有机物之后，形成所述公共漏极导电层之前，还包括在所述第一漏区形成第一过渡金属层及在所述第二漏区形成第二过渡金属层的步骤；形成的所述第一过渡金属层覆盖20％～80％的所述第一漏区，所述第二过渡金属层覆盖20％～80％的所述第二漏区。
7.根据权利要求1所述的垂直型CMOS结构的制备方法，其特征在于：在垂向上，形成的所述第一栅极导电层与所述公共漏极导电层之间具有夹角θ，且所述第二栅极导电层位于所述夹角θ中。
8.根据权利要求1所述的垂直型CMOS结构的制备方法，其特征在于：形成所述第一导电型晶体管的方法包括EPI法；形成所述第二导电型晶体管的方法包括EPI法；所述第一导电型晶体管包括N型晶体管或P型晶体管；所述第二导电型晶体管包括N型晶体管或P型晶体管。
9.根据权利要求1所述的垂直型CMOS结构的制备方法，其特征在于：还包括在所述第二导电型晶体管的上方重复形成所述第一导电型晶体管及第二导电型晶体管中的一种或组合的步骤；还包括采用CMP法形成第二源极导电层的步骤。
10.一种垂直型CMOS结构，其特征在于，所述垂直型CMOS结构包括：
基底；
第一导电型晶体管，位于所述基底上，包括自下而上依次堆叠的第一源区、第一沟道区及第一漏区；
隔离层，位于所述第一导电型晶体管上；
第二导电型晶体管，位于所述隔离层上，包括自下而上依次堆叠的第二漏区、第二沟道区及第二源区；
环形槽，位于所述第一源区上，且位于所述第一导电型晶体管、隔离层及第二导电型晶体管的外围；
介电层，所述介电层覆盖所述环形槽的底部及侧壁，且显露所述第一漏区、隔离层及第二漏区；
位于所述环形槽中的第一栅极导电层、公共漏极导电层及第二栅极导电层。
11.根据权利要求10所述的垂直型CMOS结构，其特征在于：所述隔离层的下表面还包括第一保护层，所述隔离层的上表面还包括第二保护层；所述第一保护层包括Si层，所述第二保护层包括Si层，所述隔离层包括SiO2层。
12.根据权利要求10所述的垂直型CMOS结构，其特征在于：所述第一漏区的表面还包括第一过渡金属层，所述第二漏区的表面还包括第二过渡金属层；所述第一过渡金属层覆盖20％～80％的所述第一漏区，所述第二过渡金属层覆盖20％～80％的所述第二漏区。
13.根据权利要求10所述的垂直型CMOS结构，其特征在于：在垂向上，所述第一栅极导电层与所述公共漏极导电层之间具有夹角θ，且所述第二栅极导电层位于所述夹角θ中。
14.根据权利要求10所述的垂直型CMOS结构，其特征在于：所述第一导电型晶体管包括N型晶体管或P型晶体管；所述第二导电型晶体管包括N型晶体管或P型晶体管。
15.根据权利要求10所述的垂直型CMOS结构，其特征在于：所述第二导电型晶体管上还包括所述第一导电型晶体管及第二导电型晶体管中的一种或组合。
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