CN113299555A - 环栅晶体管结构及其制备方法 - Google Patents

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Abstract

本发明提供一种环栅晶体管结构及其制备方法，制备方法包括：提供半导体基底，形成第一器件材料层、第二器件材料层及第三器件材料层并刻蚀，形成器件引出结构，形成栅极层，形成第一接触结构、第二接触结构及栅极接触结构，本发明可以制造高质量的垂直源极，漏极和沟道；本发明可以在外延(EPI)生长时通过掺杂不同材质及浓度的杂质来调控每层的最终浓度，以调整各层间的电阻及优化短沟道效应，上述生长方法可以代替传统的离子注入技术；可以解决在绝缘基底上难以得到高质量的器件沟道的问题，另外，本发明在半导体基底与器件功能结构层之间制备形成隔离结构，提供和比较好的与半导体基底之间的隔离效果，从而可以缓解源漏极的漏电流。

Description

环栅晶体管结构及其制备方法
技术领域
本发明属于半导体器件及其制造，特别是涉及一种环栅晶体管结构及其制备方法。
背景技术
随着集成电路制造工艺的不断发展，半导体器件特别是场效应晶体管(MOSFET)的关键尺寸不断减小，甚至已经降低至10nm及以下节点，而器件的短沟道效应愈发显著，传统的平面器件已经无法达到器件在性能和集成度方面的要求。
随着半导体器件尺寸的不断缩小，环绕栅极(gate-all-around，GAA)的硅纳米线晶体管(silicon nanowire transistor，NW)由于其沟道长度更小，使器件尺寸进一步降低，表现出优越的性能。垂直MOSFET提供了无需复杂的光刻技术就能极大地减小沟道长度的可能性。垂直配置的全栅纳米线场效应晶体管可以被认为是将目前的CMOS技术发展到极限的合适选择选择，其具有优越的的性能/面积比，特别适合制造高密度的静态随机存取存储器(SRAM)单元。此外，在SRAM单元制造过程中，垂直纳米线场效应晶体管发挥着关键作用。然而，现有器件结构中，难以有效制备环栅晶体管结构，现有制备工艺复杂，成本较高，并且一般器件的源漏极与衬底相连接，很容易导致源漏极与衬底之间的漏电流，另外，沟道自绝缘基底(如氧化硅)上生长，难以得到高质量的沟道层。
因此，如何提供一种环栅晶体管结构及其制备方法以解决上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种环栅晶体管结构及其制备方法，用于解决现有技术中难以有效制备高质量垂直环栅晶体管结构及源漏极与衬底之间容易导致漏电的问题。
为实现上述目的及其他相关目的，本发明提供一种环栅晶体管结构的制备方法，所述制备方法包括步骤：
提供半导体基底，并于所述半导体基底上定义出第一区域、位于所述第一区域外围的第二区域以及位于所述第二区域内的第三区域；
于所述第一区域上依次形成第一器件材料层、第二器件材料层及第三器件材料层，并于所述第二区域上形成第一隔离材料层，于所述第三区域上形成第二隔离材料层；
刻蚀所述第一区域上的材料层至所述第一器件材料层中，以形成沟道结构及环绕所述沟道结构的沟槽结构，并至少于所述沟槽结构中填充牺牲材料层；
去除所述第三区域上的材料层至所述第一器件材料层的下表面，以基于所述第一器件材料层显露的侧壁横向生长器件引出结构层，所述第一器件材料层及所述器件引出结构层构成第一器件区，并于所述器件引出结构层上形成第三隔离材料层；
去除所述牺牲材料层，并于去除所述牺牲材料层的所述沟槽结构中填充栅极材料层；
对形成所述栅极材料层后的结构进行平坦化，以使所述沟道结构形成器件沟道以及位于所述器件沟道上的第二器件区，使所述栅极材料层形成环绕所述器件沟道的栅极层，使所述第一隔离材料层形成第一隔离层，使所述第三隔离材料层形成第二隔离层；以及
于所述器件引出结构层上形成与其电连接的第一接触结构，于所述第二器件区上形成与其电连接的第二接触结构，以及于所述栅极层上形成与其电连接的栅极接触结构。
可选地，于所述沟槽结构中填充所述牺牲材料层前还包括步骤：至少于所述沟槽结构的内壁上形成介质结构层，所述牺牲材料层形成于所述介质层结构表面，对形成所述栅极材料层后的结构进行平坦化的过程还包括对所述介质结构层进行平坦化以形成栅介质层的步骤。
可选地，所述介质结构层包括依次形成于所述沟槽结构内壁上的第一介质层及第二介质层，其中，所述第一介质层包括氧化硅层，所述第二介质层包括高介电常数介质层。
可选地，所述介质结构层形成于所述沟槽结构的内壁上并延伸覆盖所述沟槽结构周围的材料层，其中，后续基于所述介质结构层阻挡去除所述沟槽结构中的所述牺牲材料层。
可选地，去除所述第三区域上的材料层至所述第一器件材料层的下表面的步骤包括：
于形成有所述牺牲材料层的结构上依次形成第一掩膜层、第二掩膜层及光刻胶层；
图形化所述光刻胶层并基于图形化的所述光刻胶层对所述第一掩膜层和所述第二掩膜层进行刻蚀，以得到第一图形化掩膜层；
基于所述第一图形化掩膜层对所述第三区域上的材料层进行刻蚀。
可选地，去除所述牺牲材料层的步骤包括：
于形成所述第三隔离材料层的结构上依次形成第三掩膜层、第四掩膜层及光刻胶层；
图形化所述光刻胶层并基于图形化的所述光刻胶层对所述第三掩膜层和所述第四掩膜层进行刻蚀，以得到第二图形化掩膜层；
基于所述第二图形化掩膜层对所述牺牲材料层进行刻蚀。
可选地，对形成所述栅极材料层后的结构进行平坦化后还包括步骤：于所述栅极层、所述第二器件区、所述第一隔离层及所述第二隔离层上形成隔离介质材料层。
可选地，形成所述第一接触结构、所述第二接触结构及所述栅极接触结构前还包括：
于对形成所述栅极材料层后的结构进行平坦化后的结构上依次形成第五掩膜层、第六掩膜层及光刻胶层；
图形化所述光刻胶层并基于图形化的所述光刻胶层对所述第五掩膜层和所述第六掩膜层进行刻蚀，以得到第三图形化掩膜层；
基于所述第三图形化掩膜层对所述第二隔离层进行刻蚀，以于所述第二隔离层中形成显露所述器件引出结构层的开口；
于所述开口中形成绝缘介质填充层，所述绝缘介质填充层填充于所述开口中并至少延伸至所述开口周围的所述第二器件区及所述栅极层上，其中，所述第一接触结构、所述第二接触结构及所述栅极接触结构形成于所述绝缘介质填充层中，且去除所述开口中的所述绝缘介质填充层以形成所述第一接触结构。
可选地，形成所述绝缘介质填充层之前还包括步骤：于所述开口的底部及侧壁上依次形成第一中间层及第二中间层，且所述绝缘介质层形成于所述第二中间层的表面，其中，所述第一中间层包括TEOS层，所述第二中间层包括氮化硅层。
可选地，所述第一接触结构与所述第一器件区之间形成有第一硅化物层，和/或，所述第二接触结构与所述第二器件区之间形成有第二硅化物层。
可选地，形成所述第一器件材料层之前还包括步骤：
于所述半导体基底上依次形成第一外延材料层、第二外延材料层及第三外延材料层；
去除所述第二区域上的所述第二外延材料层及所述第三外延材料层，并于所述第二区域上形成第一绝缘介质层；
去除所述第三区域上的所述第二外延材料层及所述第三外延材料层；
去除第一区域上的所述第二外延材料层，以于所述第一区域的所述第一外延材料层与其上方的所述第三外延材料层之间形成隔离结构；以及
于所述第三区域上形成第二绝缘介质层。
可选地，去除所述第一区域上的所述第二外延材料层之后还包括步骤：于所述第一区域上的所述第一外延材料层与其上方的所述第三外延材料层之间填充绝缘材料层，所述绝缘材料层构成所述隔离结构。
本发明还提供一种环栅晶体管结构，其中，所述环栅晶体管结构优选采用本发明的制备方法制备得到，当然，也可以采用其他方法制备，其中，所述环栅晶体管结构包括：
半导体基底，所述半导体基底上定义有第一区域、位于所述第一区域外围的第二区域以及位于所述第二区域内的第三区域；
第一器件区，包括相连接的第一器件材料层及器件引出结构层，所述第一器件材料层形成于所述第一区域上，所述器件引出结构层形成于所述第三区域上；
器件沟道，形成于所述第一器件区的部分所述第一器件材料层上；
第二器件区，形成于所述器件沟道上；
栅极层，形成于所述第一区域上，并环绕所述器件沟道；
第一接触结构、第二接触结构及栅极接触结构，所述第一接触结构形成于所述器件引出结构层上并与其电连接，所述第二接触结构形成于所述第二器件区上并与其电连接，所述栅极接触结构形成于所述栅极层上并与其电连接。
可选地，所述第二区域上还形成有第一隔离层，所述第一隔离层、所述器件沟道以及所述第一接触结构的外壁之间形成沟槽结构，所述沟槽结构的内壁与所述栅极层的侧壁之间形成有介质结构层。
可选地，所述介质结构层包括依次形成于所述沟槽结构内壁上的第一介质层及第二介质层，其中，所述第一介质层包括氧化硅层，所述第二介质层包括高介电常数介质层。
可选地，所述第一接触结构与所述第一器件区之间形成有第一硅化物层，和/或，所述第二接触结构与所述第二器件区之间形成有第二硅化物层。
可选地，所述半导体基底的所述第一区域与所述第一器件区之间自下而上依次形成有第一外延材料层、隔离结构以及第二外延材料层。
可选地，所述隔离结构包括空气腔及绝缘材料层中的至少一种。
如上所述，本发明的环栅晶体管结构及其制备方法，可以制造高质量的垂直源极，漏极和沟道，并提供在垂直方向堆叠MOSFET的可能；本发明可以在外延(EPI)生长时通过掺杂不同材质及浓度的杂质来调控每层的最终浓度，以调整各层间的电阻及优化短沟道效应，上述生长方法可以代替传统的离子注入技术；可以解决在绝缘基底上难以得到高质量的器件沟道的问题，另外，本发明在半导体基底与器件功能结构层之间制备形成隔离结构，提供和比较好的与半导体基底之间的隔离效果，从而可以缓解源漏极的漏电流。
附图说明
图1显示为本发明提供的环栅晶体管结构的制备工艺流程图。
图2-34显示为本发明提供的环栅晶体管结构制备中各步骤的结构示意图。
图35显示为图34所得到的器件结构的俯视示意图。
图36显示为图34所得到的器件结构中第一区域对应结构的放大示意图。
元件标号说明
101 半导体基底
102 第一外延材料层
103 第二外延材料层
104 第三外延材料层
105、106、108、109 中间材料层
107 第一绝缘介质层
110 第二绝缘介质层
111 绝缘材料层
112 第一器件材料层
113 第二器件材料层
114 第三器件材料层
115 第一隔离材料层
116 第二隔离材料层
117 第一器件层
118 器件沟道
119 第二器件区
120 第一介质层
121 第二介质层
122 牺牲材料层
123 第一掩膜层
124 第二掩膜层
125 光刻胶层
126 器件引出结构层
127 第三隔离材料层
128 第三掩膜层
129 第四掩膜层
130 光刻胶层
131 沟槽结构
132 栅极材料层
133 中间栅极材料层
134 栅极层
135 第一栅介质层
136 第二栅介质层
137 隔离介质材料层
138 第五掩膜层
139 第六掩膜层
140 光刻胶层
141 开口
142 绝缘介质填充层
143 第一开口
144 第二开口
145 第三开口
146 第一硅化物层
147 第二硅化物层
148 第一过渡层
149 第一接触结构
150 第二过渡层
151 第二接触结构
152 第三过渡层
153 栅极接触结构
S1～S7 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
实施例一：
如图1所示，本发明提供一种环栅晶体管结构的制备方法，所述制备方法包括步骤：
提供半导体基底，并于所述半导体基底上定义出第一区域、位于所述第一区域外围的第二区域以及位于所述第二区域内的第三区域；
于所述第一区域上依次形成第一器件材料层、第二器件材料层及第三器件材料层，并于所述第二区域上形成第一隔离材料层，于所述第三区域上形成第二隔离材料层；
刻蚀所述第一区域上的材料层至所述第一器件材料层中，以形成沟道结构及环绕所述沟道结构的沟槽结构，并至少于所述沟槽结构中填充牺牲材料层；
去除所述第三区域上的材料层至所述第一器件材料层的下表面，以基于所述第一器件材料层显露的侧壁横向生长器件引出结构层，所述第一器件材料层及所述器件引出结构层构成第一器件区，并于所述器件引出结构层上形成第三隔离材料层；
去除所述牺牲材料层，并于去除所述牺牲材料层的所述沟槽结构中填充栅极材料层；
对形成所述栅极材料层后的结构进行平坦化，以使所述沟道结构形成器件沟道以及位于所述器件沟道上的第二器件区，使所述栅极材料层形成环绕所述器件沟道的栅极层，使所述第一隔离材料层形成第一隔离层，使所述第三隔离材料层形成第二隔离层；以及
于所述器件引出结构层上形成与其电连接的第一接触结构，于所述第二器件区上形成与其电连接的第二接触结构，以及于所述栅极层上形成与其电连接的栅极接触结构。
下面将结合附图详细说明本发明的环栅晶体管结构的制备工艺。
如图1中的S1及图2所示，提供半导体基底101，并于所述半导体基底101上定义出第一区域A、位于所述第一区域A外围的第二区域B以及位于所述第二区域B内的第三区域C，其中，所述半导体基底101上各个区域的划分可以参见图35的俯视图，所述第一区域A用于制备环栅晶体管结构，且栅极电性引出结构及源极(或漏极)电性引出制备于该区域，所述第二区域B用于制备环栅晶体管结构之间的介质隔离层，所述第三区C用于制备漏极(或源极)的电性引出结构。其中，所述半导体基底101可以选自Si(硅)衬底、Ge(锗)衬底、Si/SiO2(氧化硅)构成的叠层结构构成的衬底、GaAs(砷化镓)衬底、GaN(氮化镓)衬底、SiC(碳化硅)衬底中的任意一种，也可以选自上述衬底中至少两者构成的叠层结构，当然，还可以是由本领域普通技术人员熟知的任意实现本方案功能的材料构成。另外，可以直接在所述半导体基底101上制备器件的功能结构层，还可以在所述半导体基底101上形成其他材料层之后再在形成的材料层上制备器件的功能结构层，依据实际设计进行选择。
如图2-9所示，作为示例，后续在所述半导体基底101形成第一器件材料层112之前还包括步骤：
首先，如图2所示，于所述半导体基底101上依次形成第一外延材料层102、第二外延材料层103及第三外延材料层104，其中，上述材料层均可以通过外延工艺(EPI)形成，另外，所述第一外延材料层102的材料包括但不限于Si，所述第二外延材料层103的材料包括但不限于SiGe，所述第三外延材料层104的材料包括但不限于Si；
接着，如图3及图4所示，去除所述第二区域B上的所述第二外延材料层103及所述第三外延材料层104，以分别对应形成中间材料层105及106，上述材料层的去除工艺包括但不限于干法刻蚀，并于所述第二区域B上形成第一绝缘介质层107，所述第一绝缘介质层107的材料包括但不限于TEOS，包括但不限于沉积工艺形成，例如化学气相沉积，在一示例中，还包括在沉积TEOS材料层后进行CMP(化学机械研磨)形成第一绝缘介质层107的步骤。
接着，如图5所示，去除所述第三区域C上的所述第二外延材料层103及所述第三外延材料层104，也即在形成中间材料层105和106之后再进一步进行材料层的去除，以分别对应形成中间材料层108及109，上述材料层的去除工艺包括但不限于干法刻蚀工艺；
接着，如图6所示，去除第一区域A上的所述第二外延材料层103，即对形成的中间材料层108进行去除，以于所述第一区域A的所述第一外延材料层102与其上方的所述第三外延材料层104(即形成的中间材料层109)之间形成隔离结构111，其中，可以采用湿法刻蚀工艺去除该层材料层，例如，采用HF去除SiGe；
最后，如图7-9所示，于所述第三区域C上形成第二绝缘介质层110，所述第二绝缘介质层110的材料包括但不限于TEOS，其形成工艺包括但不限于沉积工艺形成，例如化学气相沉积，在一示例中，还包括在沉积TEOS材料层后进行CMP(化学机械研磨)形成第二绝缘介质层110的步骤。在一示例中，所述第一绝缘介质层107、所述第二绝缘介质层110以及所述第三外延材料层104(也即形成的中间材料层109)的上表面相平齐，以用于后续制备器件的功能结构层。
其中，上一步形成的所述隔离结构111可以是空气腔，即去除第一区域A上的所述第二外延材料层103(即形成的中间材料层108)之后不进行其他工艺，便在所述第三区域C上形成第二绝缘介质层110，从而所述第一绝缘介质层107、所述第二绝缘介质层110、所述第一外延材料层102以及所述第三外延材料层104之间形成一个空气腔作为所述隔离结构。另外，如图8-9所示，在另一示例中，去除所述第一区域A上的所述第二外延材料层103之后还包括步骤：于所述第一区域上A的所述第一外延材料层102与其上方的所述第三外延材料层104之间填充绝缘材料层，即于原来的所述中间材料层108的位置填充所述绝缘材料层，所述绝缘材料层构成所述隔离结构111，所述绝缘材料层的材料包括但不限于氧化硅(SiO2)，其形成工艺包括原子层沉积工艺(ALD)，从而可以继续在所述隔离结构111上制备器件的功能结构层。也即在一示例中，通过外延生长SiGe层、Si层，再用HCl或者NH4OH+H2O2或者其它方法去除SiGe层部分形成空的一层，然后用原子层沉积工艺(ALD)生长一层SiO2，从而形成一层氧化物隔绝层或者直接不长膜，直接形成一层air gap，即，得到所述隔离结构111，作为源极或者漏极与基底之间形成隔绝层以减少漏电。通过上述方案，本发明在垂直方向上先外延生长硅材料层，再将硅材料层下方掏空，例如，基于硅与锗化硅的刻蚀选择比不同进行，在掏空的地方沉积氧化硅材料层，可以解决氧化硅与硅单晶的晶格结构不同,在氧化硅上面无法外延单晶硅。进一步，隔离结构的形成减少整个器件与衬底的连接，减少漏电流。
如图1中的S2及图10-11所示，于所述第一区域A上依次形成第一器件材料层112、第二器件材料层113及第三器件材料层114，上述材料层的形成工艺包括但不限于外延工艺(EPI)，其中，所述第一器件材料层112的材料包括但不限于SiGe，所述第二器件材料层113材料包括但不限于Si，所述第三器件材料层114材料包括但不限于SiGe；并于所述第二区域B上形成第一隔离材料层115，于所述第三区域C上形成第二隔离材料层116，其中，所述第一隔离材料层115和所述第二隔离材料层116可以基于同一工艺同时形成，即在所述第一区域A的外围形成整体的隔离材料层，所述第一隔离材料层115及所述第二隔离材料层116的材料均可以是采用沉积工艺形成的TEOS，具体可依实际选择。在一示例中，通过逐次外延生长SiGe层、Si层以及SiGe层，得到垂直方向高质量的单晶源极、沟道以及漏极，从而得到Ptype垂直GAA MOSFET，在另一示例中，通过逐次外延生长SiC层、Si层以及SiC层，得到垂直方向高质量的单晶源极、沟道以及漏极，从而得到N type vertical GAA MOSFET。本发明可以在外延(EPI)生长时通过掺杂不同材质及浓度的杂质来调控每层的最终浓度，以调整各层间的电阻及优化短沟道效应，上述生长方法可以代替传统的离子注入技术。
如图1中的S3及图12-15所示，刻蚀所述第一区域A上的材料层至所述第一器件材料层112中，以形成沟道结构及环绕所述沟道结构的沟槽结构131，并至少于所述沟槽结构131中填充牺牲材料层122；其中，如图12所示，刻蚀停止在所述第一器件材料层112中，使得所述第一器件材料层112形成具有体部及形成在体部上的凸部的结构，定义为第一器件层117，所述第二器件材料层113形成一柱形材料层，定义为器件沟道118，可选地，所述器件沟道118形成在所述第一器件层117的凸部上，刻蚀后所述第三器件材料层115形成一柱形材料层，定义为第二器件区119，其中，该示例中，所述第二器件区119、所述器件沟道118以及所述第一器件层117的凸部可以认为是构成所述沟道结构，所述沟道结构的外壁、所述第一器件层117的体部的上表面以及所述第一隔离材料层115及所述二隔离材料层116的部分侧壁围成所述沟槽结构131。进一步，如图15所示，在所述沟槽结构131中填充牺牲材料层122，其中，所述牺牲材料层122的材料包括但不限于TEOS，其形成工艺包括但不限于沉积工艺形成，例如化学气相沉积，所述牺牲材料层122还可以延伸至所述沟槽结构周围的材料层上。
作为示例，如图13-14所示，于所述沟槽结构131中填充所述牺牲材料层122前还包括步骤：至少于所述沟槽结构131的内壁上形成介质结构层，所述牺牲材料层122形成于所述介质层结构表面，其中，后续对形成所述栅极材料层后的结构进行平坦化的过程还包括对所述介质结构层进行平坦化以形成栅介质层的步骤。
作为示例，所述介质结构层包括依次形成于所述沟槽结构内壁上的第一介质层120及第二介质层121，其中，所述第一介质层120包括氧化硅层，所述第二介质层121包括高介电常数介质层，即高K介质层，例如，采用HfO2及La2O3等介电常数比较高的材料，在一示例中，采用原子层沉积工艺形成所述第一介质层120及所述第二介质层121。
如图1中的S4及图16-19所示，去除所述第三区域C上的材料层至所述第一器件材料层112的下表面，其中，在前述步骤中，所述第一器件材料层112形成第一器件层117，以基于所述第一器件材料层112(形成的所述第一器件层117)显露的侧壁横向生长器件引出结构层126，其生长方式可以是横向外延法(lateral EPI)，即通过选择性外延生长达到上述效果，所述器件引出结构层126的材料包括但不限于SiGe，所述第一器件材料层112(形成的所述第一器件层117)及所述器件引出结构层116构成第一器件区，并于所述器件引出结构层126上形成第三隔离材料层127，所述第三隔离材料层127的材料包括但不限于TEOS，其形成工艺包括但不限于沉积工艺形成，例如化学气相沉积。
作为示例，如图16-17所示，去除所述第三区域C上的材料层至所述第一器件材料层112的下表面的步骤包括：
首先，如图16所示，于形成有所述牺牲材料层122的结构上依次形成第一掩膜层123、第二掩膜层124及光刻胶层125；其中，所述第一掩膜层123的材料包括APF，其形成工艺包括但不限于沉积工艺形成，例如化学气相沉积；所述第二掩膜层124的材料包括SION，其形成工艺包括但不限于沉积工艺形成，例如化学气相沉积。
接着，图形化所述光刻胶层125并基于图形化的所述光刻胶层125对所述第一掩膜层123和所述第二掩膜层124进行刻蚀，以得到第一图形化掩膜层；
接着，如图17所示，基于所述第一图形化掩膜层对所述第三区域C上的材料层进行刻蚀。当然，在一示例中，刻蚀完成后还包括去除剩余的所述第一掩膜层123和剩余的所述第二掩膜层124的步骤。
如图1中的S5及图20-24所示，去除所述牺牲材料层122，并于去除所述牺牲材料层122的所述沟槽结构中填充栅极材料层132。其中，所述栅极材料层132的材料可以是金属材料，例如，栅极金属材料可以根据需要选择高功函数或者低功函数材料，比如：Mo或者TaN等，其形成工艺包括但不限于金属有机化合物化学气相沉淀(MOCVD)。
作为示例，去除所述牺牲材料层122的步骤包括：
如图20所示，于形成所述第三隔离材料层127的结构上依次形成第三掩膜层128、第四掩膜层129及光刻胶层130，其中，所述第三掩膜层128的材料包括APF，其形成工艺包括但不限于沉积工艺形成，例如化学气相沉积；所述第四掩膜层129的材料包括SION，其形成工艺包括但不限于沉积工艺形成，例如化学气相沉积；
如图21所示，图形化所述光刻胶层130并基于图形化的所述光刻胶层130对所述第三掩膜层128和所述第四掩膜层129进行刻蚀，以得到第二图形化掩膜层；
如图22-23所示，基于所述第二图形化掩膜层对所述牺牲材料层122进行刻蚀。当然，在一示例中，刻蚀完成后还包括去除剩余的所述第三掩膜层128和剩余的所述第四掩膜层129的步骤。
如图1中的S6及图25-26所示，对形成所述栅极材料层132后的结构进行平坦化，以使所述沟道结构形成器件沟道118以及位于所述器件沟道118上的第二器件区119，使所述栅极材料层132形成环绕所述器件沟道118的栅极层143，所述第一介质层120形成第一栅介质层135，所述第二介质层121形成第二栅介质层136，所述第一栅介质层135及所述第二栅介质层136构成器件的栅介质层。另外，还可以认为使所述第一隔离材料层115形成第一隔离层，使所述第三隔离材料层127形成第二隔离层。其中，如图25所示，进行上述平坦化的过程中，还包括先去除所述第三隔离材料层127上方凸出的所述栅极材料层132的步骤，得到一上表面处于同一水平面上的结构，即得到中间栅极材料层133，即得到图25所示的半导体结构，再基于上述半导体结构进行平坦化得到所述栅极层134。
作为示例，如图27所示，对形成所述栅极材料层后的结构进行平坦化后还包括步骤：于所述栅极层134、所述第二器件区119、所述第一隔离层及所述第二隔离层上形成隔离介质材料层137，所述隔离介质材料层137的材料包括但不限于氧化硅，其形成工艺包括但不限于沉积工艺形成，例如化学气相沉积。
如图1中的S7及图28-36所示，于所述器件引出结构层126上形成与其电连接的第一接触结构149，于所述第二器件区119上形成与其电连接的第二接触结构151，以及于所述栅极层134上形成与其电连接的栅极接触结构153。其中，图35显示为图34所得到的器件结构的俯视示意图，图36显示为第一区域A对应结构的放大示意图，图中所述部件并不代表视图中直接看到的结构，是为了说明各主要部件的位置关系，这里本领域技术人员可以理解的。
作为示例，形成所述第一接触结构149、所述第二接触结构151及所述栅极接触结构153前还包括：
首先，如图28所示，于对形成所述栅极材料层132后的结构进行平坦化后的结构上依次形成第五掩膜层138、第六掩膜层139及光刻胶层140；
接着，如图28及29所示，图形化所述光刻胶层140并基于图形化的所述光刻胶层对所述第五掩膜层138和所述第六掩膜层139进行刻蚀，以得到第三图形化掩膜层。其中，所述第五掩膜层138的材料包括但不限于APF，其形成工艺包括但不限于沉积工艺形成，例如化学气相沉积；所述第六掩膜层139的材料包括但不限于SION，其形成工艺包括但不限于沉积工艺形成，例如化学气相沉积。
接着，如图30所示，基于所述第三图形化掩膜层对所述第二隔离层(所述第三隔离材料层127)进行刻蚀，以于所述第二隔离层中形成显露所述器件引出结构层126的开口141，另外，形成有隔离介质材料层137时，所述开口141还同时贯穿所述隔离介质材料层137。
接着，如图31及图32所示，于所述开口141中形成绝缘介质填充层142，所述绝缘介质填充层142填充于所述开口141中并至少延伸至所述开口141周围的所述第二器件区119及所述栅极层134上，其中，所述第一接触结构149、所述第二接触结构151及所述栅极接触结构153形成于所述绝缘介质填充层142中。
在一示例中，去除所述开口141中的所述绝缘介质填充层142以形成第一开口143，再在所述第一开口143中形成所述第一接触结构149。其中，在所述绝缘介质填充层142中形成显露所述第二器件区119及所述栅极层134的开口，即所述第二开口144及所述第三开口145，以于上述开口中形成所述第二接触结构151及栅极接触结构153，可以通过刻蚀工艺形成上述开口。另外，在一示例中，在形成所述第一接触结构149、第二接触结构151以及栅极接触结构153之前，还包括于对应开口的侧壁上分别形成第一过渡层148、第二过渡层150以及第三过渡层152的步骤，各过渡层的材料包括但不限于TiN层，所述第一接触结构149、所述第二接触结构151以及所述栅极接触结构153的材料包括但不限于W。
作为示例，形成所述绝缘介质填充层142之前还包括步骤：于所述开口141的底部及侧壁上依次形成第一中间层及第二中间层(图中未示出)，对应图30-图31，且所述绝缘介质填充层142形成于所述第二中间层的表面，其中，所述第一中间层包括但不限于TEOS层，所述第二中间层包括但不限于氮化硅层。
作为示例，如图33所示，可以所述第一接触结构与149所述第一器件区之间形成有第一硅化物层146，也可以在所述第二接触结构151与所述第二器件区119之间形成有第二硅化物层147，当然，在一优选示例中，同时形成所述第一硅化物层146及所述第二硅化物层147。以有利于降低界面处的接触电阻。
如图34-36所述，参见图1-35，本发明还提供一种环栅晶体管结构，其中，所述环栅晶体管结构优选采用本发明的制备方法制备得到，当然，也可以采用其他方法制备，本实施例所提供的环栅晶体管结构的特征及其相关描述可以参见本实施例的所述环栅晶体管结构制备方法中的描述，在此不再赘述，其中，所述环栅晶体管结构包括：半导体基底101、第一器件区、器件沟道118、第二器件区119、栅极层134、第一接触结构149、第二接触结构151及栅极接触结构153，其中：
所述半导体基底101上定义有第一区域A、位于所述第一区域A外围的第二区域B以及位于所述第二区域B内的第三区域C；
所述第一器件区包括相连接的第一器件层117及器件引出结构层126，所述第一器件层117形成于所述第一区域A上，所述器件引出结构层126形成于所述第三区域C上；
所述器件沟道118形成于所述第一器件区的部分所述第一器件材层117上；
所述第二器件区119形成于所述器件沟道118上；
所述栅极层134形成于所述第一区域A上，并至少环绕所述器件沟道118设置；
所述第一接触结构149、所述第二接触结构151及所述栅极接触结构153，所述第一接触结构149形成于所述器件引出结构层126上并与其电连接，所述第二接触结构151形成于所述第二器件区119上并与其电连接，所述栅极接触结构形成于所述栅极层上并与其电连接。
作为示例，所述第二区域B上还形成有第一隔离层，所述第一隔离层、所述器件沟道以及所述第一接触结构的外壁之间形成沟槽结构131，所述沟槽结构131的内壁与所述栅极层134的侧壁之间形成有介质结构层。
作为示例，所述介质结构层包括依次形成于所述沟槽结构内壁上的第一栅介质层135及第二栅介质层136，其中，所述第一栅介质层135包括氧化硅层，所述第二栅介质层136包括高介电常数介质层。
作为示例，所述第一接触结构149与所述第一器件区之间形成有第一硅化物层146，和/或，所述第二接触结构151与所述第二器件区119之间形成有第二硅化物层147。
作为示例，所述半导体基底101的所述第一区域A与所述第一器件区之间自下而上依次形成有第一外延材料层102、隔离结构111以及第二外延材料层103。
作为示例，所述隔离结构111包括空气腔及绝缘材料层中的至少一种。
综上所述，本发明的环栅晶体管结构及其制备方法，可以制造高质量的垂直源极，漏极和沟道，并提供在垂直方向堆叠MOSFET的可能；本发明可以在外延(EPI)生长时通过掺杂不同材质及浓度的杂质来调控每层的最终浓度，以调整各层间的电阻及优化短沟道效应，上述生长方法可以代替传统的离子注入技术；可以解决在绝缘基底上难以得到高质量的器件沟道的问题，另外，本发明在半导体基底与器件功能结构层之间制备形成隔离结构，提供和比较好的与半导体基底之间的隔离效果，从而可以缓解源漏极的漏电流。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种环栅晶体管结构的制备方法，其特征在于，所述制备方法包括步骤：
提供半导体基底，并于所述半导体基底上定义出第一区域、位于所述第一区域外围的第二区域以及位于所述第二区域内的第三区域；
于所述第一区域上依次形成第一器件材料层、第二器件材料层及第三器件材料层，并于所述第二区域上形成第一隔离材料层，于所述第三区域上形成第二隔离材料层；
刻蚀所述第一区域上的材料层至所述第一器件材料层中，以形成沟道结构及环绕所述沟道结构的沟槽结构，并至少于所述沟槽结构中填充牺牲材料层；
去除所述第三区域上的材料层至所述第一器件材料层的下表面，以基于所述第一器件材料层显露的侧壁横向生长器件引出结构层，所述第一器件材料层及所述器件引出结构层构成第一器件区，并于所述器件引出结构层上形成第三隔离材料层；
去除所述牺牲材料层，并于去除所述牺牲材料层的所述沟槽结构中填充栅极材料层；
对形成所述栅极材料层后的结构进行平坦化，以使所述沟道结构形成器件沟道以及位于所述器件沟道上的第二器件区，使所述栅极材料层形成环绕所述器件沟道的栅极层，使所述第一隔离材料层形成第一隔离层，使所述第三隔离材料层形成第二隔离层；以及
于所述器件引出结构层上形成与其电连接的第一接触结构，于所述第二器件区上形成与其电连接的第二接触结构，以及于所述栅极层上形成与其电连接的栅极接触结构。
2.根据权利要求1所述的环栅晶体管结构的制备方法，其特征在于，于所述沟槽结构中填充所述牺牲材料层之前还包括步骤：至少于所述沟槽结构的内壁上形成介质结构层，所述牺牲材料层形成于所述介质层结构表面，对形成所述栅极材料层后的结构进行平坦化的过程还包括对所述介质结构层进行平坦化以形成栅介质层的步骤。
3.根据权利要求2所述的环栅晶体管结构的制备方法，其特征在于，所述介质结构层包括依次形成于所述沟槽结构内壁上的第一介质层及第二介质层，其中，所述第一介质层包括氧化硅层，所述第二介质层包括高介电常数介质层。
4.根据权利要求1所述的环栅晶体管结构的制备方法，其特征在于，所述介质结构层形成于所述沟槽结构的内壁上并延伸覆盖所述沟槽结构周围的材料层，其中，后续基于所述介质结构层阻挡去除所述沟槽结构中的所述牺牲材料层。
5.根据权利要求1所述的环栅晶体管结构的制备方法，其特征在于，去除所述第三区域上的材料层至所述第一器件材料层的下表面的步骤包括：
于形成有所述牺牲材料层的结构上依次形成第一掩膜层、第二掩膜层及光刻胶层；
图形化所述光刻胶层并基于图形化的所述光刻胶层对所述第一掩膜层和所述第二掩膜层进行刻蚀，以得到第一图形化掩膜层；
基于所述第一图形化掩膜层对所述第三区域上的材料层进行刻蚀。
6.根据权利要求1所述的环栅晶体管结构的制备方法，其特征在于，去除所述牺牲材料层的步骤包括：
于形成所述第三隔离材料层的结构上依次形成第三掩膜层、第四掩膜层及光刻胶层；
图形化所述光刻胶层并基于图形化的所述光刻胶层对所述第三掩膜层和所述第四掩膜层进行刻蚀，以得到第二图形化掩膜层；
基于所述第二图形化掩膜层对所述牺牲材料层进行刻蚀。
7.根据权利要求1所述的环栅晶体管结构的制备方法，其特征在于，对形成所述栅极材料层后的结构进行平坦化后还包括步骤：于所述栅极层、所述第二器件区、所述第一隔离层及所述第二隔离层上形成隔离介质材料层。
8.根据权利要求1所述的环栅晶体管结构的制备方法，其特征在于，形成所述第一接触结构、所述第二接触结构及所述栅极接触结构之前还包括步骤：
于对形成所述栅极材料层后的结构进行平坦化后的结构上依次形成第五掩膜层、第六掩膜层及光刻胶层；
图形化所述光刻胶层并基于图形化的所述光刻胶层对所述第五掩膜层和所述第六掩膜层进行刻蚀，以得到第三图形化掩膜层；
基于所述第三图形化掩膜层对所述第二隔离层进行刻蚀，以于所述第二隔离层中形成显露所述器件引出结构层的开口；
于所述开口中形成绝缘介质填充层，所述绝缘介质填充层填充于所述开口中并至少延伸至所述开口周围的所述第二器件区及所述栅极层上，其中，所述第一接触结构、所述第二接触结构及所述栅极接触结构形成于所述绝缘介质填充层中，且去除所述开口中的所述绝缘介质填充层以形成所述第一接触结构。
9.根据权利要求8所述的环栅晶体管结构的制备方法，其特征在于，形成所述绝缘介质填充层之前还包括步骤：于所述开口的底部及侧壁上依次形成第一中间层及第二中间层，且所述绝缘介质层形成于所述第二中间层的表面，其中，所述第一中间层包括TEOS层，所述第二中间层包括氮化硅层。
10.根据权利要求8所述的环栅晶体管结构的制备方法，其特征在于，所述第一接触结构与所述第一器件区之间形成有第一硅化物层，和/或，所述第二接触结构与所述第二器件区之间形成有第二硅化物层。
11.根据权利要求1-10中任意一项所述的环栅晶体管结构的制备方法，其特征在于，形成所述第一器件材料层之前还包括步骤：
于所述半导体基底上依次形成第一外延材料层、第二外延材料层及第三外延材料层；
去除所述第二区域上的所述第二外延材料层及所述第三外延材料层，并于所述第二区域上形成第一绝缘介质层；
去除所述第三区域上的所述第二外延材料层及所述第三外延材料层；
去除第一区域上的所述第二外延材料层，以于所述第一区域的所述第一外延材料层与其上方的所述第三外延材料层之间形成隔离结构；以及
于所述第三区域上形成第二绝缘介质层。
12.根据权利要求11所述的环栅晶体管结构的制备方法，其特征在于，去除所述第一区域上的所述第二外延材料层后还包括步骤：于所述第一区域上的所述第一外延材料层与其上方的所述第三外延材料层之间填充绝缘材料层，所述绝缘材料层构成所述隔离结构。
13.一种环栅晶体管结构，其特征在于，所述环栅晶体管结构包括：
半导体基底，所述半导体基底上定义有第一区域、位于所述第一区域外围的第二区域以及位于所述第二区域内的第三区域；
第一器件区，包括相连接的第一器件层及器件引出结构层，所述第一器件层形成于所述第一区域上，所述器件引出结构层形成于所述第三区域上；
器件沟道，形成于所述第一器件区的部分所述第一器件层上；
第二器件区，形成于所述器件沟道上；
栅极层，形成于所述第一区域上，并环绕所述器件沟道；
第一接触结构、第二接触结构及栅极接触结构，所述第一接触结构形成于所述器件引出结构层上并与其电连接，所述第二接触结构形成于所述第二器件区上并与其电连接，所述栅极接触结构形成于所述栅极层上并与其电连接。
14.根据权利要求13所述的环栅晶体管结构，其特征在于，所述第二区域上还形成有第一隔离层，所述第一隔离层、所述器件沟道以及所述第一接触结构的外壁之间形成沟槽结构，所述沟槽结构的内壁与所述栅极层的侧壁之间形成有介质结构层。
15.根据权利要求14所述的环栅晶体管结构，其特征在于，所述介质结构层包括依次形成于所述沟槽结构内壁上的第一栅介质层及第二栅介质层，其中，所述第一栅介质层包括氧化硅层，所述第二栅介质层包括高介电常数介质层。
16.根据权利要求13所述的环栅晶体管结构，其特征在于，所述第一接触结构与所述第一器件区之间形成有第一硅化物层，和/或，所述第二接触结构与所述第二器件区之间形成有第二硅化物层。
17.根据权利要求13-16中任意一项所述的环栅晶体管结构，其特征在于，所述半导体基底的所述第一区域与所述第一器件区之间自下而上依次形成有第一外延材料层、隔离结构以及第二外延材料层。
18.根据权利要求17所述的环栅晶体管结构，其特征在于，所述隔离结构包括空气腔及绝缘材料层中的至少一种。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023070977A1 (zh) * 2021-10-25 2023-05-04 长鑫存储技术有限公司 半导体结构及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140225184A1 (en) * 2013-02-08 2014-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Inducing Strain in Vertical Semiconductor Columns
CN104900696A (zh) * 2014-03-04 2015-09-09 中芯国际集成电路制造(上海)有限公司 垂直纳米线mos晶体管及其形成方法
CN105047713A (zh) * 2014-04-30 2015-11-11 台湾积体电路制造股份有限公司 隧道场效应晶体管及其制造方法
US20160181362A1 (en) * 2014-12-19 2016-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide Regions in Vertical Gate All Around (VGAA) Devices and Methods of Forming Same
CN105977255A (zh) * 2015-03-13 2016-09-28 台湾积体电路制造股份有限公司 具有为块状半金属的半导体材料的器件及其形成方法
CN106252409A (zh) * 2015-06-15 2016-12-21 台湾积体电路制造股份有限公司 垂直式半导体结构及其制造方法
CN109727976A (zh) * 2017-10-30 2019-05-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140225184A1 (en) * 2013-02-08 2014-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Inducing Strain in Vertical Semiconductor Columns
CN104900696A (zh) * 2014-03-04 2015-09-09 中芯国际集成电路制造(上海)有限公司 垂直纳米线mos晶体管及其形成方法
CN105047713A (zh) * 2014-04-30 2015-11-11 台湾积体电路制造股份有限公司 隧道场效应晶体管及其制造方法
US20160181362A1 (en) * 2014-12-19 2016-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide Regions in Vertical Gate All Around (VGAA) Devices and Methods of Forming Same
CN105977255A (zh) * 2015-03-13 2016-09-28 台湾积体电路制造股份有限公司 具有为块状半金属的半导体材料的器件及其形成方法
CN106252409A (zh) * 2015-06-15 2016-12-21 台湾积体电路制造股份有限公司 垂直式半导体结构及其制造方法
CN109727976A (zh) * 2017-10-30 2019-05-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023070977A1 (zh) * 2021-10-25 2023-05-04 长鑫存储技术有限公司 半导体结构及其制造方法

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