CN103208424B - 用于制造半导体元件的方法及场效应半导体元件 - Google Patents

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Abstract

本发明公开了一种用于制造半导体元件的方法及场效应半导体元件。该方法包括提供半导体本体，该半导体本体具有第一表面，并且由延伸至第一表面的第一半导体材料构成。至少一个沟槽从第一表面延伸到半导体本体中，并且包括与半导体本体绝缘且布置在第一表面下方的栅极电极。该方法还包括：在第一表面上形成具有凹槽的第二绝缘层，该凹槽在投影到第一表面上时与导电区域重叠，在凹槽中形成掩模区域，将第二绝缘层选择性地蚀刻至掩模区域和半导体本体，以使半导体本体在第一表面处露出；在第一表面上沉积第三绝缘层；以及将第三绝缘层蚀刻成使得半导体本体的邻近至少一个沟槽设置的半导体台面在第一表面处露出。

Description

用于制造半导体元件的方法及场效应半导体元件
技术领域
本发明的实施例涉及用于制造具有沟槽接触的半导体元件的方法，这些沟槽接触是自对准的以对栅极电极进行开槽，特别地涉及具有布置在栅极电极下方的场电极的半导体晶体管，并且涉及相关的半导体元件。
背景技术
半导体晶体管、特别是诸如金属氧化物半导体场效应晶体管（MOSFET）或者绝缘栅双极晶体管（IGBT）的场效应控制开关装置已经用于各种应用，包括但不限于，用作电源和电源转换器、电动汽车、空调、以及甚至立体音响系统中的开关。特别是对于能够切换大电流和/或在较高电压下工作的功率器件，低开关损耗常常是期望的。为了减小开关损耗，正在进行减小功率器件的相邻单位单元（unit cell）之间的距离的研发。例如，可以使用自对准技术减小沟槽栅极电极和与晶体管的源极区域和本体区域的接触之间的横向距离。但是，这典型地要求与源极金属的氧化物绝缘必须布置在沟槽中，导致更大的工艺变化。为了补偿这些变化，可以增加沟槽的竖直深度。但是这导致较高的电容。因此，开关损耗可能增加。
因此，需要提供改进的用于形成半导体元件的自对准接触的方法。
发明内容
根据用于制造半导体元件的方法的一个实施例，该方法包括：提供具有半导体本体的半导体器件，该半导体本体具有第一表面并且由延伸到第一表面的第一半导体材料构成。至少一个沟槽从第一表面延伸到半导体本体中并且包括导电区域，该导电区域与半导体本体绝缘并且布置在第一表面下方。该方法还包括：在第一表面上形成具有凹槽的第二绝缘层，该凹槽在投影到第一表面上时与导电区域重叠，在凹槽中形成掩模区域，以及将第二绝缘层选择性地蚀刻至掩模区域和半导体本体，以使半导体本体在第一表面处露出，在第一表面上沉积第三绝缘层，并且将第三绝缘层蚀刻成使得半导体本体的邻近至少一个沟槽布置的半导体台面在第一表面处露出。
根据用于制造半导体元件的方法的一个实施例，该方法包括：提供具有半导体本体的半导体器件，该半导体本体具有第一表面并且由延伸到第一表面的第一半导体材料构成。至少一个沟槽从第一表面延伸到半导体本体中并且包括栅极电极，该栅极电极与半导体本体绝缘并且布置在第一表面下方。该方法还包括：在第一表面上并且在栅极电极上沉积绝缘层，使得该绝缘层具有凹槽，该凹槽在投影到第一表面上时完全地布置在至少一个沟槽内。用非结晶形式的第一半导体材料填充凹槽，以形成掩模区域。
根据用于制造半导体元件的方法的一个实施例，该方法包括：提供具有半导体本体的半导体器件，该半导体本体具有第一表面并且由延伸到第一表面的第一半导体材料构成。至少一个沟槽从第一表面延伸到半导体本体中并且包括栅极电极，该栅极电极与半导体本体绝缘并且布置在第一表面下方。该方法还包括：在第一表面上并且在栅极电极上沉积绝缘层，使得绝缘层具有凹槽，该凹槽在投影到第一表面上时完全地布置在至少一个沟槽内。沉积在绝缘层上电介质材料，并且使用绝缘层作为蚀刻停止件进行等离子蚀刻。
根据场效应半导体元件的一个实施例，该场效应半导体元件包括半导体本体，该半导体本体具有定义竖直方向的第一表面和从第一表面延伸到半导体本体中的至少一个沟槽。至少一个沟槽包括位于第一表面下方并且与半导体本体绝缘的栅极电极。第一金属化结构（metallization）设置在第一表面上并且与半导体本体电接触。绝缘结构布置在栅极电极和第一金属化结构之间。绝缘结构包括氧化硅层，该氧化硅层邻接栅极电极的上表面、在第一表面上方延伸并且包括凹槽，当从上方观看时，该凹槽完全地布置在栅极电极内。绝缘结构还包括布置在凹槽中并且介于氧化硅层和第一金属化结构之间的氮化硅区域。
在阅读以下的详细描述并查看附图之后，本领域技术人员将认识到额外的特征和优点。
附图说明
图中的元件并非一定按比例，而是将重点放在说明本发明的原理上。而且，在图中，相同的参考标号指代相应的部件。在图中：
图1至图8示出了在根据实施例的方法的方法步骤期间穿过半导体器件的竖直横截面；以及
图9至图15示出了在根据另外的实施例的方法的方法步骤期间穿过半导体器件的竖直横截面。
具体实施方式
在以下的详细描述中，参考附图，附图形成其一部分，并且在附图中以例证的方式示出了可以实践本发明的具体实施例。在这点上，方向术语，诸如“顶部（top）”、“底部（bottom）”、“前部（front）”、“后部（back）”、“前面的（leading）”、“后面的（trailing）”等等，参考正在描述的图的方向使用。因为实施例的元件可以定位在许多不同的方向上，所以方向术语用于说明的目的，而绝不是限制性的。应理解，在不偏离本发明的范围的情况下，可以使用其他实施例，并且可以做出结构的或者逻辑的变化。因此，以下的详细描述不应以限制的意义理解，并且本发明的范围由所附权利要求定义。
现在将详细地参考各种实施例，其中的一个或者多个实例在图中示出。每个实例以说明的方式提供，并且不意味着作为本发明的限制。例如，作为一个实施例的一部分而示出或者描述的特征可以用在其他实施例中，或者与其他实施例结合以产生另一实施例。旨在使本发明包括这种修改和变型。使用特定的语言描述实例，该特定的语言不应被解释为限制所附权利要求的范围。附图不是按比例的并且仅仅是为了说明的目的。为了清楚起见，如果没有另作陈述，在不同的图中，相同的元件或者制造步骤已经用相同的标号表示。
如用在该说明书中的术语“水平的（horizontal）”意在描述大体上平行于半导体衬底或者本体的第一或者主水平表面的方向。这可以是例如晶片或者裸片的表面。
如用在该说明书中的术语“垂直的（vertical）”意在描述大体上垂直于第一表面，即，平行于半导体衬底或者本体的第一表面的法线方向布置的方向。
在该说明书中，n掺杂被称为第一导电型，而p掺杂被称为第二导电型。可替换地，半导体器件可以利用相反的掺杂关系形成，使得第一导电型可以是p掺杂，而第二导电型可以是n掺杂。而且，一些图通过在掺杂类型旁边标记“-”或者“+”来示出说明相对掺杂浓度。例如，“n-”意指小于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域大的掺杂浓度。但是，除非另作陈述，指明相对掺杂浓度并非意味着相同相对掺杂浓度的掺杂区域必须具有相同的绝对掺杂浓度。例如，两个不同的n+掺杂区域可以具有不同的绝对掺杂浓度。同样的应用于例如n+掺杂和p+掺杂区域。
在该说明书中描述的具体实施例关于但不限制于形成半导体晶体管器件或者元件的方法，特别是形成场效应晶体管器件的方法。在该说明书内，术语“半导体器件”和“半导体元件”同义地使用。所形成的半导体器件典型地是垂直半导体器件，诸如具有布置在竖直沟槽中的绝缘的场电极以及布置在竖直沟槽中且位于绝缘的场电极上方的绝缘的栅极电极的垂直IGBT或者垂直MOSFET。典型地，所形成的半导体器件是具有用于承载和/或控制负载电流的有源区和外围区的功率半导体器件。
如用在该说明书中的术语“功率半导体器件”意在描述具有高电压和/或高电流开关能力的单个芯片上的半导体器件。换句话说，功率半导体器件旨在用于高电流，典型地在安培范围内。在该说明书内，术语“功率半导体器件”和“功率半导体元件”同义地使用。
如用在该说明书中的术语“场效应”意在描述第一导电型的导电“沟道”的电场的居间形成和/或对第二导电型的半导体区域（典型地为第二导电型的本体区域）中的沟道的导电率和/或形状的控制。由于场效应，穿过沟道区域的单极电流路径形成和/或控制在第一导电型的源极区域或者发射器区域和第一导电型的漂移区域之间。漂移区域可以分别与漏极区域或者集电器区域接触。漏极区域或者集电器区域与漏极或者集电器电极低电阻率地接触。源极区域或者发射器区域与源极或者发射器电极电阻性地接触。
在本说明书的上下文中，术语“栅极电极”意在描述邻近本体区域定位并与本体区域绝缘并且构造成形成和/或控制沟道区域的电极。
在本说明书的上下文中，术语“场电极”和“场电极”意在描述邻近半导体区域（典型地为漂移区域）布置、与半导体区域绝缘、并且构造成通过施加适当的电压（典型地为用于n型漂移区域的负电压）而使半导体区域中的耗尽部分扩张的电极。
在本说明书的上下文中，术语“台面”或者“台面区域”意在描述在两个相邻的在竖直横截面上延伸到半导体衬底或者本体中的沟槽之间的半导体区域。
图1至图8以竖直横截面示出了根据一些实施例的用于形成半导体器件100的方法。这些图示出了在特定的方法步骤期间或者之后穿过半导体本体的竖直横截面。所示出的横截面典型地仅仅对应于穿过半导体器件的有源区的截面，例如对应于穿过半导体器件的单位单元的截面。半导体器件可以包括位于有源区中的多个单位单元。而且，半导体器件可以包括用于接触有源区的电极和/或外围区以形成额外的边缘端接结构（诸如场电极、保护环等）的接触区。
在第一工艺中，设置具有第一表面101和与第一表面101相对的第二表面102的半导体本体110，例如晶片或者衬底110。第一表面101的法线方向en大体上平行于竖直方向。
半导体本体110可以是单个整体单晶材料。半导体本体110包括整体单晶材料120和形成在其上的至少一个外延层130也是可能的。使用外延层130在调节材料的本底掺杂方面提供了更多的自由，因为在一个或者多个外延层的掺杂期间可以调节掺杂浓度。
在图1中示出的示例性实施例中，半导体本体110包括延伸到第二表面102的p+型或者n+型半导体层120和设置在半导体层120上的延伸到第一表面101的p-型或者n-型半导体层130。也可以颠倒掺杂关系。根据待制造的半导体器件，pn结14可以形成在半导体层130和半导体层120之间。
在下文中，主要参考硅（Si）半导体器件说明关于用于形成半导体器件的制造方法的实施例。因此，单晶半导体区域或者层典型地是单晶Si区域或者Si层。但是，应当理解的是，半导体本体40可以由适合于制造半导体器件的任何半导体材料制造。这种材料的实例包括而不限制于，诸如硅（Si）或者锗（Ge）的单体半导体材料、诸如碳化硅（SiC）或者锗化硅（SiGe）的IV族复合半导体材料、诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaP）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或者磷砷化铟镓（InGaAsP）的二元、三元或者四元III-V族半导体材料、以及诸如碲化镉（CdTe）和碲镉汞（HgCdTe）的二元或者三元II-VI族半导体材料。上文中提到的半导体材料也被称为同质结半导体材料。当结合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的实例包括而不限制于，氮化铝镓（AlGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN）、氮化铟镓（InGaN）-氮化铝镓（AlGaN）、硅-碳化硅（SixC1-x）和硅-SiGe异质结半导体材料。对于功率半导体应用，目前主要使用Si、SiC、GaAs和GaN材料。如果半导体本体包括诸如SiC或者GaN（其分别具有高击穿电压和高临界雪崩场强）的高带隙材料，则各自的半导体区域的掺杂可以选择为更高，这减小了接通电阻Ron。
参考图2，说明其他工艺。从第一表面101在半导体本体110中形成（典型地为蚀刻）沟槽150。至少在沟槽150中形成导电区域1，使得导电区域1通过绝缘层5c与半导体本体110绝缘并且布置在第一表面101下方。在待制造的半导体元件中，导电区域1和绝缘层5c典型地分别形成栅极电极和栅极电介质（gate dielectric）。形成导电区域1典型地包括沉积诸如掺杂多晶硅的导电材料并且使沟槽150的邻近第一表面101布置的最上部凹入（recess）。
在该示例性实施例中，导电区域1形成在场电极2上方，该场电极形成在沟槽150的下部中。场电极2通过典型地在沟槽下部中形成场电介质5a的第一绝缘层5a与半导体本体100绝缘。为了这个目的，场电介质5a在沟槽下部中布置在场电极2和沟槽150的底部和侧壁之间。在其他实施例中，沟槽150仅仅包括绝缘层5c和导电区域1。
场电极2例如由金属或者掺杂多晶半导体材料（诸如多晶硅）制成。场电极电介质5a例如由氧化物（诸如氧化硅）制成。
此后，在沟槽150中典型地在场电极2上形成绝缘层5b。在待制造的元件中，绝缘层5b将布置在场电极2和由导电区域1形成的栅极电极之间，并且因此在下文中将被称为电极间电介质。形成电极间电介质5b可以涉及在场电极2上沉积电介质材料的沉积工艺。沉积工艺在水平表面上可以具有比在竖直表面（诸如沟槽上部的侧壁）上高的沉积率。形成电极间电介质5b可以还涉及从第一表面101和沟槽上部的侧壁至少部分地去除所沉积的电介质材料。例如，可以从第一表面101和沟槽上部的侧壁完全地去除电介质材料，而保留场电极2上或上方的。保留在场电极2上的电介质材料形成电极间电介质5b。
此后，典型地在形成电极间电介质5b之后保留的沟槽上部的侧壁上形成栅极电介质5c。栅极电介质5c例如由热氧化工艺形成。
此后，用电极材料填充在形成电极间电介质5b和栅极电介质5c之后保留的沟槽150的上部，从而分别形成导电区域1和栅极电极1。电极材料例如是金属或者掺杂多晶半导体材料（诸如多晶硅）。
绝缘层5a、5b、5c典型地由氧化硅构成，并且在这个实施例中可以被视为是使栅极电极1和场电极2彼此以及与半导体本体110绝缘的共用第一绝缘层或者区域5。
此外，邻近栅极电介质5c在半导体本体110中形成本体区域4，并且例如通过经由第一表面101将掺杂物注入到半导体本体110中而在本体区域4中并且邻近栅极电介质5c形成源极区域3或者发射器区域3。待制造的半导体器件可以作为MOSFET或者IGBT而工作。在涉及形成MOSFET100的实施例中，半导体区域3、32分别形成源极区域3和漏极区域32。在涉及形成IGBT100的实施例中，半导体区域3、32分别形成发射器区域3和集电器区域32。为了清楚起见，半导体区域在下文中主要被称为用于MOSFET。但是这不应被理解为限于MOSFET。例如，被称为源极区域的半导体区域也可以代表在类似的IGBT中的发射器区域。
从第一表面101到它的底部，根据MOSFET的击穿电压等级（即，期望的电压阻断能力），沟槽150的深度可以是在大约0.75μm至大约7.5μm之间。
在一个实施例中，沟槽150的宽度w1（即，邻接台面之间的水平延伸）在大约0.25μm至大约2.5μm之间。场电极电介质5a的厚度例如在大约75nm至大约750nm之间。场电极2典型地具有在沟槽150的深度的大约25%直到几乎100%之间的竖直延伸。在具有例如150V的电压阻断能力的晶体管元件中，沟槽150具有在6μm至7μm之间的深度，并且本体区域4具有在大约0.5μm至1μm之间的竖直尺寸。两个相邻沟槽150之间在水平方向上的距离可以在大约0.3μm至3μm之间，这个距离对应于半导体本体110台面区域在两个沟槽150之间的尺寸。
在竖直横截面中，至少沟槽150的最上部的宽度w1典型地在从大约100nm到大约1μm的范围内，更典型地在大约200nm至500nm之间，例如大约为250nm。
图2示出了例如通过掩模蚀刻使沟槽150在第一表面101处凹入之后的半导体结构。在这种情况下，沟槽150的最上部典型地是露出的。最上部可以从第一表面101在沟槽150中延伸几nm。典型地，露出的沟槽最上部的深度d1在从大约20nm到大约200nm的范围内。
参考图3，在第一表面101上形成第二绝缘层6，使得第二绝缘层6具有凹槽61，该凹槽在投影到第一表面101上时与栅极电极1重叠。典型地，凹槽61在投影到第一表面101上时完全地设置在沟槽150的两个侧壁之内。因此，凹槽的宽度w2典型地小于宽度w1，并且可以仅仅是10nm或者甚至更小。
第二绝缘层6典型地通过第一表面101上的无掩模沉积而形成。用于形成第二绝缘层6的沉积工艺可以是这样的选择性沉积工艺：其具有取决于其上待沉积第二绝缘层6的表面的方向的沉积率。沉积工艺在水平表面上可以具有比在竖直表面上大的沉积率。在一个实施例中，沉积工艺是高密度等离子体（HDP）工艺，以使绝缘层6形成为HDP-氧化物层（高密度等离子体-氧化物层）。HDP工艺是众所周知的等离子体支持的沉积/溅镀工艺，因此不需要进一步说明。典型地，水平表面上的沉积率是竖直表面上（即，竖直沟槽150的露出的侧壁上）的沉积率至少5倍高。水平表面上的沉积率可以例如是竖直表面上的沉积率大约10倍高。因此，可以形成具有凹槽的比较厚的绝缘层6。绝缘层6在水平表面和台面上的竖直厚度d2分别可以达到小于竖直沟槽150的宽度w1的大约2.5倍或者甚至达到小于竖直沟槽150的宽度w1的大约5倍。
但是第二绝缘层6也可以通过保形沉积（conformal deposition）而形成。根据一个实施例，使第二绝缘层6形成为TEOS层（四乙基原硅酸盐层），例如形成为热TEOS或者等离子体增强TEOS（PETEOS）。在这个实施例中，绝缘层6在水平表面上的厚度d2典型地选择成使得2*d2小于竖直沟槽150的宽度w1，以确保形成凹槽61。因此，绝缘层6分别在水平表面和台面上的竖直厚度d2可以达到小于竖直沟槽150的宽度w1的一半。
参考图4，在第二绝缘层6上沉积多晶半导体材料（典型地为多晶硅）层，并且使用例如化学机械抛光（CMP）工艺平面化，以在凹槽61中形成掩模区域7。绝缘层6典型地用作CMP停止件。掩模区域7与沟槽150自对准地形成。
参考图5，将第二绝缘层6选择性地蚀刻至掩模区域7和半导体本体110，以使半导体本体110在第一表面101（即，邻接沟槽150的侧壁的台面）处露出。第二绝缘层6典型地形成为氧化硅。因此典型地使用各向异性氧化蚀刻，以使台面露出。在该工艺中，掩模区域7分别用作掩模和蚀刻停止件。
参考图6，例如通过保形沉积在第一表面101上沉积第三绝缘层8。典型地，第三绝缘层8也通过无掩模沉积形成。第三绝缘层8可以形成为TEOS层、USG层（无掺杂硅酸盐玻璃层）、或者掺杂氧化物层，例如PSG层（磷硅玻璃）、BPSG层（硼磷硅玻璃）或者BSG层（硼硅玻璃）。第三绝缘层8的厚度主要决定待制造的半导体器件100中的隔离件的宽度。
在下文中，第二绝缘层6和第三绝缘层8也分别被称为绝缘层6和另一绝缘层8。
参考图7，将第三绝缘层8蚀刻成使得邻近沟槽150的半导体台面在第一表面101处露出。这典型地通过各向异性蚀刻实现，更典型地通过各向异性氧化物蚀刻实现。因此，相对于沟槽150以自对准的方式形成包括第二绝缘层6和第三绝缘层8的保留部分的绝缘结构60。在待制造的半导体器件100中，绝缘结构60形成源极或者发射器金属和栅极电极1之间的绝缘。绝缘结构60典型地比沟槽150的形成在栅极电极1和第一表面101之间的最上部的宽度w1宽大约50nm到大约100nm。例如，对于大约250nm的沟槽宽度w1，在竖直横截面上，绝缘结构60的宽度可以在从大约350nm到大约450nm的范围内。由于绝缘结构60至多覆盖邻接的台面区域的极小面积，因此可以在小面积需求的情况下形成与台面的自对准接触。这在下文中说明。
绝缘结构60可以用作蚀刻掩模，以便以自对准的方式邻近沟槽150形成浅接触沟槽160。在该工艺中，典型地也去除掩模区域7。此后，可以例如通过沉积掺杂多晶硅区域10a和掺杂物的向外扩散而形成高掺杂本体接触区域41。
此后，可以在第一表面101上沉积形成源极金属化结构或者发射器金属化结构的第一金属化结构10以用于分别电接触半导体区域3、4和41。此外，典型地在第二表面102上形成用于形成漏极金属化结构或者集电器金属化结构的第二金属化结构11。得到的半导体器件100在图8中示出。根据半导体区域31、32的掺杂类型，半导体器件100可以作为MOSFET或者IGBT而工作。
可替换地，第一金属化结构10和邻近沟槽150的台面之间的接触可以大体上形成在第一表面101上或者形成在第一表面处。
使用利用沟槽150的不同拓扑的标准工艺以自对准的方式形成台面和第一电极10之间的接触，并且绝缘结构60突出到第一表面101之外，邻接的台面延伸到第一表面101，如在图6中示出的。将这些工艺执行成使得已经形成在沟槽150中的结构至少在下部中不受影响。因此，这些结构可以大体上与台面接触无关地优化，例如关于电容。因此，可以减小半导体器件的开关损耗。
也可以将用于形成半导体器件100的方法描述为提供具有这样的半导体本体110的半导体器件：该半导体本体具有延伸到第一表面101的第一半导体材料以及从第一表面101延伸到半导体本体110中的至少一个沟槽150。至少一个沟槽150包括栅极电极1，该栅极电极与半导体本体110绝缘并且邻近第一表面101而布置。通过蚀刻使至少一个沟槽150的最上部从第一侧表面101凹入。因此，提供了这样一种半导体器件：其包括具有延伸到第一表面101的第一半导体材料以及从第一表面101延伸到半导体本体110中的至少一个沟槽150的半导体本体110。至少一个沟槽150包括栅极电极1，该栅极电极与半导体本体110绝缘并且布置在第一表面101下方。典型地，在栅极电极1下方形成绝缘的场电极2。
在第一表面102上并在栅极电极1上沉积绝缘层6，使得绝缘层6具有凹槽61，该凹槽在投影到第一表面101上时完全地布置在沟槽150内。典型地，将绝缘层6沉积成使得至少完全地填充至少一个沟槽150。
此后，用非结晶形式的第一半导体材料填充凹槽61，以形成掩模区域7。
典型地，所提供的半导体器件包括位于至少一个沟槽150的下部中的绝缘的场电极2。将栅极电介质区域5c形成为使得栅极电介质区域5c至少在上部中沿至少一个沟槽150的侧壁排列（line）。典型地通过在至少一个沟槽150中在绝缘的场电极2上沉积导电材料（诸如掺杂多晶硅）并进行回蚀刻（back etching）而形成栅极电极1。
根据一个实施例，通过使用掩模区域7作为掩模对绝缘层6进行各向异性蚀刻而形成布置在栅极电极1上并且在第一表面101上方延伸的绝缘结构60。
而且，形成与邻近至少一个沟槽150布置在半导体台面中的本体区域4、源极区域3和发射器区域2中的至少一者的自对准接触。形成自对准接触典型地包括在第一表面101上沉积第三绝缘层8并且对第三绝缘层8进行各向异性蚀刻，以使半导体台面露出。
图9至图15以竖直横截面示出了根据一些实施例的用于形成半导体器件200的方法。这些图也示出了在特定的方法步骤期间或者之后穿过半导体本体的竖直横截面。
用于形成半导体器件200的第一方法步骤与上文中关于用于半导体器件100的图1和2所说明的类似。在形成如在图2中示出的半导体结构200之后，在第一表面101上形成第二绝缘层6，典型地形成为具有凹槽61的TEOS层，凹槽61在投影到第一表面101上时与栅极电极1重叠。将TEOS绝缘层6在水平表面上的厚度d2典型地选择成使得2*d2小于或者大体上等于竖直沟槽150的宽度w1，例如250nm，以确保形成凹槽61。可替换地，第二绝缘层6可以形成为HDP层。
典型地，凹槽61在投影到第一表面101上时完全地布置在沟槽150的两个侧壁和/或栅极电极1内。
此后，通过第二绝缘层6上的沉积形成电介质层7a，典型地为氮化硅层。得到的半导体结构200在图9中示出。
将电介质层7a和第二绝缘层6的材料选择成使得电介质层7a和第二绝缘层6相对于彼此可选择性地蚀刻。典型地，掩模用于沉积电介质层7a。因此，有助于在半导体器件200的没有示出的接触区中形成栅极接触。
参考图10，将电介质层7a选择性地蚀刻至第二绝缘层6，以在凹槽61中形成电介质掩模区域7。这典型地通过等离子蚀刻完成。掩模区域7典型地形成为使得在大体上垂直于第一表面101的横截面中，掩模区域7的宽度w2和沟槽150的宽度w1之间的比小于或者等于大约1:3。
参考图11，将第二绝缘层6选择性地蚀刻至电介质掩模区域7。典型地，工艺具有为掩模区域7的蚀刻速度的至少10倍高（例如达到20倍高）的第二绝缘层6的蚀刻速度。例如，可以使用等离子蚀刻（诸如CHF3等离子蚀刻），以将第二绝缘层6的氧化硅高度选择性地蚀刻至氮化硅掩模区域7。
参考图12，例如通过保形沉积在第一表面101上沉积第三绝缘层8。典型地，第三绝缘层8也通过无掩模沉积形成。第三绝缘层8可以形成为TEOS层、USG层、或者掺杂氧化物层，例如PSG层、BPSG层或者BSG层。第三绝缘层8的厚度主要决定待制造的半导体器件200中的隔离件的宽度。
参考图13，将第三绝缘层8蚀刻成使得邻近沟槽150的半导体台面在第一表面101处露出。这典型地通过各向异性蚀刻实现，更典型地通过各向异性氧化物蚀刻实现。因此，相对于沟槽150以自对准的方式形成包括掩模区域7、第二绝缘层6和第三绝缘层8的保留部分的绝缘结构60。在待制造的半导体器件200中，绝缘结构60形成源极或者发射器金属和栅极电极1之间的绝缘。
参考图14，将绝缘结构60用作蚀刻掩模，以使用例如湿式或者干式硅蚀刻工艺以自对准的方式邻近沟槽150形成浅接触沟槽160。
此后，可以例如通过沉积掺杂多晶硅区域10a和掺杂物的向外扩散而形成高掺杂本体接触区域41。可以分别在第一表面101和第二表面102上沉积第一金属化结构10和第二金属化结构11，与上文中关于图8所说明的类似。在这种情况下，相对于竖直沟槽150以自对准的方式形成与邻近沟槽150布置在半导体台面中的本体区域4、源极区域3和/或发射器区域3的接触。得到的半导体器件200在图15中示出。根据pn结14是否形成在半导体区域31、32之间，半导体器件200也可以被作为IGBT或者MOSFET而工作。
所说明的自对准工艺允许减小工艺变化。因此，可以减小沟槽结构的竖直延伸。因此可以减小器件电容和开关损耗。
也可以将用于形成半导体器件200的方法描述为提供具有这样的半导体本体110的半导体器件：该半导体本体具有第一表面101以及从第一表面101延伸到半导体本体110中的至少一个沟槽150。至少一个沟槽150包括栅极电极1，该栅极电极与半导体本体110绝缘并且布置在第一表面101下方。在第一表面102和栅极电极上沉积绝缘层6，使得绝缘层6具有凹槽61，该凹槽61在投影到第一表面上时完全地布置在沟槽150内。典型地，在沉积绝缘层6之后，至少完全地填充至少一个沟槽150。在凹槽61中形成掩模区域7。形成掩模区域7包括在绝缘层6上沉积电介质材料并且使用绝缘层6作为蚀刻停止件对电介质材料进行等离子蚀刻。
典型地，所提供的半导体器件包括位于至少一个沟槽150的下部中的绝缘的场电极2。将栅极电电介质区域5c形成为使得栅极电介质区域至少在上部中沿至少一个沟槽150的侧壁排列。形成栅极电极1典型地包括在至少一个沟槽150中在绝缘的场电极2上沉积导电材料。
而且，形成与邻近至少一个沟槽150布置在半导体台面中的本体区域4、源极区域3和/或发射器区域3的自对准接触。形成自对准接触典型地包括在第一表面101上沉积第三绝缘层8，并且对第三绝缘层8进行各向异性蚀刻，以使半导体台面露出，并形成布置在栅极电极1上并且在第一表面101上方延伸的绝缘结构60。绝缘结构60可以用于以自对准的方式形成进入半导体本体110中的浅接触沟槽160或者第一表面101上的表面接触。
典型地，绝缘结构60包括氧化硅层6、8，该氧化硅层邻接栅极电极1的上表面、在第一表面101上方延伸并且具有凹槽61，当从上方观看时，该凹槽完全地布置在栅极电极1内。而且，绝缘结构60典型地包括布置在凹槽61中并布置在氧化硅层6、8和第一金属化结构10之间的氮化硅区域7
根据一个实施例，氧化硅层6、8包括由TEOS或者HDP氧化物制成的第一氧化硅区域6和布置在第一氧化硅区域6和第一金属化结构10之间并且由TEOS、USG和掺杂氧化物层中的至少一者制成的第二氧化硅区域8。
根据一个实施例，场效应半导体器件200包括具有定义竖直方向的第一表面101以及从第一表面101延伸到半导体本体110中的至少一个沟槽150的半导体本体110。至少一个沟槽15包括布置在上部中并且布置在第一表面101下方的栅极电极1。第一金属化结构10布置在第一表面上并且与半导体本体110电接触。绝缘结构60布置在栅极电极1和第一金属化结构10之间。绝缘结构60包括氧化硅层6、8，该氧化硅层邻接栅极电极的上表面、在第一表面101上方延伸并且包括凹槽，当从上方观看时，该凹槽完全地布置在栅极电极1内。绝缘结构60还包括被布置在凹槽61中并且布置在氧化硅层6、8和第一金属化结构10之间的氮化硅区域7。
典型地，在竖直横截面上，绝缘结构60具有比沟槽150的最上部的宽度宽大约50nm到大约100nm的宽度。
而且，至少一个沟槽150还在下部中包括与半导体本体110和栅极电极1绝缘的场电极2。
在上文中分别关于图8和图15示出的半导体器件100、200的绝缘结构60形成栅极电极1和典型地形成源极电极或者发射器电极的第一金属化结构10之间的绝缘。在制造半导体器件100、200期间，使用绝缘结构60作为掩模以自对准的方式形成第一金属化结构10和邻接至少一个沟槽150的台面之间的接触。因此，可以减小竖直沟槽的深度和/或相邻沟槽150之间的间距。因此，可以在低接通电阻Ron下改进场效应半导体器件100、200两者的电容特性。
根据用于制造半导体元件的方法的一个实施例，该方法包括：提供具有第一表面的半导体本体，从第一表面在半导体本体中形成沟槽，至少在沟槽的一个或者多个侧壁上形成第一绝缘层，在沟槽中形成导电区域，使得导电区域与半导体本体绝缘，在第一表面上形成具有凹槽的第二绝缘层，该凹槽在投影到第一表面上时与导电区域重叠，以及在凹槽中形成掩模区域。在沟槽中形成导电区域包括沉积导电材料并且使沟槽在第一表面处凹入。该方法还包括将第二绝缘层选择性地蚀刻至掩模区域和半导体本体，以使半导体本体在第一表面处露出。
根据用于制造半导体元件的方法的一个实施例，该方法包括：提供具有半导体本体的半导体器件，该半导体本体具有延伸到第一表面的第一半导体材料以及从第一表面延伸的至少一个沟槽。至少一个沟槽包括栅极电极，该栅极电极与半导体本体绝缘并且邻近第一表面布置。通过蚀刻使至少一个沟槽的最上部从第一侧表面凹入。在第一表面上沉积绝缘层，使得至少完全地填充沟槽，并且绝缘层具有凹槽，该凹槽在投影到第一表面上时完全地布置在沟槽内。用非结晶形式的第一半导体材料填充凹槽，以形成掩模区域。
根据用于制造半导体元件的方法的一个实施例，该方法包括：提供具有半导体本体的半导体器件，该半导体本体具有第一表面和从第一表面延伸的至少一个沟槽。至少一个沟槽包括栅极电极，该栅极电极与半导体本体绝缘并且邻近第一表面布置。通过蚀刻使至少一个沟槽的最上部从第一侧表面凹入。在第一表面上沉积绝缘层，使得至少完全地填充沟槽，并且绝缘层具有凹槽，该凹槽在投影到第一表面上时完全地布置在沟槽内。在绝缘层上沉积电介质材料，并且使用绝缘层作为蚀刻停止件进行等离子蚀刻。
虽然已经描述了本发明的各种示例性实施例，但是对于本领域技术人员而言显然，不偏离本发明的精神和范围的情况下，可以做出各种变化和修改，这将实现本发明的一些优点。对于本领域普通技术人员而言显而易见的是，可以用执行相同功能的其它部件适当地替换。应当注意的是，即使在没有明确提出的情况下，参考具体的附图阐明的特征可以与其它附图的特征进行组合。此外，本发明的方法可以使用适当的处理器指令以全软件实现或者利用硬件逻辑和软件逻辑的组合以混合实现方式实现，以达到相同的结果。对本发明构思的这种修改旨在被所附权利要求覆盖。
诸如“在下面（under）”、“在下方（below）”、“下部（lower）”、“在上方（over）”、“上部（upper）”等的空间关系术语用于使解释一个元件相对于第二元件的定位的描述变得容易。除了与图中描绘的那些方向不同的方向之外，这些术语旨在包含装置的不同方向。此外，还使用诸如“第一”、“第二”等的术语来描述不同的元件、区域、部件等等，并且也并非旨在是限制性的。在整个说明书中，相同的术语指代相同的元件。
如本文中所使用地，术语“具有（having）”、“包含（containing）”、“包括（包括）”、“构成（comprising）”之类是开放性的术语，这些开放性的术语表明存在被陈述的元件或者特征，但是不排除额外的元件或者特征。冠词“一（a）”、“一个（an）”和“该（the）”旨在包括复数和单数，除非上下文中清楚地给出了相反的指示。
在考虑上文中的变型和应用的范围时，应当理解的是，本发明不限于上面的描述，也不限于附图。本发明仅受所附权利要求及其法定等同物限制。

Claims (24)

1.一种用于制造半导体元件的方法，包括：
提供包括半导体本体的半导体器件，所述半导体本体包括延伸至第一表面的第一半导体材料以及从所述第一表面延伸的至少一个沟槽，所述至少一个沟槽包括与所述半导体本体绝缘且布置在所述第一表面下方的导电区域；
在所述第一表面上形成第二绝缘层，所述第二绝缘层包括凹槽，所述凹槽在投影到所述第一表面上时与所述导电区域重叠；
在所述凹槽中形成掩模区域；
将所述第二绝缘层选择性地蚀刻至所述掩模区域和所述半导体本体，以使所述半导体本体在所述第一表面处露出；
在所述第一表面上沉积第三绝缘层；以及
将所述第三绝缘层蚀刻成使得所述半导体本体的邻近所述至少一个沟槽布置的半导体台面在所述第一表面处露出。
2.根据权利要求1所述的方法，其中，在大体上正交于所述第一表面的横截面中，所述至少一个沟槽包括两个侧壁，并且其中，在对所述第二绝缘层进行蚀刻之后并且在投影到所述第一表面时，所述第二绝缘层布置在所述两个侧壁内。
3.根据权利要求1所述的方法，其中，将所述第二绝缘层形成为TEOS或HDP氧化物。
4.根据权利要求1所述的方法，其中，无掩模沉积所述第二绝缘层。
5.根据权利要求1的方法，其中，对所述第二绝缘层进行蚀刻包括各向异性蚀刻。
6.根据权利要求1所述的方法，其中，对所述第二绝缘层进行蚀刻包括以这样的工艺对所述第二绝缘层进行选择性蚀刻：所述工艺具有为所述掩模区域的蚀刻速度的至少10倍高的所述第二绝缘层的蚀刻速度。
7.根据权利要求1所述的方法，其中，形成所述掩模区域包括沉积多晶硅和CMP工艺中的至少一者。
8.根据权利要求1所述的方法，其中，形成所述掩模区域包括以下各项中的至少一者：
沉积电介质材料；以及
将所述电介质材料选择性地回蚀刻至所述第二绝缘层。
9.根据权利要求1所述的方法，其中，将所述掩模区域形成为氮化物。
10.根据权利要求1所述的方法，其中，通过保形沉积形成所述第三绝缘层。
11.根据权利要求1所述的方法，其中，将所述第三绝缘层形成为由TEOS、USG或者掺杂氧化硅构成的层。
12.根据权利要求1所述的方法，其中，对所述第三绝缘层进行蚀刻包括各向异性蚀刻。
13.根据权利要求1所述的方法，其中，所述半导体器件还包括以下各项中的至少一者：
场电极，形成在所述至少一个沟槽的下部中，并且通过第一绝缘层与所述半导体本体绝缘；
栅极电介质区域，形成为使得所述栅极电介质区域至少在上部中沿所述至少一个沟槽的侧壁排列；以及
栅极电极，由所述导电区域形成，并且布置在所述至少一个沟槽中的所述场电极上并与所述场电极绝缘。
14.根据权利要求1所述的方法，在形成所述第二绝缘层之前还包括以下各项中的至少一者：
形成邻近所述至少一个沟槽并延伸至所述第一表面的源极区域或发射器区域；以及
形成邻近所述至少一个沟槽的本体区域，所述本体区域形成两个pn结，所述pn结具有位于所述半导体本体内的邻接的半导体区域。
15.根据权利要求14所述的方法，还包括以下各项中的至少一者：
邻近所述至少一个沟槽在所述半导体本体中形成浅沟槽，以用于接触所述源极区域、所述发射器区域和所述本体区域中的至少一者；以及
形成与所述源极区域、所述发射器区域和所述本体区域中的至少一者电接触的金属化结构。
16.一种用于制造半导体元件的方法，包括：
提供包括半导体本体的半导体器件，所述半导体本体包括延伸至第一表面的第一半导体材料以及从所述第一表面延伸的至少一个沟槽，所述至少一个沟槽包括与所述半导体本体绝缘并布置在所述第一表面下方的栅极电极；
在所述第一表面和所述栅极电极上沉积绝缘层，以使所述绝缘层包括凹槽，所述凹槽在投影到所述第一表面上时完全布置在所述至少一个沟槽内；以及
用非结晶形式的所述第一半导体材料填充所述凹槽，以形成掩模区域。
17.根据权利要求16所述的方法，还包括使用所述掩模区域作为掩模对所述绝缘层进行各向异性蚀刻，以使所述半导体本体在所述第一表面处露出。
18.根据权利要求17所述的方法，还包括以自对准的方式形成与邻近所述至少一个沟槽形成在半导体台面中的本体区域、源极区域和发射器区域中的至少一者的接触，包括以下各项中的至少一者：
在所述第一表面上并在所述掩模区域上沉积另一绝缘层；
对所述另一绝缘层进行各向异性蚀刻，以使所述半导体台面露出，并且形成布置在所述栅极电极上且在所述第一表面上方延伸的绝缘结构；以及
使用所述绝缘结构作为掩模邻近所述至少一个沟槽蚀刻浅接触沟槽。
19.一种用于制造半导体元件的方法，包括：
提供包括半导体本体的半导体器件，所述半导体本体包括延伸至第一表面的第一半导体材料以及从所述第一表面延伸的至少一个沟槽，所述至少一个沟槽包括与所述半导体本体绝缘并布置在所述第一表面下方的栅极电极；
在所述第一表面和所述栅极电极上沉积绝缘层，以使所述绝缘层包括凹槽，所述凹槽在投影到所述第一表面上时完全布置在所述至少一个沟槽内；以及
形成掩模区域，包括在所述绝缘层上沉积电介质材料，并且使用所述绝缘层作为蚀刻停止件对所述电介质材料进行等离子蚀刻。
20.根据权利要求19所述的方法，还包括使用所述掩模区域作为掩模对所述绝缘层进行各向异性蚀刻，以使所述半导体本体在所述第一表面处露出。
21.根据权利要求20所述的方法，还包括以自对准的方式形成与邻近所述至少一个沟槽形成在半导体台面中的本体区域、源极区域和发射器区域中的至少一者的接触，包括以下各项中的至少一者：
在所述第一表面上并在所述掩模区域上沉积另一绝缘层；
对所述另一绝缘层进行各向异性蚀刻，以使所述半导体台面露出，并且形成布置在所述栅极电极上且在所述第一表面上方延伸的绝缘结构；以及
使用所述绝缘结构作为掩模邻近所述至少一个沟槽蚀刻浅接触沟槽。
22.一种场效应半导体元件，包括：
半导体本体，具有定义竖直方向的第一表面；
至少一个沟槽，从所述第一表面延伸到所述半导体本体中，并且包括布置在所述第一表面下方且与所述半导体本体绝缘的栅极电极；
第一金属化结构，布置在所述第一表面上并与所述半导体本体电接触；以及
绝缘结构，布置在所述栅极电极与所述第一金属化结构之间，所述绝缘结构包括氧化硅层，所述氧化硅层邻接所述栅极电极的上表面、在所述第一表面上方延伸并且包括凹槽，当从上方观看时，所述凹槽完全布置在所述栅极电极内，所述绝缘结构还包括布置在所述凹槽中且介于所述氧化硅层与所述第一金属化结构之间的氮化硅区域；
其中，所述氧化硅层包括以下各项中的至少一者：
第一氧化硅区域，布置在所述氮化硅区域下方并且由TEOS和HDP氧化物中的一者构成；以及
第二氧化硅区域，布置在所述第一氧化硅区域与所述第一金属化结构之间并且由TEOS、USG和掺杂氧化物中的至少一者构成。
23.根据权利要求22所述的场效应半导体元件，其中，在竖直横截面中，所述绝缘结构具有比所述至少一个沟槽的最上部的宽度宽50nm到100nm的宽度。
24.根据权利要求22所述的场效应半导体元件，还包括布置在所述至少一个沟槽的下部中且位于所述栅极电极下方的绝缘的场电极。
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