JP2016535460A - パワー半導体装置 - Google Patents

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Abstract

パワー半導体装置（１）は、以下の順：−コレクタ電極（１）、−第２の導電型のコレクタ層（２）、−第１の導電型のドリフト層（３）、−第２の導電型のベース層（４）、−開口（８２）を有する第１の絶縁層（８）、−第１の導電型のエミッタ層（５）であって、前記エミッタ層（５）は、ベース層（４）に接触し、前記エミッタ層（５）は、少なくとも、前記第１の絶縁層（８）または前記ベース層（４）のうちの１つによって、前記ドリフト層（３）から分離される、前記エミッタ層、−第２の導電型のボディ層（６）であって、前記エミッタ層（５）に対して水平方向に配置され、前記第１の絶縁層（８）および前記エミッタ層（５）によって前記ベース層（４）から分離される、前記ボディ層、−前記第１の導電型のソース領域（７）であって、前記ボディ層（６）によって前記エミッタ層（５）から分離される、前記ソース領域，−エミッタ電極（１５）であって、前記ソース領域（７）に接触される前記エミッタ電極、を備える。装置は、さらに、エミッタ電極（１５）に接触するとともに、ベース層（４）から分離される、第２の導電型の第１の層（６５）と、前記第１の層（６５）と前記ベース層（４）との間に配置されるとともに、前記エミッタ層（５）および前記ソース領域（７）から分離される、前記第１の導電型の第２の層（５５）を備える。プレーナＭＩＳゲート電極（９）が、前記エミッタ電極（１５）から水平方向に配置され、対応するＭＩＳチャネル（１００）が、前記プレーナゲート電極（９）の下方において、前記ソース領域（７）、前記ボディ層（６）および前記エミッタ層（５）の間に形成可能である。サイリスタ電流経路（１２０）が、前記エミッタ層（５）、前記ベース層（４）および前記ドリフト層（３）の間に、前記開口（８２）を通じて形成可能であり、ターンオフチャネル（１１０）が、前記プレーナゲート電極（９）の下方に、前記第１の層（６５）、前記第２の層（５５）、前記ベース層（４）から前記ドリフト層（３）へと形成可能である。

Description

技術分野
本発明は、パワーエレクトロニクスの分野に関し、特にパワー半導体装置に関する。
背景技術
発明を実施するための形態
図１において、エミッタスイッチドサイリスタ（ＥＳＴ）の断面図が示されているが、エミッタスイッチドサイリスタは、エミッタ側１７とコレクタ側１２とを有するウェハ１０を含み、エミッタ側１７およびコレクタ側１には、エミッタ電極１５およびコレクタ電極１が配置される。エミッタ側１７において、プレーナゲート電極９が配置され、プレーナゲート電極９は、導電ゲート層９２と、さらなる導電ゲート層９３と、第２の絶縁層９４とを含み、第２の絶縁層９４は、ゲート層９２および９３を、ウェハ１０における第１および第２の導電型の任意の層から絶縁するとともに互いに絶縁する。
ＩＧＢＴと同様に、エミッタ側１７において、ゲート層９１の下方の領域に延在するｎ＋ドープドソース領域７と、ソース領域７を囲むｐドープドベース層４とが配置される。ソース領域７とベース層４とは、エミッタコンタクト領域１８においてエミッタ電極１５に接触する。装置はさらに、エミッタ側１７において、第２の絶縁層９４によってエミッタ電極１５から絶縁された、さらなるｎ＋ドープドソース領域７２を含む。さらなるソース領域７２は、ゲート層９１の下方の領域から、さらなるゲート層９３の下方の領域へと延在し、さらなるゲート層９３は、ゲート層９１を完全に囲む。コレクタ電極１に向かって、低い（ｎ−）ドープドドリフト層３と、ｐドープドコレクタ層２とが配置される。
この装置において、ＭＯＳチャネル１００が、ソース領域７からベース層４を介してさらなるソース領域７２へと形成可能である。装置において、サイリスタ電流経路１０５の形態でのさらなるチャネルが、動作中に、さらなるソース領域７２からベース層４を介してドリフト層３へと形成可能である。別のサイリスタ電流経路が、ベース層４からドリフト層３を通じてコレクタ層２へと形成可能である。
ＥＳＴは、ＭＯＳＦＥＴをオフすることによって、サイリスタがオフするように、低電圧ＭＯＳＦＥＴがサイリスタ構造と直列に集積化されたカスケードの概念を用いる。短絡された（shorted）ベース層により、ＩＧＣＴと比較すると、ＥＳＴは、ＭＯＳ電圧制御されたターンオンスイッチと、高い安全動作領域と、取扱故障状態とを与える。そのような装置は、低電圧ＭＯＳＦＥＴブロッキングと、より高いオン状態スナップバック効果に依存して、制限された短絡能力を有する。
また、低電圧ＭＯＳＦＥＴチャネル１００の抵抗により、オン抵抗損失は、従来のＩＧＣＴよりも高い。ベース層４は、ＥＳＴ装置において短絡されているので、ホールの排出によって、サイリスタ構造エンハンスメント効果が減少され、したがってこのことがより高いオン抵抗損失をもたらす。コレクタ層２において生成されるホールは、ベース層４において直接に捕捉され得る。したがって、ソース領域７における電子の注入に寄与することができない。最初に２つのチャネルを通じて導通が生じるので、サイリスタ領域がラッチされる前に、オン状態はスナップバック効果の影響を受ける。
ＵＳ６１６９２９９Ｂ１は、ｐドープドベース層に埋込まれた絶縁層を有するＩＧＢＴを示す。ソース領域は、浮遊ｐボディ層によってエミッタ領域から分離される。ＭＯＳチャネルが、プレーナゲート電極の下方に、ソース領域からボディ層を通じてエミッタ層へと形成される。第１のサイリスタチャネルが、絶縁層における開口とベース層とを通じて、エミッタ層からドリフト層へと形成される。
ＵＳ５２９１０４０Ａは、浮遊ｐボディ層によって囲まれたｎソース領域を有するサイリスタを示し、浮遊ｐボディ層は、別のｎドープド層によって水平方向に終端される。ｐボディ層内において、ボディ層を２つの領域に分離する絶縁層が配置される。別のｐドープド層が、エミッタ電極に接続され、ｐベース層からエミッタ電極へのターンオフチャネルを形成する。この装置は、２つの異なるゲートを必要とする。
発明の開示
本発明の目的は、オン状態において電流が伝達されるときに、ホール排出効果によってホールの損失が生じるのを避ける、パワー半導体装置を提供することである。
この目的は、第１の導電型および第１の導電型と異なる第２の導電型の層を有する少なくとも４層構造を有するパワー半導体装置を提供することにより達成される。前記構造は、次の順序に従って、以下を備える：
−コレクタ電極、
−第２の導電型のコレクタ層、
−第１の導電型のドリフト層、
−第２の導電型のベース層、
−開口を有する第１の絶縁層、
−第１の導電型を有するエミッタ層であって、前記エミッタ層はベース層と接触し、前記エミッタ層は、第１の絶縁層またはベース層のうちの少なくとも１つによってドリフト層から分離されるエミッタ層、
−第２の導電型のボディ層であって、エミッタ層に対して水平方向に配置され、ボディ層は、第１の分離層およびエミッタ層によってベース層から分離される、ボディ層、
−第１の導電型のソース領域であって、ボディ層によってエミッタ層から分離されるソース領域、
−エミッタ電極であって、エミッタコンタクト領域においてソース領域と少なくとも接触するエミッタ電極。
装置は、さらに、ｐドープされた第１の層を有し、第１の層は、エミッタ電極に接触するとともに、ベース層とｎドープされた第２の層とから分離され、ｎドープされた第２の層は、第１の層とベース層との間に配置されるとともに、エミッタ層とソース領域とから分離される。
プレーナゲート電極が、エミッタ電極から水平方向に配置され、プレーナゲート電極は、電気的に導通するゲート層と、第２の絶縁層とを含み、第２の絶縁層は、ゲート層を第１または第２の導電型の任意の層から絶縁するとともに、エミッタ電極から絶縁する。
ＭＩＳチャネルが、ソース領域と、ボディ層と、エミッタ層との間に形成可能である。第１のサイリスタ電流経路が、開口を通じてベース層とドリフト層とエミッタ層との間に形成可能であり、第２のサイリスタ電流経路が、ベース層と、ドリフト層と、コレクタ層との間に形成可能である。
ターンオフチャネルが、プレーナゲート電極の下方において、第１の層、第２の層およびベース層からドリフト層へと形成可能である。
第１の絶縁層の存在により、コレクタ層において生成されるホールはｐボディ層へと流入することができず、エミッタ層において再結合することが避けられる。すなわち、ホール排出効果が避けられる。すべてのホールは、エミッタ領域に流入し、それが再び、高い電子注入を生成する。したがって、この装置では導電損失が極めて低い。有利なことに、エミッタ層は、１０20ｃｍ-3までのドープ濃度を有するように高くドープされ、したがってホールは、効率的にエミッタ層内において破壊されることができ、それがまた、高い電流増幅を達成することを可能にする。
ホール排出を避けることおよび電流増幅は、エミッタにおいて高いプラズマ濃度を可能にし、したがってコレクト層は比較的低いドープとすることができ、たとえばドープ濃度は、１×１０16から１×１０19ｃｍ-3である。すなわち、プラズマ濃度は、エミッタ側においてより高く、そのことが再び高い誘電性スイッチング（hard inductive switching）の間に極めて低いターンオフスイッチングロスを得ることを可能にする。
装置は、第１導電型の高ドープされたエンハンスメント層、すなわち、従来の装置においてはホール排出効果を減少するためにドリフト層とベース層との間に配置されていた層を必要としない。しかしながら、そのようなエンハンスメント層の存在により、従来の装置では、高い電界がブロッキングまたはターンオフの間に生成され、宇宙線により高い故障確率をもたらす。本発明は、ドリフト層とベース層との間の第１の導電型の高ドープ層の存在が回避されるので、本発明に係る装置は、宇宙線によってもたらされる故障率をより低くし、そのことがより高い阻止電圧で動作することを可能にする。
本発明の主題は、以下の文章と、添付の図面とを参照してより詳細に説明されるであろう。
従来技術のＥＳＴ装置を示す。 ボディ層がソース領域によってエミッタ電極から分離される、本発明に従う半導体装置を示す。 ボディ層がエミッタ電極に接触する、本発明に従う別の半導体装置を示す。 ソース領域が第１の絶縁層に延在する、本発明に従う別の半導体装置を示す。 集積化されたホール経路チャネルを含む、本発明に従う他の半導体装置を示す。 集積化されたホール経路チャネルを含む、本発明に従う他の半導体装置を示す。 集積化されたホール経路チャネルを含む、本発明に従う他の半導体装置を示す。 集積化されたホール経路チャネルを含む、本発明に従う他の半導体装置を示す。 集積化されたホール経路チャネルを含む、本発明に従う他の半導体装置を示す。 集積化されたターンオンチャネルを含む、本発明に従う別の半導体装置を示す。 別々のターンオンチャネルを含む、本発明に従う別の半導体装置を示す。 ボディ層がソース領域によってエミッタ電極から分離されるとともにボディコンタクト層を含む、本発明に従う別の半導体装置を示す。
図に用いられる参照符号とその意味は、参照符号のリストにおいて総括される。一般的に、同様のまたは同様の機能を有する部分は同じ参照符号が与えられる。説明される実施の形態は、例であることを意味し、本発明を限定するものではない。
発明を実施するための形態
図２に示すように、本発明のパワー半導体装置は、第１の導電型と、第１の導電型とは異なる第２の導電型の層を有する４層構造を少なくとも有し、ウェハ１０を含み、ウェハ１０上において、エミッタ電極１５がウェハのエミッタ側１７に配置され、コレクタ電極１が、エミッタ側１７の反対側のウェハのコレクタ側１２に配置される。
ウェハは、コレクタ側１２とエミッタ側１７との間にｎドープド層およびｐドープド層を含む。装置は、以下の順序で含む：
−ｐドープドコレクタ層２、
−一定の低い（ｎ−）ドープドドリフト層３、
−ｐドープドベース層４、
−開口（スルーホール）８２を有する第１の絶縁層８、
−高いｎドープドエミッタ層５であって、ドリフト層３よりも高い最大ドープ濃度を有し、エミッタ層５は開口８２においてベース層４に接触し、エミッタ層５は第１の絶縁層８およびベース層４によってドリフト層３から分離される、エミッタ層５、
−ｐドープドボディ層６であって、エミッタ層５に対して水平方向に配置されるとともに、第１の絶縁層８およびエミッタ層５によってベース層４から分離される、ボディ層６、
−第１の導電型のソース領域７であって、ボディ層６によってエミッタ層５から分離され、ソース領域７は、エミッタコンタクト領域１８においてエミッタ電極１５と接触する、ソース領域７。
プレーナゲート電極９が、エミッタコンタクト領域１８から水平方向に配置され、エミッタコンタクト領域１８において、エミッタ電極１５がエミッタ側１７においてソース領域７および、オプションとして他のドープド層と接触する。「水平方向に」とは、２つの層が同じ平面内に配置されることを意味するべきであり、その平面はエミッタ側１７と平行に配置される。複数の層は、同じ平面内にあるべきであるか、または、少なくとも複数の層は、エミッタ側１７に平行な平面において重なるべきである。プレーナゲート電極９は、導電ゲート層９２と第２の絶縁層９４とを含み、第２の絶縁層９４は、ゲート層９２を、ゲート層９２の下方の領域においてウェハ１０のエミッタ側表面へと延在する、ウェハ１０内のｎ型層またはｐ型層から絶縁するとともに、エミッタ電極１５から絶縁する。導電層９２は、ベース層４とエミッタ層５との上方の領域へと延在する。第２の絶縁層９４は、第１の絶縁領域を含み得るが、第１の絶縁領域において、ゲート層９２は第２の絶縁層９４の上方に配置される。すなわち、第１の絶縁領域はゲート層９２およびウェハと、第２の絶縁領域との間に配置され、第２の絶縁領域は、ゲート層９２の上方に（エミッタ電極１５と対向する側に）配置され、したがって、ゲート層９２は、この領域において第２の絶縁領域９４の上方に配置される。第１の絶縁領域は、０．０５．．．０．２μｍの厚さを有し得る。たとえば、第２の絶縁領域は、０．２〜３μｍの厚さを有する。
第２の絶縁層は、絶縁材料から形成され得るが、金属酸化物のような誘電体も絶縁層とみなされるべきである。絶縁層が金属酸化物層である場合において、以下に説明されるチャネルは、ＭＯＳ（金属酸化物半導体）チャネルと呼ぶことができ、一方、そうでない場合、チャネルは、ＭＩＳ（金属絶縁体半導体）チャネルと呼ぶことができる。これらのチャネルは、また、電界誘起反転チャネルと呼ぶことができる。ゲート層９２の材料としては、金属またはポリシリコンのような任意の適切な導電性材料を用いることができる。
装置はさらに、ｐドープされた第１の層６５を含み、第１の層６５は、エミッタ電極１５に接触するとともに、ベース層６およびｎドープされた第２の層５５から分離され、第２の層５５は、第１の層６５とベース層４との間に配置されるとともに、エミッタ層５およびソース領域７から分離される。第１の層６５は、第１の絶縁層８およびエミッタ層５によって、ベース層６から分離される。第２の層５５は、（ソース領域７が同じエミッタ電極コンタクト領域に存在する場合に）ボディ層６によって、ソース領域７から分離される。第１の層６５が第１の絶縁層８へと延在する場合、第１の層６５もまた第２の層５５をソース領域７から分離する。第２の層は、少なくとも第１の絶縁層８およびボディ層６によって、エミッタ層５から分離される。
本装置において、異なる複数の電流経路が形成可能である。ｎ−ＭＩＳチャネル１００が、ソース領域７と、ボディ層６と、エミッタ層５との間に形成可能である。第１のサイリスタ電流経路１２０が、エミッタ層５と、ベース層４と、ドリフト層３との間に、開口８２を通じて形成可能である。第２のサイリスタ電流経路１４０が、ベース層４と、ドリフト層３と、コレクタ層２との間に形成可能である。
ターンオフチャネル１１０は、プレーナゲート電極９の下方において、第１の層６５、第２の層５５、ベース層４からドリフト層３へと形成可能である。
ボディ層６は、図２に示されるように、ソース領域７によってエミッタ電極１５から完全に分離され得るか、または図３に示されるように、エミッタコンタクト開口１８においてエミッタ電極１５と接触し得る。そのような装置の場合、ボディコンタクト層６もまた、エミッタ電極１５に接触する。ボディ層６は、ソース領域７とエミッタ層５との間に配置される。第１の絶縁層８は、ボディ層６を越えて水平方向に延在する。したがって、ベース層４へのボディ層６の接触もなく、ドリフト層３へのボディ層６の接触もない。すなわち、ボディ層６はこれらの層には接触しない。第１の絶縁層８は、この分離を確実にする。図１２に示されるような別の発明の実施の形態において、装置は、高くｐ＋ドープされたボディコンタクト層６２を含み、ボディコンタクト層６２は、エミッタ電極１５との接触において高くドープされた中間層を有するために、エミッタコンタクト領域１８とｐドープドボディ層６との間に配置される。ｐ＋ボディコンタクト層６２は、ｐドープド層がエミッタ電極１５に接触する領域、すなわちエミッタコンタクト領域１８に制限され得る。
ボディコンタクト層６２は、５×１０18／ｃｍ3と５×１０19／ｃｍ3との間の最大ドープ濃度を有し得る。ボディコンタクト層６２とボディ層６とは、異なる層すなわち重なった層として形成され得るが、各々の層のドープ濃度は、エミッタ側１７からの深さ方向に減少する。しかし、ボディコンタクト層６２は、第１の深さまで配置され、第１の深さは、（エミッタ側１７から測定した）ボディ層６の最大深さよりも小さい。ボディコンタクト層６２およびボディ層６は、クロスポイントにおいて、ドープ濃度の不連続な減少が存在するように重なる。
ボディ層６の最大ドープ濃度は、第１の層６５および／またはソース領域７の最大ドープ濃度よりも低くあり得る。ボディ層６の最大ドープ濃度は、ソース領域７（および／または第１の層６５）の最大ドープ濃度の１／１０〜１／１００未満であり得る。第２の層５５の最大ドープ濃度も、そのような範囲内であり得る。例示的な実施形態において、ボディ層６および／または第２の層５５（以下に詳細に説明される）の最大ドープ濃度は、１０16．．．１０18ｃｍ-3の間であり得る。
ベース層４の最大ドープ濃度は、ボディ層６の最大ドープ濃度と同じ範囲であり得る。すなわち、ベース層４の最大ドープ濃度は、ソース領域７（または第１の層）の最大ドープ濃度の１／１０〜１／１００以下であり得る、および／またはベース層４の最大ドープ濃度は、１０16．．．１０18ｃｍ-3の間であり得る。ベース層４とボディ層６とは、少なくとも第１の絶縁層８またはエミッタ層５によって、（すなわちｎドープド層によって）完全に互いに分離される。
ソース領域７は、浅い領域であり得て、ボディ層６においてコレクタ側１２に向けて埋込まれる。代わりに、図４に示されるように、ソース領域７は、エミッタ側１７から第１の絶縁層８へと延在し得る。ソース領域７は、第１の絶縁層８によってベース層４から分離されるとともに、ボディ層６によってエミッタ層５から分離される。ソース領域７の最大ドープ濃度は、１０18．．．１０20ｃｍ-3の間であり得る。第１の層６５（以下に詳細に説明される）の最大ドープ濃度は、同じ範囲、すなわち１０18．．．１０20ｃｍ-3の間であり得る。
エミッタ層５は、例示的には、エミッタ側１７から第１の絶縁層８へと延在する。エミッタ層５は、開口８２においてベース層４と接触する。第１の絶縁層８と開口８２とは、深さ方向に、すなわちエミッタ側１７に対して垂直な方向に、エミッタ５が延在するのを制限する。
例示的な実施の形態において、エミッタ層５の最大ドープ濃度は、ソース領域の最大ドープ濃度よりも低く、１０17ｃｍ-3と１０20ｃｍ-3よりも小さい値との間の範囲または１０18．．．１０19ｃｍ-3の間の範囲であり得る。ソース領域７とエミッタ層５とは、ボディ層６によって互いに完全に分離される。
エミッタ層５は、ボディ層６によってソース領域７から分離されるとともに、ベース層４によってドリフト層３から分離される。したがって、エミッタ層５は、ベース層４からボディ層６を分離する。
第１の絶縁層８は、０．１〜０．５μｍの厚さを有し得る。第１の絶縁層８は、エミッタ側１７から（たとえば、エミッタ電極１５のコンタクト領域１８から）１．０．．．５．０μｍの間の最大深さまで延在し得る。第１の絶縁層８は、（以下に説明する層よりも大きい、エミッタ側１７からの深さにおいて）ソース領域７、エミッタ層５、ボディ層６の下方に配置され、もしボディコンタクト層６２が存在するならばボディコンタクト層６２の下方に配置される。ベース層４は、単に第１の絶縁層８の下方の領域に配置され得る。代わりに、第１の絶縁層８は、ベース層４によって、水平方向および深さ方向に囲まれてもよい。
例示的に、ドリフト層３は、一定の低いドープ濃度を有する。その場合において、ドリフト層３の実質的に一定のドープ濃度は、そのドープ濃度がドリフト層３全体において実質的に均一であるということを意味する。しかし、たとえば用いられるウェハの製造工程のために、ドリフト層内のドーピング濃度が１／５のオーダで変動するということを排除するものではない。ドリフト層３の例示的なドープ濃度は、２×１０12ｃｍ-3と１．５×１０14ｃｍ-3との間である。例示的には、コレクタ側１２に向かって、ベース層４はドリフト層３のみに接触する。すなわち、低ドープされたドリフト層３とｐドープされたベース層４とを完全に分離する、ベース層４とドリフト層３との間に配置された、より高くｎドープされたエンハンスメント層は存在しない。
例示的な実施の形態において、ドリフト層３とコレクタ層２との間にはｎドープドバッファ層が存在し、バッファ層は、ドリフト層３よりも高いドープ濃度を有する。例示的には、バッファ層は、拡散層であり、そのことは層内のドープ濃度が、コレクタ側１２へと向かう方向に、層の最大ドープ濃度まで常に上昇するということを意味する。
別の例示的な実施の形態において、本発明の半導体装置は、逆導電性の装置として形成され、コレクタ層２およびコレクタ層２と交互の平面内に高くドープされたｎ層を含み、それはまたコレクタ電極１に接触する。例示的には、コレクタ層２とｎドープされた層との各々は領域を含み、その領域は通常の方法、すなわちｎドープド領域とｐドープド領域とが交互になるように配置される。
本発明の半導体装置は、追加のホール経路を含み、そこでは、ホールは、装置のターンオフの間にエミッタ電極１５へと流れることができる。そのようなホール経路は、エミッタコンタクト開口の一方の側に集積化され、エミッタコンタクト開口１８は、発明のＭＩＳと、エミッタコンタクト開口１８の他方の側における第１のサイリスタチャネル構造とを有する。そのような構造は、図５から図９において図の左手側に示される。図５から図９に示されるように、そのようなホール経路セルは、ｐ−ＭＩＳチャネル１１０の集積化によって達成され、ｐ−ＭＩＳチャネル１１０は、高ドープされたｐ＋の第１の層６５を含み、第１の層６５は、エミッタコンタクト開口１８においてエミッタ電極１５と接触する。
第１の層６５は、ゲート電極９の下方の領域に延在する。第１の層６５とベース層４との間において、ｎドープされた第２の層５５が配置され、第２の層５５は、ｐドープド層６５とｐドープド層４とを分離する。Ｐ ＭＩＳチャネル１１０は、したがってｐ＋ドープされた第１の層６５と、ｎドープされた第２の層５５と、ｐドープされたベース層４（ＭＩＳチャネル１１０が形成可能なように、同じプレーナゲート電極９の下方に配置される）との間で形成可能である。ソース領域７と同様に、第１の層６５は、図５に示されるように、ｎドープド層（ソース領域７および／または第２の層５５）においてコレクタ側１２に向けて埋込まれた浅い層であり得るか、または図６に示されるように、エミッタ側１７から第１の絶縁層８へと延在し得る。この場合、第２の層５５は、ソース領域７から分離され、浅い第２の層５５の場合には、ソース領域７に接触する。いずれの場合においても、第２の層５５は、ｎドープド層であり、エミッタ層５から分離される。これらのホール経路セルは、Ｐ ＭＩＳチャネル１１０が形成可能な領域において、エミッタ側１７に平行な平面内において延在する。ｐボディコンタクト層がボディ層６とエミッタ電極１５との間の接触を改善して、したがってエミッタ電極１５が高ドープされたボディコンタクト層６２のみを通じてｐドープド層と接触するように配置されるという点において、ｐボディコンタクト層６１は、第１の層６５と異なる。第１の層６５は、プレーナゲート電極９の下方の領域へとエミッタ電極１５接触し、したがってＭＩＳチャネル１１０が形成可能である。当然ながら、高くドープされたｐ層が、プレーナゲート電極９の下方の領域からコンタクト領域に沿ってエミッタ電極１５へと配置され、この層が中央部分におけるボディ接触層として機能するとともに、共通の層の周囲部分における第１の層として機能する共通層となる。
既に述べたように、ソース領域７は、図５および図６に（図４と同様に）示されるように、エミッタ側１７から第１の絶縁層８へと延在するか、またはソース領域７は、ボディ層６においてコレクタ側１２へと向かうように埋込まれる浅い領域であり得る。
浅いソース領域７の場合、ボディ層６は、ソース領域７によってエミッタ電極１５から完全に分離される（図２において、本発明の装置が集積化されたホール経路を有する場合に、ｐ＋の第１の層がまたエミッタ電極１５に接触するという場合を除くのと同様に）、または、ボディ層６は、図８に示すように（図３と同様に）エミッタコンタクト開口１８においてエミッタ電極１５と接触し得る。そのような装置において、ボディ層６もまたエミッタ電極１５に接触する。
１つのエミッタコンタクト開口において、ホールが第１の層６５とベース層４との間で第２の層５５を通じて流れる、ｎ−ＭＩＳチャネル１００とｐ−ＭＩＳチャネル１１０とが開口１８において存在する（図５から図８に示す）。代わりに、（図２から図４に示されるように）１つのエミッタコンタクト開口１８において、ｎ−ＭＩＳチャネル１００のみが存在し、ｐ−ＭＩＳチャネルが存在せず、（図９に示すように）別のエミッタコンタクト開口１８において、ｐ−ＭＩＳチャネル（ターンオフチャネル）１１０のみが存在してもよい。図９は、例示的にそのようなエミッタコンタクトを示し、エミッタコンタクトにおいて、ｐ−ＭＩＳチャネル１１０のみが存在する（ターンオフチャネルが存在しない）。ｐ ＭＩＳチャネル１１０は、図６において、エミッタコンタクト開口１８の左側に示したものと同様であるが、図９においては、そのようなｐ−ＭＩＳチャネルは、また、エミッタコンタクト開口１８の右手側にも存在する。当然ながら、図５から図８に示されたのと同じような任意のｐ ＭＩＳチャネル１１０の設計が、純粋なｐ ＭＩＳチャネルを有するエミッタコンタクト領域１８において用いられることができる。
図５および図６に示された構造に加えて、本発明の半導体装置は、装置をターンオンさせるためにターンオンセルを含むことができる。図１０は、電子経路構造（ｎ ＭＩＳチャネル１１５であり、電子は第２の層５５からベース層４を通じてドリフト層３またはｎドープされた第４の層５７へと流れる）を有することによるターンオンセルの集積化を示す。ベース層４の水平方向の側において、ｎドープされた第４の層５７が配置され得るが、第４の層５７は、第１の主な側１７へと延在するとともに、ドリフト層３よりも高くドープされる。したがって、ベース層４は、第４の層５７において終端する。例示的に、第４の層５７は２つのベース層４の間に配置されて、ベース層４において、ｎ ＭＩＳチャネル１１５は、表面（エミッタ側１７）において形成可能であり、チャネル１１０は、異なるエミッタコンタクト開口１８へと方向づけられる。深さ方向において、第４の層５７は、ゲート電極９の下方およびドリフト層３の上方に配置される。第４の層５７は、ドリフト層３と接触する。２つの隣接するベース層４の間に第４の層５７を配置することによって、ＪＦＥＴ効果が消滅し、集積化されたターンオンセルのために必要となるスペースを小さく保つことができる。第４の層５７は、１×１０14ｃｍ-3から５×１０16ｃｍ-3までの範囲内のドープ濃度を有し得る。例示的な実施の形態において、第４の層５７は、第２の層５５よりも低い最大ドープ濃度を有する。代わりに、第４の層５７は、また、第２の層５５と等しくドープされるかより高くドープされてもよい。
代わりに、第４の層５７が省略されてもよい。それによってドリフト層３は、隣接するｐベース層４の間においてエミッタ側１７に到達する。これは、典型的には、ドリフト層３のドープ濃度がより高い値である場合に有利に適用され得る。
図１１は、別のターンオンセルを示し、ターンオンセルは本発明のＭＩＳチャネル１００の構造およびサイリスタ経路１２０に対して水平方向に配置される。装置は、ターンオンゲート電極９５を有するターンオンセルを含み、ターンオンゲート電極９５は、たとえば図５または図６に示されるような、プレーナゲート電極９およびエミッタ電極１５とは別の電極である。そのようなターンオンセルは、従来技術のＧＴＯから知られている。ターンオンゲート電極９５は、プレーナゲート電極であるが、エミッタ電極１５およびプレーナゲート電極９に対して水平方向に配置される。ターンオンゲート電極９５は、導電層を含み、導電層は、第２の絶縁層９４によって、エミッタ電極１５およびプレーナゲート電極９から絶縁される。ターンオンゲート電極９５の導電層は、ウェハ内において、ｐドープされた第３の層６８のみに接触し、第３の層６８は、たとえば、１×１０18ｃｍ-3から１×１０20ｃｍ-3までの範囲内にあるような、ベース層４よりも高い最大ドープ濃度を有する。
図１１によれば、ターンオンは、正電圧が同時にゲート電極９に印加されて（ｎ ＭＩＳチャネル１００がアクティブである）、電極９５をターンオンさせることによって実現される。ターンオンは、たとえばＧＴＯから知られる従来の方法に従って進行するであろう。一旦サイリスタがターンオンすると、ゲート電極９５からのゲートバイアスが引抜かれることができる。ターンオフは、負のバイアスをゲート電極９２に印加する（ｐ ＭＩＳチャネル１１０がアクティブである）ことによって達成される。ターンオフ動作は、同様に、電極９５への負のバイアスの印加によって増加されることができる。
したがって、図５または図６に示された実施の形態において、および図７または図８に示されたようなターンオンチャネルによって、本発明の半導体装置は、装置をターンオンするためにターンオンセルを含み、ターンオンセルは、（図１０と同様に）同じエミッタコンタクト開口１８において集積化され得るかまたは、（図１１と同様に）装置における別の電極を用いた別の領域において集積化され得る。
ターンオフセルは、ｎ−ＭＩＳチャネル１００および第１のサイリスタ経路１２０が形成可能な領域に形成される。ターンオンセルによって占められる全面積は、ターンオフセルによって占められる全面積の１％と５０％との間であり得る。
本発明によれば、複数の（すなわち少なくとも２つの）半導体装置によってパワー半導体モジュールが形成され得るが、それは共通または別々のウェハに配置され得る。装置は、典型的には規則的に配置される。複数の装置を有するモジュールの場合、ターンオンセルは、デバイス領域の全体にわたって規則的に配置されるが、ターンオフセルとモジュールの終端領域との間の活性領域の境界において、ターンオンセルを配置することも可能である。モジュールは、当業者にとっては周知の終端手段によって終端され得る。モジュールの中央部分における配置の方法と同様に、ターンオンセルの他の配置も可能である。
他の実施形態において、導電型を入れ替えることができる。すなわち、第１の導電型のすべての層（たとえばドリフト層３）は、ｐ型であり、第２の導電型のすべての層（たとえばベース層４）はｎ型である。
なお、「備える（comprising）」との用語は、他の要素またはステップを排除するものではなく、冠詞「ａ」または「ａｎ」は複数を排除するものではない点に留意すべきである。また、異なる実施形態と関連づけられて記述された要素は、組合され得る。また、請求項における参照符号は、請求項の範囲を限定するものと解釈されるべきではないことに留意すべきである。「ＡまたはＢのうちの少なくとも１つ」との用語は、少なくとも、Ａが存在する、またはＢが存在する、またはＡおよびＢが存在するという意味を包含する。
１ コレクタ電極
１２ コレクタ側
１５ エミッタ電極
１７ エミッタ側
１８ エミッタコンタクト領域
２ コレクタ層
３ ドリフト層
４ ベース層
４２ ベースコンタクト層
５ エミッタ層
５５ 第２の層
５７ 第４の層
６ ボディ層
６２ ボディコンタクト層
６５ 第１の層
６８ 第３の層
７ ソース領域
７２ さらなるソース領域
８ 第１の絶縁層
８２ 開口
９ プレーナゲート電極
９２ ゲート層
９３ さらなるゲート層
９４ 第２の電気的絶縁層
９５ ターンオンゲート電極
１００ ｎ−ＭＩＳチャネル
１０５ サイリスタ電流経路
１１０ ｐ−ＭＩＳチャネル
１２０ 第１のサイリスタ電流経路
１４０ 第２のサイリスタ電流経路
技術分野
本発明は、パワーエレクトロニクスの分野に関し、特にパワー半導体装置に関する。
背景技術
発明を実施するための形態
図１において、エミッタスイッチドサイリスタ（ＥＳＴ）の断面図が示されているが、エミッタスイッチドサイリスタは、エミッタ側１７とコレクタ側１２とを有するウェハ１０を含み、エミッタ側１７およびコレクタ側１には、エミッタ電極１５およびコレクタ電極１が配置される。エミッタ側１７において、プレーナゲート電極９が配置され、プレーナゲート電極９は、導電ゲート層９２と、さらなる導電ゲート層９３と、第２の絶縁層９４とを含み、第２の絶縁層９４は、ゲート層９２および９３を、ウェハ１０における第１および第２の導電型の任意の層から絶縁するとともに互いに絶縁する。
ＩＧＢＴと同様に、エミッタ側１７において、ゲート層９１の下方の領域に延在するｎ＋ドープドソース領域７と、ソース領域７を囲むｐドープドベース層４とが配置される。ソース領域７とベース層４とは、エミッタコンタクト領域１８においてエミッタ電極１５に接触する。装置はさらに、エミッタ側１７において、第２の絶縁層９４によってエミッタ電極１５から絶縁された、さらなるｎ＋ドープドソース領域７２を含む。さらなるソース領域７２は、ゲート層９１の下方の領域から、さらなるゲート層９３の下方の領域へと延在し、さらなるゲート層９３は、ゲート層９１を完全に囲む。コレクタ電極１に向かって、低い（ｎ−）ドープドドリフト層３と、ｐドープドコレクタ層２とが配置される。
この装置において、ＭＯＳチャネル１００が、ソース領域７からベース層４を介してさらなるソース領域７２へと形成可能である。装置において、サイリスタ電流経路１０５の形態でのさらなるチャネルが、動作中に、さらなるソース領域７２からベース層４を介してドリフト層３へと形成可能である。別のサイリスタ電流経路が、ベース層４からドリフト層３を通じてコレクタ層２へと形成可能である。
ＥＳＴは、ＭＯＳＦＥＴをオフすることによって、サイリスタがオフするように、低電圧ＭＯＳＦＥＴがサイリスタ構造と直列に集積化されたカスケードの概念を用いる。短絡された（shorted）ベース層により、ＩＧＣＴと比較すると、ＥＳＴは、ＭＯＳ電圧制御されたターンオンスイッチと、高い安全動作領域と、取扱故障状態とを与える。そのような装置は、低電圧ＭＯＳＦＥＴブロッキングと、より高いオン状態スナップバック効果に依存して、制限された短絡能力を有する。
また、低電圧ＭＯＳＦＥＴチャネル１００の抵抗により、オン抵抗損失は、従来のＩＧＣＴよりも高い。ベース層４は、ＥＳＴ装置において短絡されているので、ホールの排出によって、サイリスタ構造エンハンスメント効果が減少され、したがってこのことがより高いオン抵抗損失をもたらす。コレクタ層２において生成されるホールは、ベース層４において直接に捕捉され得る。したがって、ソース領域７における電子の注入に寄与することができない。最初に２つのチャネルを通じて導通が生じるので、サイリスタ領域がラッチされる前に、オン状態はスナップバック効果の影響を受ける。
ＵＳ６１６９２９９Ｂ１は、ｐドープドベース層に埋込まれた絶縁層を有するＩＧＢＴを示す。ソース領域は、浮遊ｐボディ層によってエミッタ領域から分離される。ＭＯＳチャネルが、プレーナゲート電極の下方に、ソース領域からボディ層を通じてエミッタ層へと形成される。第１のサイリスタチャネルが、絶縁層における開口とベース層とを通じて、エミッタ層からドリフト層へと形成される。
ＵＳ５２９１０４０Ａは、浮遊ｐボディ層によって囲まれたｎソース領域を有するサイリスタを示し、浮遊ｐボディ層は、別のｎドープド層によって水平方向に終端される。ｐボディ層内において、ボディ層を２つの領域に分離する絶縁層が配置される。別のｐドープド層が、エミッタ電極に接続され、ｐベース層からエミッタ電極へのターンオフチャネルを形成する。この装置は、２つの異なるゲートを必要とする。
発明の開示
本発明の目的は、オン状態において電流が伝達されるときに、ホール排出効果によってホールの損失が生じるのを避ける、パワー半導体装置を提供することである。
この目的は、第１の導電型および第１の導電型と異なる第２の導電型の層を有する少なくとも４層構造を有するパワー半導体装置を提供することにより達成される。前記構造は、次の順序に従って、以下を備える：
−コレクタ電極、
−第２の導電型のコレクタ層、
−第１の導電型のドリフト層、
−第２の導電型のベース層、
−開口を有する第１の絶縁層、
−第１の導電型を有するエミッタ層であって、前記エミッタ層はベース層と接触し、前記エミッタ層は、第１の絶縁層またはベース層のうちの少なくとも１つによってドリフト層から分離されるエミッタ層、
−第２の導電型のボディ層であって、エミッタ層に対して水平方向に配置され、ボディ層は、第１の分離層およびエミッタ層によってベース層から分離される、ボディ層、
−第１の導電型のソース領域であって、ボディ層によってエミッタ層から分離されるソース領域、
−エミッタ電極であって、エミッタコンタクト領域においてソース領域と少なくとも接触するエミッタ電極。
装置は、さらに、ｐドープされた第１の層を有し、第１の層は、エミッタ電極に接触するとともに、ベース層とｎドープされた第２の層とから分離され、ｎドープされた第２の層は、第１の層とベース層との間に配置されるとともに、エミッタ層とソース領域とから分離される。
プレーナゲート電極が、エミッタ電極から水平方向に配置され、プレーナゲート電極は、電気的に導通するゲート層と、第２の絶縁層とを含み、第２の絶縁層は、ゲート層を第１または第２の導電型の任意の層から絶縁するとともに、エミッタ電極から絶縁する。
ＭＩＳチャネルが、ソース領域と、ボディ層と、エミッタ層との間に形成可能である。第１のサイリスタ電流経路が、開口を通じてベース層とドリフト層とエミッタ層との間に形成可能であり、第２のサイリスタ電流経路が、ベース層と、ドリフト層と、コレクタ層との間に形成可能である。
ターンオフチャネルが、プレーナゲート電極の下方において、第１の層、第２の層およびベース層からドリフト層へと形成可能である。
第１の絶縁層の存在により、コレクタ層において生成されるホールはｐボディ層へと流入することができず、エミッタ層において再結合することが避けられる。すなわち、ホール排出効果が避けられる。すべてのホールは、エミッタ領域に流入し、それが再び、高い電子注入を生成する。したがって、この装置では導電損失が極めて低い。有利なことに、エミッタ層は、１０20ｃｍ-3までのドープ濃度を有するように高くドープされ、したがってホールは、効率的にエミッタ層内において破壊されることができ、それがまた、高い電流増幅を達成することを可能にする。
ホール排出を避けることおよび電流増幅は、エミッタにおいて高いプラズマ濃度を可能にし、したがってコレクト層は比較的低いドープとすることができ、たとえばドープ濃度は、１×１０16から１×１０19ｃｍ-3である。すなわち、プラズマ濃度は、エミッタ側においてより高く、そのことが再び高い誘電性スイッチング（hard inductive switching）の間に極めて低いターンオフスイッチングロスを得ることを可能にする。
装置は、第１導電型の高ドープされたエンハンスメント層、すなわち、従来の装置においてはホール排出効果を減少するためにドリフト層とベース層との間に配置されていた層を必要としない。しかしながら、そのようなエンハンスメント層の存在により、従来の装置では、高い電界がブロッキングまたはターンオフの間に生成され、宇宙線により高い故障確率をもたらす。本発明は、ドリフト層とベース層との間の第１の導電型の高ドープ層の存在が回避されるので、本発明に係る装置は、宇宙線によってもたらされる故障率をより低くし、そのことがより高い阻止電圧で動作することを可能にする。
本発明の主題は、以下の文章と、添付の図面とを参照してより詳細に説明されるであろう。
従来技術のＥＳＴ装置を示す。 ボディ層がソース領域によってエミッタ電極から分離される、本発明に従う半導体装置のためのｎ ＭＩＳチャネルを示す。 ボディ層がエミッタ電極に接触する、本発明に従う別の半導体装置のためのｎ ＭＩＳチャネルを示す。 ソース領域が第１の絶縁層に延在する、本発明に従う別の半導体装置のためのｎ ＭＩＳチャネルを示す。 集積化されたホール経路チャネルを含む、本発明に従う半導体装置のためのｐ ＭＩＳチャネルを示す。 集積化されたホール経路チャネルを含む、本発明に従う半導体装置のためのｐ ＭＩＳチャネルを示す。 集積化されたホール経路チャネルを含む、本発明に従う半導体装置のためのｐ ＭＩＳチャネルを示す。 集積化されたホール経路チャネルを含む、本発明に従う半導体装置のためのｐ ＭＩＳチャネルを示す。 集積化されたホール経路チャネルを含む、本発明に従う半導体装置のためのｐ ＭＩＳチャネルを示す。 集積化されたターンオンチャネルを含む、本発明に従う別の半導体装置を示す。 別々のターンオンチャネルを含む、本発明に従う半導体装置のための別々のチャネルを示す。 ボディ層がソース領域によってエミッタ電極から分離されるとともにボディコンタクト層を含む、本発明に従う別の半導体装置のためのｎ ＭＩＳチャネルを示す。
図に用いられる参照符号とその意味は、参照符号のリストにおいて総括される。一般的に、同様のまたは同様の機能を有する部分は同じ参照符号が与えられる。説明される実施の形態は、例であることを意味し、本発明を限定するものではない。
発明を実施するための形態
図２に示すように、本発明のパワー半導体装置は、第１の導電型と、第１の導電型とは異なる第２の導電型の層を有する４層構造を少なくとも有し、ウェハ１０を含み、ウェハ１０上において、エミッタ電極１５がウェハのエミッタ側１７に配置され、コレクタ電極１が、エミッタ側１７の反対側のウェハのコレクタ側１２に配置される。
ウェハは、コレクタ側１２とエミッタ側１７との間にｎドープド層およびｐドープド層を含む。装置は、以下の順序で含む：
−ｐドープドコレクタ層２、
−一定の低い（ｎ−）ドープドドリフト層３、
−ｐドープドベース層４、
−開口（スルーホール）８２を有する第１の絶縁層８、
−高いｎドープドエミッタ層５であって、ドリフト層３よりも高い最大ドープ濃度を有し、エミッタ層５は開口８２においてベース層４に接触し、エミッタ層５は第１の絶縁層８およびベース層４によってドリフト層３から分離される、エミッタ層５、
−ｐドープドボディ層６であって、エミッタ層５に対して水平方向に配置されるとともに、第１の絶縁層８およびエミッタ層５によってベース層４から分離される、ボディ層６、
−第１の導電型のソース領域７であって、ボディ層６によってエミッタ層５から分離され、ソース領域７は、エミッタコンタクト領域１８においてエミッタ電極１５と接触する、ソース領域７。
プレーナゲート電極９が、エミッタコンタクト領域１８から水平方向に配置され、エミッタコンタクト領域１８において、エミッタ電極１５がエミッタ側１７においてソース領域７および、オプションとして他のドープド層と接触する。「水平方向に」とは、２つの層が同じ平面内に配置されることを意味するべきであり、その平面はエミッタ側１７と平行に配置される。複数の層は、同じ平面内にあるべきであるか、または、少なくとも複数の層は、エミッタ側１７に平行な平面において重なるべきである。プレーナゲート電極９は、導電ゲート層９２と第２の絶縁層９４とを含み、第２の絶縁層９４は、ゲート層９２を、ゲート層９２の下方の領域においてウェハ１０のエミッタ側表面へと延在する、ウェハ１０内のｎ型層またはｐ型層から絶縁するとともに、エミッタ電極１５から絶縁する。導電層９２は、ベース層４とエミッタ層５との上方の領域へと延在する。第２の絶縁層９４は、第１の絶縁領域を含み得るが、第１の絶縁領域において、ゲート層９２は第２の絶縁層９４の上方に配置される。すなわち、第１の絶縁領域はゲート層９２およびウェハと、第２の絶縁領域との間に配置され、第２の絶縁領域は、ゲート層９２の上方に（エミッタ電極１５と対向する側に）配置され、したがって、ゲート層９２は、この領域において第２の絶縁領域９４の上方に配置される。第１の絶縁領域は、０．０５〜０．２μｍの厚さを有し得る。たとえば、第２の絶縁領域は、０．２〜３μｍの厚さを有する。
第２の絶縁層は、絶縁材料から形成され得るが、金属酸化物のような誘電体も絶縁層とみなされるべきである。絶縁層が金属酸化物層である場合において、以下に説明されるチャネルは、ＭＯＳ（金属酸化物半導体）チャネルと呼ぶことができ、一方、そうでない場合、チャネルは、ＭＩＳ（金属絶縁体半導体）チャネルと呼ぶことができる。これらのチャネルは、また、電界誘起反転チャネルと呼ぶことができる。ゲート層９２の材料としては、金属またはポリシリコンのような任意の適切な導電性材料を用いることができる。
装置はさらに、ｐドープされた第１の層６５を含み、第１の層６５は、エミッタ電極１５に接触するとともに、ベース層４およびｎドープされた第２の層５５から分離され、第２の層５５は、第１の層６５とベース層４との間に配置されるとともに、エミッタ層５およびソース領域７から分離される。第１の層６５は、第１の絶縁層８およびエミッタ層５によって、ベース層４から分離される。第２の層５５は、（ソース領域７が同じエミッタ電極コンタクト領域に存在する場合に）ボディ層６によって、ソース領域７から分離される。第１の層６５が第１の絶縁層８へと延在する場合、第１の層６５もまた第２の層５５をソース領域７から分離する。第２の層５５は、少なくとも第１の絶縁層８およびボディ層６によって、エミッタ層５から分離される。
本装置において、異なる複数の電流経路が形成可能である。ｎ−ＭＩＳチャネル１００が、ソース領域７と、ボディ層６と、エミッタ層５との間に形成可能である。第１のサイリスタ電流経路１２０が、エミッタ層５と、ベース層４と、ドリフト層３との間に、開口８２を通じて形成可能である。第２のサイリスタ電流経路１４０が、ベース層４と、ドリフト層３と、コレクタ層２との間に形成可能である。
ターンオフチャネル１１０は、プレーナゲート電極９の下方において、第１の層６５、第２の層５５、ベース層４からドリフト層３へと形成可能である。
ボディ層６は、図２に示されるように、ソース領域７によってエミッタ電極１５から完全に分離され得るか、または図３に示されるように、エミッタコンタクト開口１８においてエミッタ電極１５と接触し得る。ボディ層６は、ソース領域７とエミッタ層５との間に配置される。第１の絶縁層８は、ボディ層６を越えて水平方向に延在する。したがって、ベース層４へのボディ層６の接触もなく、ドリフト層３へのボディ層６の接触もない。すなわち、ボディ層６はこれらの層には接触しない。第１の絶縁層８は、この分離を確実にする。図１２に示されるような別の発明の実施の形態において、装置は、高くｐ＋ドープされたボディコンタクト層６２を含み、ボディコンタクト層６２は、エミッタ電極１５との接触において高くドープされた中間層を有するために、エミッタコンタクト領域１８とｐドープドボディ層６との間に配置される。ｐ＋ボディコンタクト層６２は、ｐドープド層がエミッタ電極１５に接触する領域、すなわちエミッタコンタクト領域１８に制限され得る。
ボディコンタクト層６２は、５×１０18／ｃｍ3と５×１０19／ｃｍ3との間の最大ドープ濃度を有し得る。ボディコンタクト層６２とボディ層６とは、異なる層すなわち重なった層として形成され得るが、各々の層のドープ濃度は、エミッタ側１７からの深さ方向に減少する。しかし、ボディコンタクト層６２は、第１の深さまで配置され、第１の深さは、（エミッタ側１７から測定した）ボディ層６の最大深さよりも小さい。ボディコンタクト層６２およびボディ層６は、クロスポイントにおいて、ドープ濃度の不連続な減少が存在するように重なる。
ボディ層６の最大ドープ濃度は、第１の層６５および／またはソース領域７の最大ドープ濃度よりも低くあり得る。ボディ層６の最大ドープ濃度は、ソース領域７（および／または第１の層６５）の最大ドープ濃度の１／１０〜１／１００未満であり得る。第２の層５５の最大ドープ濃度も、そのような範囲内であり得る。例示的な実施形態において、ボディ層６および／または第２の層５５（以下に詳細に説明される）の最大ドープ濃度は、１０16 と１０18ｃｍ-3の間であり得る。
ベース層４の最大ドープ濃度は、ボディ層６の最大ドープ濃度と同じ範囲であり得る。すなわち、ベース層４の最大ドープ濃度は、ソース領域７（または第１の層）の最大ドープ濃度の１／１０〜１／１００以下であり得る、および／またはベース層４の最大ドープ濃度は、１０16 と１０18ｃｍ-3の間であり得る。ベース層４とボディ層６とは、少なくとも第１の絶縁層８またはエミッタ層５によって、（すなわちｎドープド層によって）完全に互いに分離される。
ソース領域７は、浅い領域であり得て、ボディ層６においてコレクタ側１２に向けて埋込まれる。代わりに、図４に示されるように、ソース領域７は、エミッタ側１７から第１の絶縁層８へと延在し得る。ソース領域７は、第１の絶縁層８によってベース層４から分離されるとともに、ボディ層６によってエミッタ層５から分離される。ソース領域７の最大ドープ濃度は、１０18 と１０20ｃｍ-3の間であり得る。第１の層６５（以下に詳細に説明される）の最大ドープ濃度は、同じ範囲、すなわち１０18 と１０20ｃｍ-3の間であり得る。
エミッタ層５は、例示的には、エミッタ側１７から第１の絶縁層８へと延在する。エミッタ層５は、開口８２においてベース層４と接触する。第１の絶縁層８と開口８２とは、深さ方向に、すなわちエミッタ側１７に対して垂直な方向に、エミッタ５が延在するのを制限する。
例示的な実施の形態において、エミッタ層５の最大ドープ濃度は、ソース領域の最大ドープ濃度よりも低く、１０17ｃｍ-3と１０20ｃｍ-3よりも小さい値との間の範囲または１０18 と１０19ｃｍ-3の間の範囲であり得る。ソース領域７とエミッタ層５とは、ボディ層６によって互いに完全に分離される。
エミッタ層５は、ボディ層６によってソース領域７から分離されるとともに、ベース層４によってドリフト層３から分離される。したがって、エミッタ層５は、ベース層４からボディ層６を分離する。
第１の絶縁層８は、０．１〜０．５μｍの厚さを有し得る。第１の絶縁層８は、エミッタ側１７から（たとえば、エミッタ電極１５のコンタクト領域１８から）１．０と５．０μｍの間の最大深さまで延在し得る。第１の絶縁層８は、（以下に説明する層よりも大きい、エミッタ側１７からの深さにおいて）ソース領域７、エミッタ層５、ボディ層６の下方に配置され、もしボディコンタクト層６２が存在するならばボディコンタクト層６２の下方に配置される。ベース層４は、単に第１の絶縁層８の下方の領域に配置され得る。代わりに、第１の絶縁層８は、ベース層４によって、水平方向および深さ方向に囲まれてもよい。
例示的に、ドリフト層３は、一定の低いドープ濃度を有する。その場合において、ドリフト層３の実質的に一定のドープ濃度は、そのドープ濃度がドリフト層３全体において実質的に均一であるということを意味する。しかし、たとえば用いられるウェハの製造工程のために、ドリフト層内のドーピング濃度が１／５のオーダで変動するということを排除するものではない。ドリフト層３の例示的なドープ濃度は、２×１０12ｃｍ-3と１．５×１０14ｃｍ-3との間である。例示的には、コレクタ側１２に向かって、ベース層４はドリフト層３のみに接触する。すなわち、低ドープされたドリフト層３とｐドープされたベース層４とを完全に分離する、ベース層４とドリフト層３との間に配置された、より高くｎドープされたエンハンスメント層は存在しない。
例示的な実施の形態において、ドリフト層３とコレクタ層２との間にはｎドープドバッファ層が存在し、バッファ層は、ドリフト層３よりも高いドープ濃度を有する。例示的には、バッファ層は、拡散層であり、そのことは層内のドープ濃度が、コレクタ側１２へと向かう方向に、層の最大ドープ濃度まで常に上昇するということを意味する。
別の例示的な実施の形態において、本発明の半導体装置は、逆導電性の装置として形成され、コレクタ層２およびコレクタ層２と交互の平面内に高くドープされたｎ層を含み、それはまたコレクタ電極１に接触する。例示的には、コレクタ層２とｎドープされた層との各々は領域を含み、その領域は通常の方法、すなわちｎドープド領域とｐドープド領域とが交互になるように配置される。
本発明の半導体装置は、追加のホール経路を含み、そこでは、ホールは、装置のターンオフの間にエミッタ電極１５へと流れることができる。そのようなホール経路は、エミッタコンタクト開口の一方の側に集積化され、エミッタコンタクト開口１８は、発明のＭＩＳと、エミッタコンタクト開口１８の他方の側における第１のサイリスタチャネル構造とを有する。そのような構造は、図５から図９において図の左手側に示される。図５から図９に示されるように、そのようなホール経路セルは、ｐ−ＭＩＳチャネル１１０の集積化によって達成され、ｐ−ＭＩＳチャネル１１０は、高ドープされたｐ＋の第１の層６５を含み、第１の層６５は、エミッタコンタクト開口１８においてエミッタ電極１５と接触する。
第１の層６５は、ゲート電極９の下方の領域に延在する。第１の層６５とベース層４との間において、ｎドープされた第２の層５５が配置され、第２の層５５は、ｐドープド層６５とｐドープド層４とを分離する。Ｐ ＭＩＳチャネル１１０は、したがってｐ＋ドープされた第１の層６５と、ｎドープされた第２の層５５と、ｐドープされたベース層４（ＭＩＳチャネル１１０が形成可能なように、同じプレーナゲート電極９の下方に配置される）との間で形成可能である。ソース領域７と同様に、第１の層６５は、図５に示されるように、ｎドープド層（ソース領域７および／または第２の層５５）においてコレクタ側１２に向けて埋込まれた浅い層であり得るか、または図６に示されるように、エミッタ側１７から第１の絶縁層８へと延在し得る。この場合、第２の層５５は、ソース領域７から分離され、浅い第２の層５５の場合には、ソース領域７に接触する。いずれの場合においても、第２の層５５は、ｎドープド層であり、エミッタ層５から分離される。これらのホール経路セルは、Ｐ ＭＩＳチャネル１１０が形成可能な領域において、エミッタ側１７に平行な平面内において延在する。ｐボディコンタクト層６２がボディ層６とエミッタ電極１５との間の接触を改善して、したがってエミッタ電極１５が高ドープされたボディコンタクト層６２のみを通じてｐドープド層と接触するように配置されるという点において、ｐボディコンタクト層６２は、第１の層６５と異なる。第１の層６５は、プレーナゲート電極９の下方の領域へとエミッタ電極１５接触し、したがってＭＩＳチャネル１１０が形成可能である。当然ながら、高くドープされたｐ層が、プレーナゲート電極９の下方の領域からコンタクト領域に沿ってエミッタ電極１５へと配置され、この層が中央部分におけるボディ接触層として機能するとともに、共通の層の周囲部分における第１の層として機能する共通層となる。
既に述べたように、ソース領域７は、図５および図６に（図４と同様に）示されるように、エミッタ側１７から第１の絶縁層８へと延在するか、またはソース領域７は、ボディ層６においてコレクタ側１２へと向かうように埋込まれる浅い領域であり得る。
浅いソース領域７の場合、ボディ層６は、ソース領域７によってエミッタ電極１５から完全に分離される（図２において、本発明の装置が集積化されたホール経路を有する場合に、ｐ＋の第１の層がまたエミッタ電極１５に接触するという場合を除くのと同様に）、または、ボディ層６は、図８に示すように（図３と同様に）エミッタコンタクト開口１８においてエミッタ電極１５と接触し得る。そのような装置において、ボディ層６もまたエミッタ電極１５に接触する。
１つのエミッタコンタクト開口において、ホールが第１の層６５とベース層４との間で第２の層５５を通じて流れる、ｎ−ＭＩＳチャネル１００とｐ−ＭＩＳチャネル１１０とが開口１８において存在する（図５から図８に示す）。
代わりに、（図２から図４に示されるように）１つのエミッタコンタクト開口１８において、ｎ−ＭＩＳチャネル１００のみが存在し、ｐ−ＭＩＳチャネルが存在せず、（図９に示すように）別のエミッタコンタクト開口１８において、ｐ−ＭＩＳチャネル（ターンオフチャネル）１１０のみが存在してもよい。図９は、例示的にそのようなエミッタコンタクトを示し、エミッタコンタクトにおいて、ｐ−ＭＩＳチャネル１１０のみが存在する（ターンオフチャネルが存在しない）。ｐ ＭＩＳチャネル１１０は、図６において、エミッタコンタクト開口１８の左側に示したものと同様であるが、図９においては、そのようなｐ−ＭＩＳチャネルは、また、エミッタコンタクト開口１８の右手側にも存在する。当然ながら、図５から図８に示されたのと同じような任意のｐ ＭＩＳチャネル１１０の設計が、純粋なｐ ＭＩＳチャネルを有するエミッタコンタクト領域１８において用いられることができる。
図５および図６に示された構造に加えて、本発明の半導体装置は、装置をターンオンさせるためにターンオンセルを含むことができる。図１０は、電子経路構造（ｎ ＭＩＳチャネル１１５であり、電子は第２の層５５からベース層４を通じてドリフト層３またはｎドープされた第４の層５７へと流れる）を有することによるターンオンセルの集積化を示す。ベース層４の水平方向の側において、ｎドープされた第４の層５７が配置され得るが、第４の層５７は、第１の主な側１７へと延在するとともに、ドリフト層３よりも高くドープされる。したがって、ベース層４は、第４の層５７において終端する。例示的に、第４の層５７は２つのベース層４の間に配置されて、ベース層４において、ｎ ＭＩＳチャネル１１５は、表面（エミッタ側１７）において形成可能であり、チャネル１１０は、異なるエミッタコンタクト開口１８へと方向づけられる。深さ方向において、第４の層５７は、ゲート電極９の下方およびドリフト層３の上方に配置される。第４の層５７は、ドリフト層３と接触する。２つの隣接するベース層４の間に第４の層５７を配置することによって、ＪＦＥＴ効果が消滅し、集積化されたターンオンセルのために必要となるスペースを小さく保つことができる。第４の層５７は、１×１０14ｃｍ-3から５×１０16ｃｍ-3までの範囲内のドープ濃度を有し得る。例示的な実施の形態において、第４の層５７は、第２の層５５よりも低い最大ドープ濃度を有する。代わりに、第４の層５７は、また、第２の層５５と等しくドープされるかより高くドープされてもよい。
代わりに、第４の層５７が省略されてもよい。それによってドリフト層３は、隣接するｐベース層４の間においてエミッタ側１７に到達する。これは、典型的には、ドリフト層３のドープ濃度がより高い値である場合に有利に適用され得る。
図１１は、別のターンオンセルを示し、ターンオンセルは本発明のＭＩＳチャネル１００の構造およびサイリスタ経路１２０に対して水平方向に配置される。装置は、ターンオンゲート電極９５を有するターンオンセルを含み、ターンオンゲート電極９５は、たとえば図５または図６に示されるような、プレーナゲート電極９およびエミッタ電極１５とは別の電極である。そのようなターンオンセルは、従来技術のＧＴＯから知られている。ターンオンゲート電極９５は、プレーナゲート電極であるが、エミッタ電極１５およびプレーナゲート電極９に対して水平方向に配置される。ターンオンゲート電極９５は、導電層を含み、導電層は、第２の絶縁層９４によって、エミッタ電極１５およびプレーナゲート電極９から絶縁される。ターンオンゲート電極９５の導電層は、ウェハ内において、ｐドープされた第３の層６８のみに接触し、第３の層６８は、たとえば、１×１０18ｃｍ-3から１×１０20ｃｍ-3までの範囲内にあるような、ベース層４よりも高い最大ドープ濃度を有する。
図１１によれば、ターンオンは、正電圧が同時にゲート電極９に印加されて（ｎ ＭＩＳチャネル１００がアクティブである）、電極９５をターンオンさせることによって実現される。ターンオンは、たとえばＧＴＯから知られる従来の方法に従って進行するであろう。一旦サイリスタがターンオンすると、ゲート電極９５からのゲートバイアスが引抜かれることができる。ターンオフは、負のバイアスをゲート電極９２に印加する（ｐ ＭＩＳチャネル１１０がアクティブである）ことによって達成される。ターンオフ動作は、同様に、電極９５への負のバイアスの印加によって増加されることができる。
したがって、図５または図６に示された実施の形態において、および図７または図８に示されたようなターンオンチャネルによって、本発明の半導体装置は、装置をターンオンするためにターンオンセルを含み、ターンオンセルは、（図１０と同様に）同じエミッタコンタクト開口１８において集積化され得るかまたは、（図１１と同様に）装置における別の電極を用いた別の領域において集積化され得る。
ターンオフセルは、ｎ−ＭＩＳチャネル１００および第１のサイリスタ経路１２０が形成可能な領域に形成される。ターンオンセルによって占められる全面積は、ターンオフセルによって占められる全面積の１％と５０％との間であり得る。
本発明によれば、複数の（すなわち少なくとも２つの）半導体装置によってパワー半導体モジュールが形成され得るが、それは共通または別々のウェハに配置され得る。装置は、典型的には規則的に配置される。複数の装置を有するモジュールの場合、ターンオンセルは、デバイス領域の全体にわたって規則的に配置されるが、ターンオフセルとモジュールの終端領域との間の活性領域の境界において、ターンオンセルを配置することも可能である。モジュールは、当業者にとっては周知の終端手段によって終端され得る。モジュールの中央部分における配置の方法と同様に、ターンオンセルの他の配置も可能である。
他の実施形態において、導電型を入れ替えることができる。すなわち、第１の導電型のすべての層（たとえばドリフト層３）は、ｐ型であり、第２の導電型のすべての層（たとえばベース層４）はｎ型である。
なお、「備える（comprising）」との用語は、他の要素またはステップを排除するものではなく、冠詞「ａ」または「ａｎ」は複数を排除するものではない点に留意すべきである。また、異なる実施形態と関連づけられて記述された要素は、組合され得る。また、請求項における参照符号は、請求項の範囲を限定するものと解釈されるべきではないことに留意すべきである。「ＡまたはＢのうちの少なくとも１つ」との用語は、少なくとも、Ａが存在する、またはＢが存在する、またはＡおよびＢが存在するという意味を包含する。
１ コレクタ電極
１２ コレクタ側
１５ エミッタ電極
１７ エミッタ側
１８ エミッタコンタクト領域
２ コレクタ層
３ ドリフト層
４ ベース層
４２ ベースコンタクト層
５ エミッタ層
５５ 第２の層
５７ 第４の層
６ ボディ層
６２ ボディコンタクト層
６５ 第１の層
６８ 第３の層
７ ソース領域
７２ さらなるソース領域
８ 第１の絶縁層
８２ 開口
９ プレーナゲート電極
９２ ゲート層
９３ さらなるゲート層
９４ 第２の電気的絶縁層
９５ ターンオンゲート電極
１００ ｎ−ＭＩＳチャネル
１０５ サイリスタ電流経路
１１０ ｐ−ＭＩＳチャネル
１２０ 第１のサイリスタ電流経路
１４０ 第２のサイリスタ電流経路

Claims (14)

  1. パワー半導体装置であって、以下の順に、
    −コレクタ電極（１）、
    −第２の導電型のコレクタ層（２）、
    −第１の導電型のドリフト層（３）、
    −第２の導電型のベース層（４）、
    −開口（８２）を有する第１の絶縁層（８）、
    −第１の導電型のエミッタ層（５）であって、前記エミッタ層（５）は、ベース層（４）に接触し、前記エミッタ層（５）は、少なくとも、前記第１の絶縁層（８）または前記ベース層（４）のうちの１つによって、前記ドリフト層（３）から分離される、前記エミッタ層、
    −第２の導電型のボディ層（６）であって、前記エミッタ層（５）に対して水平方向に配置され、前記第１の絶縁層（８）および前記エミッタ層（５）によって前記ベース層（４）から分離される、前記ボディ層、
    −前記第１の導電型のソース領域（７）であって、前記ボディ層（６）によって前記エミッタ層（５）から分離される、前記ソース領域，
    −エミッタ電極（１５）であって、前記ソース領域（７）に接触される前記エミッタ電極、
    を備え、
    前記装置は、さらに、前記エミッタ電極（１５）に接触するとともに、前記ベース層（４）から分離される、第２の導電型の第１の層（６５）と、
    前記第１の層（６５）と前記ベース層（４）との間に配置されるとともに、前記エミッタ層（５）および前記ソース領域（７）から分離される、前記第１の導電型の第２の層（５５）を備え、
    プレーナゲート電極（９）が、前記エミッタ電極（１５）から水平方向に配置され、プレーナゲート電極（９）は、導電性のゲート層（９２）と第２の絶縁層（９４）とを含み、前記第２の絶縁層は、前記ゲート層（９２）を、前記第１または第２の導電型の任意の層から絶縁するとともに、前記エミッタ電極（１５）から絶縁し、
    ＭＩＳチャネル（１００）が、前記プレーナゲート電極（９）の下方において、前記ソース領域（７）、前記ボディ層（６）および前記エミッタ層（５）の間に形成可能であり、
    第１のサイリスタ電流経路（１２０）が、前記エミッタ層（５）、前記ベース層（４）および前記ドリフト層（３）の間に、前記開口（８２）を通じて形成可能であり、
    ターンオフチャネル（１１０）が、前記プレーナゲート電極（９）の下方に、前記第１の層（６５）、前記第２の層（５５）、前記ベース層（４）から前記ドリフト層（３）へと形成可能である、パワー半導体装置。
  2. 前記ボディ層（６）は、前記ソース領域（７）によって、前記エミッタ電極（１５）から分離されることを特徴とする、請求項１に記載のパワー半導体装置。
  3. 前記ボディ層（６）は、前記エミッタ電極（１５）に接触することを特徴とする、請求項１に記載のパワー半導体装置。
  4. 前記ソース領域（７）は、前記第１の絶縁層（８）に延在することを特徴とする、請求項１から請求項３のいずれか１項に記載のパワー半導体装置。
  5. 前記装置は、ターンオンゲート電極（９５）を備え、
    前記ターンオンゲート電極は、前記エミッタ電極（１５）および前記プレーナゲート電極（９）に対して水平方向に配置され、
    ターンオンゲート電極（９５）は、前記第２の絶縁層（９４）によって、前記エミッタ電極（１５）および前記プレーナゲート電極（９）から絶縁される、導電層を含むことを特徴とする、請求項１から請求項４のいずれか１項に記載のパワー半導体装置。
  6. 前記第１の層（６５）または前記ソース領域（７）のうちの少なくとも１つの最大ドープ濃度は、１０18．．．１０20ｃｍ-3の間にあることを特徴とする、請求項１から請求項５のいずれか１項に記載のパワー半導体装置。
  7. 前記エミッタ層（５）の最大ドープ濃度は、１０17．．．１０20ｃｍ-3の間、または１０18．．．１０19ｃｍ-3の間であることを特徴とする、請求項１から請求項６のいずれか１項に記載のパワー半導体装置。
  8. 前記ボディ層（６）または前記第２の層（５５）のうちの少なくとも１つの最大ドープ濃度は、前記ソース領域（７）の最大ドープ濃度の１／１０から１／１００未満であることを特徴とする、請求項１から請求項６のいずれか１項に記載のパワー半導体装置。
  9. 前記ボディ層（６）または前記第２の層（５５）のうちの少なくとも１つの最大ドープ濃度は、１０16．．．１０18ｃｍ-3の間であることを特徴とする、請求項１から請求項７のいずれか１項に記載のパワー半導体装置。
  10. 前記ベース層（４）の最大ドープ濃度は、前記ボディ層（６）の最大ドープ濃度と同じ範囲内にある、請求項８または請求項９に記載のパワー半導体装置。
  11. 前記第１の絶縁層（８）は、前記エミッタ電極（１５）のエミッタ接触領域（１８）の下方から前記ソース領域（７）への最大深さ１．０．．．５．０μｍで配置されることを特徴とする、請求項１から請求項１０のいずれか１項に記載のパワー半導体装置。
  12. 前記第２の絶縁層（９４）は、前記第２の絶縁層が、前記ゲート層（９２）と前記ウェハ（１０）との間に配置される領域において、０．０５．．．０．２μｍの厚さを有することを特徴とする、請求項１から請求項１１のいずれか１項に記載のパワー半導体装置。
  13. 前記ＭＩＳチャネル（１００）および前記ターンオフチャネル（１１０）は、前記ソース領域（７）と前記第１の層（６５）が前記エミッタ電極（１５）に接触する同じエミッタコンタクト開口（１８）において形成可能であることを特徴とする、請求項１から請求項１２のいずれか１項に記載のパワー半導体装置。
  14. 前記装置は、ＭＩＳチャネル（１００）が形成可能であるエミッタ電極コンタクト開口（１８）と、ターンオフチャネル（１１０）のみが形成可能である別のエミッタ電極コンタクト開口（１８）とを備えることを特徴とする、請求項１から請求項１２のいずれか１項に記載のパワー半導体装置。
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