JP4733247B2 - 選択的エピタキシャル成長により形成したトレンチ壁を備えたトレンチゲート装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に選択的エピタキシャル成長により形成したトレンチ壁を備えたトレンチゲート装置に関する。
【０００２】
【従来の技術】
トレンチゲート構造を有するＭＯＳトランジスタには、高電流、低電圧切替用途に用いられるプレーナトランジスタに対して顕著な利点がある。ＤＭＯＳトレンチゲートは、典型的にはソースからドレインに延び、各々熱成長二酸化シリコンからなる層をライニングした側壁とフロアとを備えたトレンチを含む。ライニングを施したトレンチには、ドープトポリシリコンが充填されている。トレンチゲートの構造上、収斂電流が少なくなり、その結果、比オン抵抗が低くなる。さらに、トレンチゲートにより、トランジスタのボディを介してソースの底からトレンチの垂直側壁に沿って下のドレインに延びているＭＯＳチャネルにおけるセルピッチを減少できる。チャネル密度を増加させると、チャネルのオン抵抗への影響が減少する。トレンチＤＭＯＳトランジスタの構造及び性能は、Ｂｕｌｕｃｅａ及びＲｏｓｓｅｎ、「Ｔｒｅｎｃｈ ＤＭＯＳ Ｔｒａｎｓｉｓｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｈｉｇｈ−Ｃｕｒｒｅｎｔ （１００Ａ Ｒａｎｇｅ） Ｓｗｉｔｃｈｉｎｇ（高電流（１００Ａレンジ）切替用トレンチＤＭＯＳトランジスタ技術）」、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、第３４巻、Ｎｏ．５，第４９３〜５０７頁（１９９１）で検討されている。
【０００３】
ＤＭＯＳパワー装置の有用性に加えて、トレンチゲートは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）及び他のトレンチゲート装置にも有利に用いられている。典型的な半導体装置は、ＭＯＳＦＥＴ構造を、現在工業界で使用されている種々のセルラー又はストライプ状レイアウトで配置して含んでいる。
【０００４】
ＭＯＳＦＥＴのトレンチゲートは、トレンチを基板にプラズマエッチングして形成し、トレンチに誘電体材料をライニングしてから導電材料で実質的に充填することにより形成される。装置寸法の減少が必要とされるにつれて、装置のしきい値電圧と信頼性への影響の面からエッチング形成したトレンチの側壁の表面粗さの重要性が増す。
【０００５】
【発明が解決しようとする課題】
したがって、本発明の目的は、側壁の平滑性を向上することにより、効率及びパワーハンドリング性を向上させたトレンチゲートパワー装置を提供することである。
【０００６】
【課題を解決するための手段】
本発明によれば、基板と、前記基板の上に設けられた上層と、前記上層上に設けられ均一にドープされたウエル領域を含むエピタキシャル材料層と、互いに隣接し、前記均一にドープされたウエル領域の上部に配置された、濃くドープされたソース領域と濃くドープされたボディ領域と、ゲートトレンチと、ドレイン領域とを含んでなり、前記ゲートトレンチは底部及び互いに略平行な側壁を有し、前記側壁はエピタキシャル材料からなり、前記側壁の全体は前記均一にドープされたウエル領域の内部に配置され、前記ウエル領域は前記ゲートトレンチの前記底部の左右方向の下部にまで延び、前記濃くドープされたボディ領域は、隣接する前記濃くドープされたソース領域の上部接触面に対して凹部を構成する上部接触面を有するトレンチゲートパワー装置が提供される。
本発明によれば、前記基板が第一の導電型であり、前記上層上の前記エピタキシャル材料層が第一の導電型とは逆の第二の導電型である。また、前記第一の導電型がＮ型であり、前記第二の導電型がＰ型である。前記基板及び前記上層上の前記エピタキシャル材料層の両方が前記第一の導電型である。
前記基板の前記上層は前記基板に含まれてもよい。また、前記基板の前記上層はエピタキシャル材料であってもよい。
前記ウエル領域、前記ソース領域及び前記ボディ領域は前記エピタキシャル材料層に含まれる。
前記ウエル領域と前記エピタキシャル材料層は逆の導電型である。
前記基板及び前記エピタキシャル材料層はシリコンからなる。
前記ドレイン領域が前記基板の下部に配置されている。
本発明は、前記ゲートトレンチ及び前記ソース領域上に位置するインターレベル誘電体層と、前記インターレベル誘電体層上に位置する金属層とを更に含み、前記金属層が前記ソース領域及びボディ領域と電気的に接触し、前記ソース領域の前記上部接触面及び前記ボディ領域の前記上部接触面が互いに連続しているトレンチゲートパワー装置に関する。
前記装置が複数のゲートトレンチを含んでもよい。前記複数のゲートトレンチがオープンセルストライプトポロジーを有してもよい。または、前記複数のゲートトレンチがクローズドセルセルラートポロジーを有してもよい。
前記装置はパワーＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ及びＭＯＳ制御サイリスタのみからなるグループから選択される。
前記側壁は前記エピタキシャル材料層から誘電体層を除去することにより形成され、前記誘電体層は前記ゲートトレンチの高さ及び幅寸法に実質的に相当する高さ及び幅寸法を有する。
前記誘電体層は前記エピタキシャル材料層からバッファードオキシドエッチ（ＢＯＥ）法により除去される。
【０００８】
【発明の実施の形態】
以下、本発明を、添付図面を例として参照しながら説明する。
【０００９】
図１〜図６は、Ｎドープト単結晶シリコンであることができる半導体基板１０１上に本発明のトレンチゲート装置１００を形成する方法を示した概略図である。基板１０１は、上層１０１ａを有する。この上層１０１ａは、基板１０１自体の一部分でもよく、又は好ましくは、破壊電圧に耐えるに十分な厚さのＮ型又はＰ型のエピタキシャル層であってもよい。誘電材料からなる層を、基板上層１０１ａ上に成長又は堆積させ、マスクし、エッチングして図１に示すような厚さ及び幅寸法がそれぞれ１０２ｔ及び１０２ｗである誘電体層１０２を形成する。典型的には、複数の誘電体層１０２を、基板１０１の表面に形成する。Ｐ型として示されているエピタキシャル材料からなる層１０３を、図２に示すように、層１０１ａ及び層１０２上に成長させる。図面に示した基板１０１、誘電体層１０２、エピタキシャル層１０３の寸法及び他の特徴は、正確な縮尺ではなく、明瞭に示すために変形されていることは、言うまでもない。
【００１０】
図３に示すように、層１０３を平坦化して層１０３ｐとする。誘電体層１０２に隣接する層１０３ｐの厚さは、実質的に１０２ｔに等しいが、誘電体層１０２から離れた領域１０４ではより薄くなる。化学的エッチング法により層１０２を除去することにより、図４に示すように、側壁１０６を有するゲートトレンチ１０５が形成される。層１０２の化学エッチングは、例えば、フッ化水素酸等の酸性薬剤を使用したバッファードオキシドエッチ（ＢＯＥ）法により実施できる。トレンチ１０５は、それぞれ誘電体層１０２の寸法１０２ｔ及び１０２ｗに実質的に相当する高さ及び幅寸法１０５ｈ及び１０５ｗを有する。
【００１１】
ゲートトレンチ１０５に、二酸化シリコンでよい誘電材料１０７でライニングし、ドープトポリシリコン等の導電材料１０８を実質的に充填することにより、図５に示すようなトレンチゲート１０９を形成する。必要に応じて、トレンチ１０５を誘電材料１０７でライニングする前に、表面清浄化工程を用いてもよい。トレンチライニングプロセスにより、エピタキシャル層１０３ｐがトレンチ１０５のコーナー周囲に横方向及び縦方向に拡散して、トレンチコーナーに関連する信頼性の問題を軽減される。
【００１２】
図６に示すように、打ち込み及び熱活性化／拡散をおこなってＮ＋ソース領域１１０及びＰ＋ボディ領域１１１を形成することにより、装置１００の加工を完了する。エピタキシャル層１０３ｐの下部は、Ｐウエル領域１１２としての役割を果たし、基板１０１の下部には、ドレイン領域１１３が設けられる。インターレベル誘電体層１１４を、ソース領域１１０及びゲートトレンチ１０９上に形成し、ソース領域１１０及びボディ領域１１１とそれぞれ電気接触する金属層１１５を、エピタキシャル層１０３ｐ上及びインターレベル誘電体層１１４上に堆積させる。また、金属層（図示してない）を、基板１０１の下面に堆積させてドレイン領域１１３と接触させる。
【００１３】
有利なことに、形成方法により、ゲートトレンチ側壁１０６は、プラズマエッチングによりゲートトレンチ１０５を形成した場合よりも平滑となる。また、上記したように、エピタキシャル層の平坦化により、平坦化層１０３ｐのより薄い領域１０４が生じるので、装置１００のボディ領域１１１が凹部となり、これにより、接触面積を増加させ且つアンクランプ誘導切替（ＵＩＳ）性を向上できるであろう。
【００１４】
インターレベル誘電体の形成に対するソース領域及びボディ領域形成の順序は、最終的な装置機能及びレイアウトに影響することなく変更できる。ウエル領域を、選択的に成長させたＰ型エピタキシャル層内に形成する。均一にドープされたウエルにより、オン抵抗とショートチャネル効果との間のバランスが良好となる。しかしながら、ウエルは、Ｎ型エピタキシャル層を選択的に成長させた後、Ｐ型ドーパントをイオン注入及び拡散させてドーピングすることによっても形成できる。本発明では、Ｎチャネルシリコン基板を用いたものとして示されているが、他の装置並びに他のドーパント及び他の半導体材料、例えば、シリコン−ゲルマニウムにも適用できる。記載の装置は、パワーＭＯＳＦＥＴであるが、本発明は、全てのトレンチゲート装置、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）に適用できる。
【００１５】
トレンチゲートパワー装置は、基板と、基板の上層上に設けられたエピタキシャル層と、ソース領域とボディ領域とを含むウエル領域と、トレンチゲートと、ドレイン領域とを含んでなる。選択的に成長させたエピタキシャル材料を含んでなる側壁を備えたゲートトレンチをさらに含んでなることを特徴としている。向上したトレンチゲートパワー装置の形成方法では、上表面を有するとともにゲートトレンチの高さ及び幅寸法に実質的に相当する厚さ及び幅寸法を有する誘電体層を、基板の上層上に形成する。エピタキシャル材料からなる層を、基板の上層上及び誘電体層上に成長させ、前記エピタキシャル材料を平坦化して前記誘電体層の上面と実質的に同一平面とする。その後、前記誘電体層を除去して、選択的に成長させたエピタキシャル材料を含んでなるゲートトレンチ側壁を形成する。
本方法は、前記トレンチに誘電体材料をライニングし、前記ライニングを施したトレンチに導電材料を実質的に充填してトレンチゲートを形成し、前記平坦化エピタキシャル材料にウエル領域とボディ領域とソース領域とを形成することをさらに含んでなる。
【図面の簡単な説明】
【図１】半導体装置の形成方法を示す。
【図２】半導体装置の形成方法を示す。
【図３】半導体装置の形成方法を示す。
【図４】半導体装置の形成方法を示す。
【図５】半導体装置の形成方法を示す。
【図６】半導体装置の形成方法を示す。
【符号の説明】
１００ トレンチゲート装置
１０１ 半導体基板
１０１ａ 基板の上層
１０２ 誘電体層
１０２ｔ 誘電体層の厚さ
１０２ｗ 誘電体層の幅
１０３ エピタキシャル材料層
１０３ｐ 誘電体層に隣接する層
１０４ 誘電体から離れた領域
１０５ ゲートトレンチ
１０５ｈ ゲートトレンチの高さ
１０５ｗ ゲートトレンチの幅
１０６ 側壁
１０７ 誘電材料
１０９ トレンチゲート
１１０ ソース領域
１１１ ボディ領域
１１２ ウエル領域
１１３ ドレイン領域
１１４ インターレベル誘電体層
１１５ 金属層
【発明の属する技術分野】
本発明は、半導体装置に関し、特に選択的エピタキシャル成長により形成したトレンチ壁を備えたトレンチゲート装置に関する。
【０００２】
【従来の技術】
トレンチゲート構造を有するＭＯＳトランジスタには、高電流、低電圧切替用途に用いられるプレーナトランジスタに対して顕著な利点がある。ＤＭＯＳトレンチゲートは、典型的にはソースからドレインに延び、各々熱成長二酸化シリコンからなる層をライニングした側壁とフロアとを備えたトレンチを含む。ライニングを施したトレンチには、ドープトポリシリコンが充填されている。トレンチゲートの構造上、収斂電流が少なくなり、その結果、比オン抵抗が低くなる。さらに、トレンチゲートにより、トランジスタのボディを介してソースの底からトレンチの垂直側壁に沿って下のドレインに延びているＭＯＳチャネルにおけるセルピッチを減少できる。チャネル密度を増加させると、チャネルのオン抵抗への影響が減少する。トレンチＤＭＯＳトランジスタの構造及び性能は、Ｂｕｌｕｃｅａ及びＲｏｓｓｅｎ、「Ｔｒｅｎｃｈ ＤＭＯＳ Ｔｒａｎｓｉｓｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｈｉｇｈ−Ｃｕｒｒｅｎｔ （１００Ａ Ｒａｎｇｅ） Ｓｗｉｔｃｈｉｎｇ（高電流（１００Ａレンジ）切替用トレンチＤＭＯＳトランジスタ技術）」、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、第３４巻、Ｎｏ．５，第４９３〜５０７頁（１９９１）で検討されている。
【０００３】
ＤＭＯＳパワー装置の有用性に加えて、トレンチゲートは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）及び他のトレンチゲート装置にも有利に用いられている。典型的な半導体装置は、ＭＯＳＦＥＴ構造を、現在工業界で使用されている種々のセルラー又はストライプ状レイアウトで配置して含んでいる。
【０００４】
ＭＯＳＦＥＴのトレンチゲートは、トレンチを基板にプラズマエッチングして形成し、トレンチに誘電体材料をライニングしてから導電材料で実質的に充填することにより形成される。装置寸法の減少が必要とされるにつれて、装置のしきい値電圧と信頼性への影響の面からエッチング形成したトレンチの側壁の表面粗さの重要性が増す。
【０００５】
【発明が解決しようとする課題】
したがって、本発明の目的は、側壁の平滑性を向上することにより、効率及びパワーハンドリング性を向上させたトレンチゲートパワー装置を提供することである。
【０００６】
【課題を解決するための手段】
本発明によれば、基板と、前記基板の上に設けられた上層と、前記上層上に設けられ均一にドープされたウエル領域を含むエピタキシャル材料層と、互いに隣接し、前記均一にドープされたウエル領域の上部に配置された、濃くドープされたソース領域と濃くドープされたボディ領域と、ゲートトレンチと、ドレイン領域とを含んでなり、前記ゲートトレンチは底部及び互いに略平行な側壁を有し、前記側壁はエピタキシャル材料からなり、前記側壁の全体は前記均一にドープされたウエル領域の内部に配置され、前記ウエル領域は前記ゲートトレンチの前記底部の左右方向の下部にまで延び、前記濃くドープされたボディ領域は、隣接する前記濃くドープされたソース領域の上部接触面に対して凹部を構成する上部接触面を有するトレンチゲートパワー装置が提供される。
本発明によれば、前記基板が第一の導電型であり、前記上層上の前記エピタキシャル材料層が第一の導電型とは逆の第二の導電型である。また、前記第一の導電型がＮ型であり、前記第二の導電型がＰ型である。前記基板及び前記上層上の前記エピタキシャル材料層の両方が前記第一の導電型である。
前記基板の前記上層は前記基板に含まれてもよい。また、前記基板の前記上層はエピタキシャル材料であってもよい。
前記ウエル領域、前記ソース領域及び前記ボディ領域は前記エピタキシャル材料層に含まれる。
前記ウエル領域と前記エピタキシャル材料層は逆の導電型である。
前記基板及び前記エピタキシャル材料層はシリコンからなる。
前記ドレイン領域が前記基板の下部に配置されている。
本発明は、前記ゲートトレンチ及び前記ソース領域上に位置するインターレベル誘電体層と、前記インターレベル誘電体層上に位置する金属層とを更に含み、前記金属層が前記ソース領域及びボディ領域と電気的に接触し、前記ソース領域の前記上部接触面及び前記ボディ領域の前記上部接触面が互いに連続しているトレンチゲートパワー装置に関する。
前記装置が複数のゲートトレンチを含んでもよい。前記複数のゲートトレンチがオープンセルストライプトポロジーを有してもよい。または、前記複数のゲートトレンチがクローズドセルセルラートポロジーを有してもよい。
前記装置はパワーＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ及びＭＯＳ制御サイリスタのみからなるグループから選択される。
前記側壁は前記エピタキシャル材料層から誘電体層を除去することにより形成され、前記誘電体層は前記ゲートトレンチの高さ及び幅寸法に実質的に相当する高さ及び幅寸法を有する。
前記誘電体層は前記エピタキシャル材料層からバッファードオキシドエッチ（ＢＯＥ）法により除去される。
【０００８】
【発明の実施の形態】
以下、本発明を、添付図面を例として参照しながら説明する。
【０００９】
図１〜図６は、Ｎドープト単結晶シリコンであることができる半導体基板１０１上に本発明のトレンチゲート装置１００を形成する方法を示した概略図である。基板１０１は、上層１０１ａを有する。この上層１０１ａは、基板１０１自体の一部分でもよく、又は好ましくは、破壊電圧に耐えるに十分な厚さのＮ型又はＰ型のエピタキシャル層であってもよい。誘電材料からなる層を、基板上層１０１ａ上に成長又は堆積させ、マスクし、エッチングして図１に示すような厚さ及び幅寸法がそれぞれ１０２ｔ及び１０２ｗである誘電体層１０２を形成する。典型的には、複数の誘電体層１０２を、基板１０１の表面に形成する。Ｐ型として示されているエピタキシャル材料からなる層１０３を、図２に示すように、層１０１ａ及び層１０２上に成長させる。図面に示した基板１０１、誘電体層１０２、エピタキシャル層１０３の寸法及び他の特徴は、正確な縮尺ではなく、明瞭に示すために変形されていることは、言うまでもない。
【００１０】
図３に示すように、層１０３を平坦化して層１０３ｐとする。誘電体層１０２に隣接する層１０３ｐの厚さは、実質的に１０２ｔに等しいが、誘電体層１０２から離れた領域１０４ではより薄くなる。化学的エッチング法により層１０２を除去することにより、図４に示すように、側壁１０６を有するゲートトレンチ１０５が形成される。層１０２の化学エッチングは、例えば、フッ化水素酸等の酸性薬剤を使用したバッファードオキシドエッチ（ＢＯＥ）法により実施できる。トレンチ１０５は、それぞれ誘電体層１０２の寸法１０２ｔ及び１０２ｗに実質的に相当する高さ及び幅寸法１０５ｈ及び１０５ｗを有する。
【００１１】
ゲートトレンチ１０５に、二酸化シリコンでよい誘電材料１０７でライニングし、ドープトポリシリコン等の導電材料１０８を実質的に充填することにより、図５に示すようなトレンチゲート１０９を形成する。必要に応じて、トレンチ１０５を誘電材料１０７でライニングする前に、表面清浄化工程を用いてもよい。トレンチライニングプロセスにより、エピタキシャル層１０３ｐがトレンチ１０５のコーナー周囲に横方向及び縦方向に拡散して、トレンチコーナーに関連する信頼性の問題を軽減される。
【００１２】
図６に示すように、打ち込み及び熱活性化／拡散をおこなってＮ＋ソース領域１１０及びＰ＋ボディ領域１１１を形成することにより、装置１００の加工を完了する。エピタキシャル層１０３ｐの下部は、Ｐウエル領域１１２としての役割を果たし、基板１０１の下部には、ドレイン領域１１３が設けられる。インターレベル誘電体層１１４を、ソース領域１１０及びゲートトレンチ１０９上に形成し、ソース領域１１０及びボディ領域１１１とそれぞれ電気接触する金属層１１５を、エピタキシャル層１０３ｐ上及びインターレベル誘電体層１１４上に堆積させる。また、金属層（図示してない）を、基板１０１の下面に堆積させてドレイン領域１１３と接触させる。
【００１３】
有利なことに、形成方法により、ゲートトレンチ側壁１０６は、プラズマエッチングによりゲートトレンチ１０５を形成した場合よりも平滑となる。また、上記したように、エピタキシャル層の平坦化により、平坦化層１０３ｐのより薄い領域１０４が生じるので、装置１００のボディ領域１１１が凹部となり、これにより、接触面積を増加させ且つアンクランプ誘導切替（ＵＩＳ）性を向上できるであろう。
【００１４】
インターレベル誘電体の形成に対するソース領域及びボディ領域形成の順序は、最終的な装置機能及びレイアウトに影響することなく変更できる。ウエル領域を、選択的に成長させたＰ型エピタキシャル層内に形成する。均一にドープされたウエルにより、オン抵抗とショートチャネル効果との間のバランスが良好となる。しかしながら、ウエルは、Ｎ型エピタキシャル層を選択的に成長させた後、Ｐ型ドーパントをイオン注入及び拡散させてドーピングすることによっても形成できる。本発明では、Ｎチャネルシリコン基板を用いたものとして示されているが、他の装置並びに他のドーパント及び他の半導体材料、例えば、シリコン−ゲルマニウムにも適用できる。記載の装置は、パワーＭＯＳＦＥＴであるが、本発明は、全てのトレンチゲート装置、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）に適用できる。
【００１５】
トレンチゲートパワー装置は、基板と、基板の上層上に設けられたエピタキシャル層と、ソース領域とボディ領域とを含むウエル領域と、トレンチゲートと、ドレイン領域とを含んでなる。選択的に成長させたエピタキシャル材料を含んでなる側壁を備えたゲートトレンチをさらに含んでなることを特徴としている。向上したトレンチゲートパワー装置の形成方法では、上表面を有するとともにゲートトレンチの高さ及び幅寸法に実質的に相当する厚さ及び幅寸法を有する誘電体層を、基板の上層上に形成する。エピタキシャル材料からなる層を、基板の上層上及び誘電体層上に成長させ、前記エピタキシャル材料を平坦化して前記誘電体層の上面と実質的に同一平面とする。その後、前記誘電体層を除去して、選択的に成長させたエピタキシャル材料を含んでなるゲートトレンチ側壁を形成する。
本方法は、前記トレンチに誘電体材料をライニングし、前記ライニングを施したトレンチに導電材料を実質的に充填してトレンチゲートを形成し、前記平坦化エピタキシャル材料にウエル領域とボディ領域とソース領域とを形成することをさらに含んでなる。
【図面の簡単な説明】
【図１】半導体装置の形成方法を示す。
【図２】半導体装置の形成方法を示す。
【図３】半導体装置の形成方法を示す。
【図４】半導体装置の形成方法を示す。
【図５】半導体装置の形成方法を示す。
【図６】半導体装置の形成方法を示す。
【符号の説明】
１００ トレンチゲート装置
１０１ 半導体基板
１０１ａ 基板の上層
１０２ 誘電体層
１０２ｔ 誘電体層の厚さ
１０２ｗ 誘電体層の幅
１０３ エピタキシャル材料層
１０３ｐ 誘電体層に隣接する層
１０４ 誘電体から離れた領域
１０５ ゲートトレンチ
１０５ｈ ゲートトレンチの高さ
１０５ｗ ゲートトレンチの幅
１０６ 側壁
１０７ 誘電材料
１０９ トレンチゲート
１１０ ソース領域
１１１ ボディ領域
１１２ ウエル領域
１１３ ドレイン領域
１１４ インターレベル誘電体層
１１５ 金属層
Claims (17)
- 基板と、
前記基板の上に設けられた上層と、
前記上層上に設けられ、均一にドープされたウエル領域を含むエピタキシャル成長させた材料からなる層と、
互いに隣接し、前記均一にドープされたウエル領域の上部に配置された、濃くドープされたソース領域と濃くドープされたボディ領域と、
ゲートトレンチと、
ドレイン領域とを含んでなり、
前記ゲートトレンチは底部及び互いに略平行な側壁を有し、前記側壁はエピタキシャル材料からなり、前記側壁の全体は前記均一にドープされたウエル領域の内部に配置され、前記ウエル領域は前記ゲートトレンチの前記底部の左右方向の下部に延び、
前記濃くドープされたボディ領域は、隣接する前記濃くドープされたソース領域の上部接触面に対して凹部を構成する上部接触面を有するトレンチゲートパワー装置。 - 前記基板が第一の導電型であり、前記上層上の前記エピタキシャル材料層が第一の導電型とは逆の第二の導電型である請求項１に記載の装置。
- 前記第一の導電型がＮ型であり、前記第二の導電型がＰ型である請求項２に記載の装置。
- 前記基板及び前記上層上の前記エピタキシャル材料層の両方が前記第一の導電型である請求項１記載の装置。
- 前記基板の前記上層は前記基板に含まれる請求項１記載の装置。
- 前記基板の前記上層はエピタキシャル材料からなる請求項１記載の装置。
- 前記ウエル領域、前記ソース領域及び前記ボディ領域は前記エピタキシャル材料層に含まれる請求項１記載の装置。
- 前記ウエル領域と前記エピタキシャル材料層は逆の導電型である請求項７記載の装置。
- 前記基板及び前記エピタキシャル材料層はシリコンからなる請求項１記載の装置。
- 前記ドレイン領域が前記基板の下部に配置されている請求項１記載の装置。
- 前記ゲートトレンチ及び前記ソース領域上に位置するインターレベル誘電体層と、前記インターレベル誘電体層上に位置する金属層とを更に含み、前記金属層が前記ソース領域及びボディ領域と電気的に接触し、前記ソース領域の前記上部接触面及び前記ボディ領域の前記上部接触面が互いに連続している請求項１に記載の装置。
- 前記装置が複数のゲートトレンチを含んでなる請求項１に記載の装置。
- 前記複数のゲートトレンチがオープンセルストライプトポロジーを有する請求項１２に記載の装置。
- 前記複数のゲートトレンチがクローズドセルセルラートポロジーを有する請求項１２に記載の装置。
- 前記装置はパワーＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ及びＭＯＳ制御サイリスタのみからなるグループから選択される請求項１に記載の装置。
- 前記側壁は前記エピタキシャル材料層から誘電体層を除去することにより形成され、前記誘電体層は前記ゲートトレンチの高さ及び幅寸法に実質的に相当する高さ及び幅寸法を有する請求項１の装置。
- 前記誘電体層は前記エピタキシャル材料層からバッファードオキシドエッチ（ＢＯＥ）法により除去される請求項１６の装置。
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