CN105405868A - 具有包括埋入部分的控制结构的半导体器件及制造方法 - Google Patents

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Abstract

本发明涉及具有包括埋入部分的控制结构的半导体器件及制造方法。一种半导体器件包括具有第一导电类型的源极区和第二导电类型的本体区的晶体管单元。源极区和本体区形成在由半导体本体的一部分形成的半导体台面中。控制结构包括在半导体台面的至少两个相对侧上延伸到半导体本体中的第一部分、第一部分之间的距第一表面一定距离的第二部分、以及距第一表面一定距离并且连接第一部分和第二部分的第三部分，其中半导体台面的收缩区段形成在相邻的第三部分之间。

Description

具有包括埋入部分的控制结构的半导体器件及制造方法
技术领域
本发明涉及具有包括埋入部分的控制结构的半导体器件及制造方法。
背景技术
具有垂直晶体管单元的半导体器件基于延伸到漂移区中并且邻接包括晶体管单元的源极区和本体区的半导体台面的控制结构。在晶体管单元的导通状态下，漂移区中的高密度电荷载流子等离子体确保半导体器件的低导通电阻。通常，薄半导体台面或具有收缩（constriction）的半导体台面减少电荷载流子的泄漏并且将电荷载流子等离子体密度保持得很高。
提供具有在导通状态下来自电荷载流子等离子体的电荷载流子低泄漏的半导体器件是所期望的。
发明内容
根据实施例，一种半导体器件包括具有第一导电类型的源极区和第二导电类型的本体区的晶体管单元。源极区和本体区形成在由半导体本体的一部分形成的半导体台面中。控制结构包括在半导体台面的至少两个相对侧延伸到半导体本体中的第一部分、第一部分之间的距第一表面一定距离的第二部分、以及距第一表面一定距离并且连接第一部分和第二部分的第三部分，其中半导体台面的收缩区段形成在相邻的第三部分之间。
根据另一实施例，一种半导体器件包括具有第一导电类型的源极区以及第二导电类型的本体区的晶体管单元。源极区和本体区形成在由半导体本体的一部分形成的半导体台面中。控制结构包括布置在半导体台面的顶部区段的两个相对侧并且从第一表面延伸到半导体本体中的顶部部分，以及在半导体台面的底部区段的相对侧并且距第一表面一定距离的底部部分。半导体台面的底部区段连接至顶部区段。底部区段的有效宽度的水平纵向延伸变化独立于半导体台面的顶部区段的有效宽度的变化。
根据又一实施例，一种制造半导体器件的方法包括形成从处理表面延伸到由半导体材料形成的半导体衬底中的第一沟槽。在含氢环境中加热半导体衬底，其中半导体材料在处理表面处的一部分流体化并且形成跨基于第一沟槽的空腔的连续处理层。在至少包括处理层的顶部半导体层中形成晶体管单元的源极区和本体区。形成延伸通过顶部半导体层并且暴露空腔中的至少第一多个空腔的第二沟槽。
本领域技术人员在阅读下面详细描述和查看附图时，将认识到附加的特征和优点。
附图说明
附图被包括以提供对本发明的进一步了解并且被结合在本说明书中且构成本说明书的一部分。附图图示本发明的实施例并且与描述一起用来解释本发明的原理。将容易领会到本发明的其它实施例和预期优点，因为通过参考下面的详细描述它们变得更好理解。
图1A是用于图示根据实施例的制造半导体器件的方法的半导体衬底的一部分的示意横截面图，该方法包括在基底部分中形成第一沟槽之后在空腔上方的外延生长。
图1B是在通过在含氢环境中加热半导体衬底而形成空腔之后的图1A的半导体衬底部分的示意横截面图。
图1C是在生长外延层之后的图1B的半导体衬底部分的示意横截面图。
图1D是在形成暴露第一空腔的第二沟槽之后的图1C的半导体衬底部分的示意横截面图。
图1E是在空腔上方形成晶体管单元之后的图1D的半导体衬底部分的示意横截面图。
图2A是用于图示根据实施例的制造半导体器件的方法的半导体衬底的一部分的示意横截面图，该方法涉及在提供掩模衬里之后第一沟槽中的掩模衬里。
图2B是在通过在含氢环境中的加热处理而形成空腔之后的图2A的半导体衬底部分的示意横截面图。
图3A是用于图示根据实施例的制造半导体器件的方法的半导体衬底的一部分的示意横截面图，该方法在基底层中形成第一沟槽之后提供宽的空腔。
图3B是在通过在含氢环境中的加热处理而形成空腔之后的图3A的半导体衬底部分的示意横截面图。
图3C是在形成打开第一空腔的第二沟槽之后的图3B的半导体衬底部分的示意横截面图。
图4A是用于图示根据实施例的制造半导体器件的方法的半导体衬底的一部分的示意透视图，该方法涉及在形成第一沟槽之后连通空腔。
图4B是在含氢环境中的加热处理之后的图4A的半导体衬底部分的示意透视图。
图4C是在形成晶体管单元之后的图4B的半导体衬底部分的示意透视图。
图5A是用于图示根据实施例的制造半导体器件的方法的半导体衬底的一部分的示意横截面图，该方法在形成第一沟槽之后在由含氢环境中的加热处理形成的层中提供晶体管单元。
图5B是在通过含氢环境中的加热处理形成空腔之后的图5A的半导体衬底部分的示意横截面图。
图5C是在形成晶体管单元之后的图5B的半导体衬底部分的示意横截面图。
图6A是用于图示根据实施例的制造半导体器件的方法的半导体衬底的一部分的示意横截面图，该方法涉及在形成热半导体氧化物之后形成空腔。
图6B是在通过含氢环境中的加热处理形成空腔之后的图6A的半导体衬底部分的示意横截面图。
图6C是在形成晶体管单元之后的图6B的半导体衬底部分的示意横截面图。
图7A是根据实施例的与形成第一沟槽之后的垂直图案化的第一沟槽有关的半导体衬底的一部分的示意横截面图。
图7B是在通过含氢环境中的加热处理形成空腔之后的图7A的半导体衬底部分的示意横截面图。
图8A是根据与在形成第二沟槽之后的具有沿着纵轴变化的宽度的半导体台面的实施例有关的半导体衬底的一部分的示意透视图。
图8B是在形成控制结构之后的图8A的半导体衬底部分的示意透视图。
图9A是用于图示在形成局部收缩半导体台面的第二沟槽之后沿着纵轴对半导体台面进行图案化的另一方法的半导体衬底的一部分的示意透视图。
图9B是在形成控制结构之后的图9A的半导体衬底部分的示意透视图。
图10A是用于图示在形成包括条和孔沟槽的第二沟槽之后沿着纵轴对半导体台面进行图案化的另一方法的半导体衬底的一部分的示意透视图。
图10B是在形成控制结构之后的图10A的半导体衬底部分的示意透视图。
图10C是包括单元区域中完全绝缘的半导体区段的半导体器件的一部分的示意透视图。
图11A是用于图示根据实施例的制造半导体器件的方法的半导体衬底部分的示意透视图，该方法与在形成第二沟槽之后沿着半导体台面的纵轴的隔离的第二沟槽有关。
图11B是在形成控制结构之后的图11A的半导体衬底部分的示意透视图。
图12是根据另一实施例的制造半导体器件的方法的简化流程图。
图13A是根据实施例的提供用于IGFET（绝缘栅极场效应晶体管）和半导体二极管的埋入控制结构部分的半导体器件的一部分的示意水平横截面图。
图13B是图13A的半导体器件部分沿着线B-B的示意垂直横截面图。
图14是根据实施例的提供用于RC-IGBT（反向传导绝缘栅极双极晶体管）和可去饱和半导体二极管的埋入控制结构部分的半导体器件的一部分的示意垂直横截面图。
图15是根据实施例的提供用于IGBT的埋入控制结构部分的半导体器件的一部分的示意垂直横截面图。
图16A是根据实施例的涉及具有控制电介质更改的IGBT的半导体器件的一部分的示意垂直横截面图。
图16B是根据实施例的涉及其控制结构包括栅极和场电极的IGBT的半导体器件的一部分的示意垂直横截面图。
图16C是根据实施例的半导体器件的一部分的示意垂直横截面图，其涉及具有每半导体台面分离条的数目的更改的IGBT。
图16D是根据实施例的半导体器件的一部分的示意垂直横截面图，其与具有辅助电路的半导体开关器件有关。
图17A是根据实施例的半导体器件的一部分的示意水平横截面图，其对于具有短半导体台面的半导体器件提供埋入控制结构部分。
图17B是图17A的半导体器件部分沿着线B-B的示意垂直横截面图。
图18是根据实施例的半导体器件的示意水平横截面图，其涉及边缘终止（termination）区域附近的收缩台面区段的更改。
图19A是用于图示根据实施例的制造半导体器件的方法的半导体衬底的一部分的示意横截面图，其涉及埋入电介质结构的形成。
图19B是在形成控制结构之后的图19A的半导体衬底部分的示意横截面图。
具体实施方式
在下面详细描述中，参考构成附图，附图形成描述的一部分并且在附图中通过说明的方式示出其中可以实施本发明的特定实施例。要理解的是，在不脱离本发明的范围情况下，可以利用其它实施例并且可以做出结构的或逻辑的改变。例如，针对一个实施例图示或描述的特征可以用在其它实施例上或与其它实施例结合使用以又获得另一实施例。旨在本发明包括这样的更改和变化。使用特定语言来描述示例，其不应被解释为限制所附权利要求的范围。附图不是成比例的并且仅用于说明目的。为了清楚起见，如果未另外声明，则在不同的附图中通过对应参考已指定相同元件。
术语“具有”、“含有”“包括”、“包含”等是开放式的，并且术语指示所声明结构、元件或特征的存在，但不排除附加元件或特征。冠词“一”、“一个”和“该”旨在包含复数以及单数，除非上下文另外清楚指示。
术语“电连接”描述了电连接元件之间的永久低欧姆连接，例如在有关的元件之间的直接接触或经由金属和/或高掺杂的半导体的低欧姆连接。术语“电耦接”包括一个或多个适配用于信号传输的一个或多个介入元件可以提供在电耦接元件之间，例如可控制以在第一状态下暂时提供低欧姆连接和在第二状态下暂时提供高欧姆电去耦的元件。
附图通过紧挨着掺杂类型“n”或“p”指示“-”或“+”图示相对的掺杂浓度。例如，“n-”表示比“n”掺杂区域的掺杂浓度低的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。
图1A至1E涉及形成具有埋入部分的控制结构的方法，该埋入部分局部地收窄控制结构之间的半导体台面。
半导体衬底500a可以包括基底部分100a。基底部分100a可以包括单晶半导体材料的基底衬底，例如硅（Si）、锗（Ge）、硅锗晶体（SiGe）、碳化硅（SiC）、氮化镓（GaN）或另一AIIIBV半导体。基底部分100a还可以包括半导体层，例如通过外延在基底衬底上生长的层，其中基底衬底和半导体层关于导电类型和/或杂质浓度可以不同。半导体层的晶格可以生长为与基底衬底的晶格配准。
半导体衬底500a可以是例如半导体晶片，其具有在前侧上的处理表面101w和在后侧上的后侧表面102a，其中后侧表面102a和处理表面101w平行。平行于处理表面101w的方向是水平方向并且垂直于处理表面101w的方向定义为垂直方向。
一个或多个第一沟槽402形成在半导体衬底500a中，其中第一沟槽402从基底部分100a的处理表面101w延伸到半导体衬底500a中。例如，第一硬掩模层可以形成在处理表面101w上并且通过光刻进行图案化以形成第一硬掩模。使用第一硬掩模作为蚀刻掩模，通过反应离子蚀刻，例如反应离子束蚀刻可以蚀刻第一沟槽402。根据其它实施例，第一沟槽402可以通过对半导体层的至少一部分的外延生长进行局部掩模处理来形成。
图1A示出从处理表面101w延伸到基底部分100a中的第一沟槽402。基底部分100a的在第一沟槽402之间的部分形成第一台面412。
第一沟槽402可以布置在若干隔离的单元场中并且可以在单元场中形成规则的条图案。根据其它实施例，第一台面412的平均宽度wm1和/或第一沟槽412的平均宽度wt1可以分别随着距各自单元场的外边缘的距离的减小而增加或减小。第一沟槽402和第一台面412的宽度wt1、wm1可以沿着它们的正交于横截面平面的纵轴是均匀的。第一沟槽402可以彼此分离。根据其它实施例，第一沟槽402中的一些或全部彼此连接。例如，相邻的第一沟槽402可以形成梯状结构，其中图1A的横截面图示出栏杆（rail）并且其中梯级布置在平行于横截面平面的平面中。第一沟槽402的垂直延伸d1可以在100nm与7μm之间，例如在从400nm至5μm的范围中。第一沟槽402的宽度wt1范围可以从20nm至2μm，例如从100nm至300nm。第一台面412的宽度wm1可以在20nm与1μm之间，例如在从50nm至400nm的范围中。第一沟槽402的横截面积可以在沿着垂直于横截面平面的第一水平方向上是不变的。根据其它实施例，第一沟槽402的截面积可以沿着第一水平方向而变化。
半导体衬底500a可以在含氢环境中加热至900℃以上或1000℃以上，或者1050与1150℃之间的温度至少5分钟或至少10分钟或更长。由于例如硅原子在含氢气氛中的高表面迁移率，基底部分100a的材料变得粘稠并且粘稠的硅的缓慢移动流动阻塞第一沟槽402。封闭的第一沟槽402形成空腔404。当由重新固化的半导体材料形成的连续的处理层415覆盖空腔404时停止供热。在供热停止时，基底部分100a的半导体材料固化并且重新结晶。
图1B示出由基底部分100a的半导体材料的部分形成的处理层415。处理层415的平均厚度th1可以在10nm与3μm之间，例如在50nm与2μm之间。处理层415封闭空腔404。处理层415的暴露表面形成更改的处理表面101x。空腔404之间的分离条414的最小宽度ws可以等于或小于图1A的第一台面412的平均宽度wm1。分离条414的宽度ws可以在10nm与400nm之间，例如在100nm与300nm之间。
根据实施例，处理层415形成顶部半导体层，在该顶部半导体层中形成晶体管单元TC的源极区110和至少部分本体区115。根据所图示的实施例，外延层100b形成在更改的处理表面101x上，其中外延层100b生长为与处理层415的晶格配准。
图1C示出包括基底部分100a和形成在处理层415上的外延层100b的半导体衬底500a。外延层100b的垂直延伸d2可以在100nm与5μm之间，例如在200nm与4μm之间。外延层100b和处理层415形成顶部半导体层。与处理层415相对的外延层100b的暴露表面在半导体衬底500a的前侧上形成主表面101a。外延层100b和处理层415形成顶部半导体层。在外延期间，空腔404的形状可以变得更加圆滑。
延伸通过外延层100b和处理层415的第二沟槽406形成在主表面100a中。第二沟槽406延伸通过顶部半导体层并且打开第一空腔404中的至少一些或全部空腔404。例如，第二硬掩模层可以沉积并且通过光刻进行图案化以形成第二硬掩模并且第二沟槽406通过RIE形成在由第二硬掩模暴露的顶部半导体层的部分中。
图1D示出从主表面100a延伸通过外延层100b和处理层415到基底部分100a中的第二沟槽406。第二沟槽406可以暴露全部空腔404或一些空腔404，例如每第n个空腔404，其中n≥2。根据实施例，第二沟槽406暴露每第二或每第三个空腔404。第二沟槽406可以沿着相应空腔404的整个纵向延伸而延伸。根据其它实施例，第二沟槽406的宽度可以沿着空腔404的纵轴而变化，或者多个隔离的第二沟槽406可以沿着有关的空腔404的纵轴形成。第二沟槽406的宽度wt2可以在20nm与1μm之间，例如在300nm与800nm之间。形成在相邻第二沟槽406之间的第二台面416可以具有范围从50nm至15μm，例如从100nm至800nm的宽度wm2。第二台面416的其中之一形成顶部区段420a并且连接到相应第二台面416的分离条414形成半导体台面420的底部区段420b。
根据实施例，在形成第二沟槽406之后，半导体衬底500a可以在含氢环境中经受另一加热处理，其中全部或一些空腔404的垂直延伸可以被更改。例如，含氢气氛中相对短的热处理可以使沿着空腔404与第二沟槽406之间的过渡的拐角和边缘成圆角。根据另一实施例，可以生长封闭第二沟槽406的另一处理层并且可以在该另一处理层上生长另一外延层。
源极区110和至少部分的本体区115形成在顶部半导体层中，该顶部半导体层至少包括外延层100b和处理层415，或者由处理层415构成而没有任何外延层。包括具有栅极电极155的栅极结构150的控制结构形成在第二沟槽406和空腔404中。控制结构还可以包括具有可以电连接至源极区110的场电极的场电极结构。
根据实施例，栅极结构150可以形成在第二沟槽406以及空腔404中。根据其它实施例，栅极结构150至少形成在第二沟槽406的部分中并且具有与栅极电极155电介质绝缘的场电极的场电极结构至少形成在空腔404的部分中。根据进一步的实施例，栅极结构150可以至少形成在空腔404的部分中并且具有与栅极电极155电介质绝缘的场电极的场电极结构至少形成在第二沟槽406的部分中。
图1E涉及栅极结构150形成在图1D的第二沟槽406和空腔404两者中的实施例。栅极结构150包括栅极电介质151，其可以通过基底部分100a和外延层100b的半导体材料的热氧化，或者通过电介质材料的高共形层沉积来形成。栅极结构150还包括通过沉积导电材料，例如重掺杂的多晶硅，并且从主表面101a之上去除所沉积的导电材料的部分而形成的栅极电极155。由于未由第二沟槽406打开的第二空腔404与由第二沟槽406打开的第一空腔404连通，所以配置于半导体衬底500a的材料和处理流体可以流动到全部第二空腔中。
层间电介质210可以沉积并且通过光刻进行图案化，使得层间电介质210中的开口暴露出源极区和本体区110、115中的部分。沿着第二表面102a，重掺杂基座（pedestal）层130可以由例如基底衬底形成，或者通过植入通过后侧表面102a而没有重掺杂的基底衬底来形成。半导体衬底500a的在本体区115与基座层130之间的部分可以形成弱掺杂的漂移区121以及漂移区121与基座层130之间的场停止层128。第一负载电极310可以形成为与前侧上的源极区和本体区110、115直接接触，并且与基座层130直接邻接的第二负载电极320可以形成在后侧上。
图1E示出图1D的空腔404和第二沟槽406中的至少一些中的互连的栅极结构150。栅极电极155的材料可以在之前的空腔404中留下空洞（void）157，或可以完全填充它们。源极区110可以形成在每个半导体台面420中，或者在每第m个半导体台面420中，其中m≥2。在每个半导体台面420内，一个单个源极区110可以直接邻接相邻的栅极结构150的其中之一或两者，或者两个分离的源极区110可以邻接两个相邻的栅极结构150。晶体管单元TC包括半导体台面420的一半，其包括源极区110和栅极结构150的邻接部分。本体区115形成在半导体台面420的顶部区段420a中。根据实施例，本体区115未延伸到分离条414中。
互连的栅极结构150可以形成在图1D的全部空腔404中以及第二沟槽406中。根据另一实施例，栅极结构150形成在图1D的空腔404和第二沟槽406中的仅一些中，并且具有可以电连接至源极区110的场电极的场电极结构可以形成在空腔404和第二沟槽406中的另一些中。
用于半导体器件的多个相同的半导体管芯可以由半导体衬底500a通过包括例如切割、锯开或激光开模的分离工艺来获得。
图2A和2B涉及支持空腔404的形成的图案化的掩模衬里203的实施例。
在如图1A所图示的第一沟槽402的形成之后，掩模层可以形成在处理表面101w上以及沿着第一沟槽402的内侧壁和底部部分。形成掩模层可以包括在含氧和/或氮的环境中热处理半导体衬底500a，和/或沉积至少一个掩模材料。根据实施例，形成掩模层包括使用例如TEOS（正硅酸乙酯）作为前体材料的高度共形沉积。
根据另一实施例，掩模层可以包括至少一个低共形层，例如HDP（高密度等离子体）氧化物，其利用掩模塞（plug）（例如氧化物塞）来封闭第一沟槽402，从而在第一沟槽402中留下空洞。
掩模层可以凹进，使得在第一沟槽402外部以及在第一沟槽402的侧壁的邻接处理表面101w的部分上的掩模层的部分被去除。
形成掩模塞的掩模层可以各向同性地凹进。为了凹进未在第一沟槽402中形成塞的共形掩模层，牺牲材料例如抗蚀剂可以沉积并且凹进以在第一沟槽402的偏离处理表面101w的部分中形成抗蚀剂塞。抗蚀剂塞可以在掩模层的凹进期间用作蚀刻掩模。在掩模层的凹进之后，可以去除抗蚀剂塞。
图2A示出由掩模层的残留部分形成的掩模衬里203。朝向处理表面101w的第一沟槽402的侧壁的部分被暴露。可以选择所暴露的侧壁部分的垂直延伸r，使得第一台面412的所暴露部分的半导体材料的体积足以封闭第一沟槽402并且形成所需厚度的连续的处理层。
在以下含氢气氛中的热处理期间，掩模衬里203保持由掩模衬里203覆盖的第一台面412的部分的形状，使得空腔404之间的分离条414的宽度由第一台面412的宽度专有地限定并且不受热处理的工艺变化的影响。
该工艺可以如参考图1C至1E讨论的那样进行，其中掩模衬里203可以在形成控制电介质之前被去除，或者可以形成控制电介质的一部分，例如场电介质或栅极电介质的一部分。
图3A至3C涉及提供宽空腔的实施例。第一沟槽402形成为使得宽412a和窄412b第一台面两者均形成在相邻的第一沟槽402对之间。
根据图3A的实施例，宽和窄的第一台面412a、412b交替地布置。根据其它实施例，多于一个的窄台面412b可以形成在两个相邻的宽第一台面412a之间，并且反之亦然。宽第一台面412a、窄第一台面412b或两者可以是延伸通过单元场的长台面，或者沿着正交于横截面平面的水平方向布置在每个单元场内的短台面。宽第一台面412a的宽度w1和窄第一台面412b的宽度w2选择为使得在含氢环境中的加热处理之后，窄第一台面412b几乎或完全消失，而宽第一台面412a转变为分离相邻的空腔404并且支撑处理层415的分离条414，处理层415由宽和窄第一台面412a、412b的部分形成。
图3B示出空腔404，其中一个空腔404分别从由窄第一台面412b分离的两个第一沟槽402出现。分离条414由宽第一台面412a的残留部分形成。
第二沟槽406可以从主表面101a蚀刻通过覆盖空腔404的处理层415a以及如果适用的话，形成在处理层415的所暴露的更改的处理表面101x上的外延层100b。
图3C示出半导体台面420，其包括分离相邻的空腔404的两个或更多个分离条414以及在平行于横截面平面的水平方向上分离第二沟槽406的第二台面416。
图4A至4C示出根据实施例的提供连通空腔404的工艺的细节。如以上参考图1A描述的，第一沟槽形成在半导体衬底500a中。
根据图4A，第一沟槽包括在第一水平方向上延伸的纵向沟槽402a以及在第二水平方向上延伸并且连接相邻的纵向沟槽402a的横向沟槽402b。纵向和横向沟槽402a、402b可以与布置在网格中的隔离的第一台面412形成格栅。横向沟槽402b可以沿着线或以交错方式形成。如参考图1B描述的，半导体衬底500a被加热。
图4B示出连通空腔404，其由图4A的纵向和横向沟槽402a、402b通过含氢环境中的加热处理，以及如果适用的话，通过在连通空腔404上方形成外延层100b来形成。分离条414在它们纵轴的区段上分离相邻的空腔404。
从由外延层100b的所暴露表面形成的主表面101a，第二沟槽被引入到半导体衬底500a中，其中第二沟槽可以暴露出基于图4A的纵向沟槽402a的空腔404中的第一多个空腔的至少部分。热氧化或高度共形沉积工艺可以形成控制电介质161。由于空腔404彼此连通和互连，所以用于形成控制电介质151的处理流体也可以供应至空腔404中的第二多个空腔，而不直接触及主表面101a。可以沉积包括例如重掺杂的多晶硅的一个或多个导电材料。导电材料分布在连通空腔404以及第二沟槽中并且形成控制电极165。在第二沟槽的形成之前、期间或之后，源极区和本体区110、115可以形成在半导体台面420中，其中半导体台面420包括在从第一表面101a延伸到半导体衬底500a中的控制结构160之间的第二台面416以及与第二台面416连接的至少两个分离条414。
图4C示出包括控制电介质161和控制电极165的控制结构160。控制结构160包括在半导体台面420的相对侧上从主表面101a延伸到半导体衬底500a中的第一部分160a。控制结构160的第二部分160b形成在第一部分160a之间距主表面101a一定距离。在它们纵轴的第一区段中，分离条414沿着正交于第一和第二部分160a、160b的纵轴的水平方向分离第一和第二部分160a、160b。在它们的纵轴的第二区段中，距主表面101a一定距离形成的第三部分160c将第一部分160a与第二部分160b连接，其中第一和第二区段沿着相应纵轴交替。控制结构160的第一、第二和第三部分160a、160b、160c与在距离d1处平行于主表面101a的底部平面BPL对齐。分离条414形成半导体台面420的收缩区段。
图5A至5C涉及在半导体衬底500a在含氢气氛中的加热处理期间形成的处理层中提供晶体管单元的源极区和本体区的实施例。
在分配给单元场610的区域中，第一沟槽402从处理表面101w引入到至少包含基底部分100a的半导体衬底500a中。边缘区域690可以提供在相邻的单元场610之间。
图5A示出具有第一沟槽402的单元场610的一部分以及没有沟槽的边缘区域690的一部分。第一沟槽402的垂直横截面区域可以是矩形，使得相邻第一沟槽402之间的第一台面412具有大致垂直的侧壁。根据其它实施例，距处理表面101w一定距离的第一沟槽402的宽度wt1可以大于沿着处理表面101w的宽度。例如，第一沟槽402的横截面区域可以是梯形，并且第一沟槽402的宽度wt1随着距处理表面101w的距离增加而逐渐增加。根据其它实施例，第一沟槽402的侧壁可以具有凸起（bulge），使得横截面区域是瓶形的。
第一沟槽402可以具有均匀的宽度并且可以规则地布置于均匀的中心至中心距离处。根据其它实施例，第一沟槽402的宽度和/或它们的中心至中心距离在每个单元场内可以变化。例如，第一沟槽402的宽度可以随着距单元场的边缘的距离减小而减小，以减小如下解释的拓扑效应的敏锐性。
半导体衬底500a经受含氢环境中的加热处理。基底部分100a的半导体材料变得粘稠并且封闭第一沟槽402。
图5B示出图5A的形成空腔404的封闭的第一沟槽。分离条414分离相邻的空腔404。在单元场610中，连续的处理层415由单元场610中的第一台面412的半导体材料形成。流入之前的第一沟槽402的部分中的材料在单元场610中的更改的处理表面101x与边缘区域690中的原始处理表面101w之间产生台阶417。
图5B示出单元场610与边缘区域690之间的过渡区域691中的台阶417。台阶417的高度s取决于对处理层415做出贡献的第一台面412的一部分的体积与第一沟槽402的所填充的部分的体积之间的比率，并且范围可以从例如5nm到1μm。处理层415的厚度范围可以从20nm至3μm，例如从100nm至2μm。
在边缘区域690的一部分中，例如在锯面（kerf）区域中，可以由其它第一沟槽形成辅助空腔，其中其它第一沟槽设计为使得在更改的处理表面101w中由加热处理形成明显的台阶。台阶为对准工具提供高对比度并且可以用于将另外的光刻掩模精确地对准空腔404。
随后可以形成晶体管单元TC，其中晶体管单元TC的源极区和本体区110、115专有地形成在半导体台面420中。根据所图示的实施例，半导体台面420包括分离条414中的一个以及由相邻的控制结构160之间的处理层415的一部分形成的第二台面416。关于负载电极、另外的掺杂区域和控制结构160的形成，参考图1E的详细描述。
图5C示出半导体器件500的一部分，其基于通过将来自图5A和5B的半导体衬底500a的多个相同半导体管芯单体化获得的半导体管芯。
晶体管单元TC包括第一导电类型的源极区110以及第二导电类型的本体区115，其中源极区和本体区110、115形成在半导体台面420中，该半导体台面420是具有第一表面101和平行的第二表面102的半导体本体100的一部分。可以包括栅极结构G和场电极结构F的控制结构160分别包括顶部部分160o以及底部部分160p。两个顶部部分160o分别布置在中间的半导体台面420的顶部区段420a的相对侧上，并且从第一表面101延伸到半导体本体100中。底部部分160p距第一表面101一定距离形成在中间的半导体台面420的底部区段420b的相对侧上，其中半导体台面420的顶部和底部区段420a、420b彼此直接邻接。
沿着水平纵向延伸，半导体台面420的底部区段420b的有效宽度的变化独立于同一半导体台面420的顶部区段420a的有效宽度的变化。因此，沿着水平纵向延伸，控制结构160的底部部分160p的宽度的变化独立于同一控制结构160的顶部部分160o的宽度的变化。相邻的控制结构160的底部部分160p彼此隔离并且可以沿着两个平行线布置。相邻的控制结构160的顶部部分160o之间的距离可以大于有关的控制结构160的底部部分160p之间的距离。
在任何热敏感结构形成在半导体衬底500a中或上之前，晶体管单元TC的空腔404以及用于晶体管单元TC的源极区和本体区110、115的处理层415可以形成在半导体衬底500a的处理的开始处。
根据另一实施例，空腔404以及用于源极区和本体区110、115的处理层415形成在其中至少一个热敏感结构已经形成在半导体衬底500a中的处理阶段。
图6A至6C中图示的过程与图5A至5C中图示的过程的不同之处在于，在形成用于源极区和本体区110、115的处理层415之前，半导体氧化物结构240形成在主表面101a处。
例如，在形成第一沟槽402之前或之后，半导体氧化物结构240可以沿着处理表面101x形成。可以例如通过对氧化掩模层（例如氮化硅或氮氧化硅层）进行图案化，并且随后控制氧化掩模的开口中的基底部分100a的暴露区段的热氧化来形成半导体氧化物结构240。根据其它实施例，第一浅沟槽可以被蚀刻到处理表面101x中并且半导体氧化物形成在浅沟槽中。浅沟槽的深度可以选择为使得在结合氧之后，所生长的半导体氧化物的上边缘与处理表面101x大致平齐。
由于晶体管单元TC的形成在没有外延生长的情况下进行，所以应用于形成晶体管单元TC的热预算足够低到避免损伤先前制造的结构，例如半导体氧化物结构240。
相同的半导体氧化物结构240可以用于对准用于形成第一和第二沟槽402、406的光刻掩模以及另外的光刻掩模。
图7A至7B涉及第一台面412，其具有邻接处理表面101w并且主要对处理层415的形成做出贡献的宽台面区段412x以及主要对分离条414的形成做出贡献的窄台面区段412y。
第一沟槽402从处理表面101w引入到包括来自半导体材料的基底部分100a的半导体衬底500a。例如，可以以增加的各向异性成分执行第一蚀刻，使得第一沟槽402的宽度随着距处理表面101w的距离增加而增加。替代地，可以执行两个或更多个台阶蚀刻处理以加宽先前形成的具有直侧壁的窄沟槽402。
图7A示出瓶形第一沟槽402，其具有距处理表面101w一定距离的宽沟槽部分402y以及在处理表面101w与宽沟槽部分402y之间的窄沟槽部分402x。窄沟槽部分402x对应于宽台面部分412x而宽沟槽部分402y对应于第一台面412的窄台面部分412y。
半导体衬底500a经受含氢环境中的加热处理，从而导致半导体材料变得粘稠并且阻塞第一沟槽402。
图7B示出从图7A的第一沟槽402出现的封闭的空腔404。所得到的覆盖空腔404的处理层415的厚度可以通过选择合适的宽台面部分412x的垂直延伸dx来调整。由于宽台面部分412x与窄沟槽部分402x的高体积比率，所以在单元场610与边缘区域690之间的过渡区域691中的台阶417的高度s相对低。
如参考图1E和6C描述的那样，该过程可以以形成打开空腔404的第二沟槽、在第二沟槽以及空腔404中形成控制结构、以及在处理层415中形成晶体管单元的源极区和漏极区来进行。
形成控制结构包括沉积一个或多个导电材料，其至少部分填充第二沟槽和空腔404。在沉积（一个或多个）导电材料之后，例如使用诸如CMP（化学机械抛光）的抛光步骤，去除沉积在处理层415的更改的处理表面101x上的材料。抛光停止于基底部分100a的上边缘，即原始处理表面101w。所沉积的导电材料的残留部分填充单元场610之上的浅槽418。各向同性的蚀刻可以去除填充槽418的导电材料，而不消耗沉积在第二沟槽中的材料。槽418越浅，各向同性蚀刻的控制就越好。
沿着纵轴，可以类似于第一沟槽和空腔而形成第二沟槽。
图8A至10B涉及将第二沟槽的纵向图案与第一沟槽的纵向图案解耦的实施例。
在图8A中，空腔404沿着它们的纵轴具有均匀的宽度wc1。第二沟槽406具有沿着它们的纵轴与宽第二沟槽区段406z交替的窄第二沟槽区段406x。窄第二台面区段416z对应于宽第二沟槽区段406z而宽第二台面区段416x对应于窄第二沟槽区段406x。控制结构160形成在第二沟槽406和空腔404中。
如图8B所图示的那样，控制结构160窄化半导体台面420的在窄第二台面区段416z中的部分，其包括将隔离的源极区110彼此分离的本体区115的部分。控制结构160的顶部部分160o包括具有第一顶部宽度wt1的第一顶部部分160x以及具有大于第一顶部宽度wt1的第二顶部宽度wt2的第二顶部部分160y。第一和第二顶部部分160x、160y彼此直接邻接并且沿着相应的顶部部分160a的水平纵向延伸交替。源极区110可以分别形成在宽第二台面区段416x内，该宽第二台面区段416x夹置在两个相邻的控制结构160的相对的第一顶部部分160a之间。
在图9A中，窄第二台面区段416z包括收缩，该收缩充分窄使得在控制电介质161的形成期间所窄化的第二台面区段在收缩处完全氧化，如图9B所图示的那样。
根据图10A，第二沟槽406包括条沟槽406a和孔沟槽406b，其可以同时形成在相同图案化过程中。条沟槽406a平行于第一沟槽404延伸并且可以暴露它们中的一些或全部。孔沟槽406b从半导体衬底500a的第一表面101a延伸到第二台面416中。孔沟槽406b的宽度可以选择为使得在接下来的氧化步骤中，孔沟槽406b与条沟槽406a之间的半导体鳍状物（fin）被完全氧化。根据其它实施例，孔沟槽406b的宽度选择为使得，在最终器件中，窄半导体鳍状物保留在由孔沟槽406b的填料产生的结构与由条沟槽406a的填料产生的结构之间。孔沟槽406b的垂直延伸小于条沟槽406a的垂直延伸。在图10A的条沟槽和孔沟槽406a、406b中并且沿着它们形成有控制结构160。
图10B示出控制结构160，其包括在图10A的条沟槽406a中的顶部部分160o以及在图10A的孔沟槽406b中的中间部分160q。顶部和中间部分160a、106q可以彼此直接邻接，使得顶部部分160o分别分离第二台面416的上部。根据其它实施例，窄半导体鳍状物可以将中间部分160q与控制结构160的顶部部分160o分离。中间部分160q的垂直延伸小于顶部部分160o的垂直延伸。中间部分160q可以包括与顶部部分160o相同的材料并且可以具有与顶部部分160o相同的层配置。中间部分160q的导电材料可以浮置或者可以电连接至一个顶部部分160a的导电材料。中间部分160q有效地减小半导体台面420的顶部区段420a的横向导电率。顶部区段420a的有效宽度沿着有关的半导体台面420的纵轴变化。
图10C涉及以下实施例：该实施例基于与如参考图10B描述的至少一对中间部分160q结合的，控制结构160的底部部分160p的宽度沿着纵向方向的变化。
两个相邻的控制结构160的底部部分160p的宽度被更改，以使得在一对底部部分160p之间，纯半导体氧化物结构414z而不是分离条414分离至少在该对中间部分160q之间的两个有关的控制结构160的底部部分160p。有关的半导体台面420的顶部区段420a包括完全绝缘的半导体区段190。在半导体区段190中，一个或多个半导体元件，诸如热二极管、感测晶体管等。形成在半导体区段190中的半导体元件的操作模式完全不受形成在半导体台面420中的晶体管单元的操作模式和操作条件的影响。
根据图11A中图示的实施例，隔离的第二沟槽406的衬里分别分配给相同的空腔404。
图11B图示嵌入在彼此连接的第二台面416中的所得到的控制结构150。
在先前的实施例中，第二沟槽406的形状未完全复制空腔404的形状。第二沟槽406设计为将足够的材料和处理流体供应到空腔404中，用于可靠形成控制电介质161和控制电极165。
图12概述了根据实施例的制造半导体器件的方法。形成第一沟槽，该第一沟槽从处理表面延伸到由半导体材料提供的半导体衬底中（902）。半导体衬底在含氢环境中加热，其中处理表面处的半导体材料的一部分液化并且形成横跨基于第一沟槽的空腔的连续的处理层（904）。晶体管单元的源极区和本体区形成在至少包括处理层的顶部半导体层中（906）。在形成源极和/或本体区之前或之后，形成第二沟槽，该第二沟槽延伸通过顶部半导体层并且暴露空腔中的至少第一多个空腔（908）。
图13A和13B涉及半导体器件510，其基座层130具有与漂移区121相同的导电类型。半导体器件510可以是IGFET（绝缘栅极场效应晶体管）或可去饱和半导体二极管。
单晶半导体材料，例如硅（Si）、碳化硅（SiC）、锗（Ge）、锗硅晶体（SiGe）、氮化镓（GaN）或另一AIIIBV半导体形成具有第一表面101以及平行于第一表面101的平坦的第二表面102的半导体本体100，所述第一表面101可以大致是平坦的或者所述第一表面101可以由共平面表面截面所跨的平面来定义。
第一和第二表面101、102之间的最小距离取决于半导体器件500所特定的电压阻断能力。例如，对于特定于大约1200V的阻断电压的半导体器件而言，第一和第二表面101、102之间的距离可以在从90μm至120μm的范围中。与具有更高的阻断能力的半导体器件有关的其它实施例可以提供具有数百微米（μm）的厚度的半导体本体100。具有低阻断能力的半导体器件可以具有从35μm至90μm的厚度。
在平行于第一表面101的平面中，半导体本体100可以具有矩形形状，其中边长范围为数毫米。第一表面101的法线定义垂直方向并且正交于垂直方向的方向是水平方向。
半导体本体100包括具有第一导电类型的漂移区121的基底区域120。漂移区121中的掺杂剂浓度至少在其垂直延伸的部分中可以随着距第一表面101的距离增加而渐变地或逐步地增加或减小。根据其它实施例，漂移区121中的掺杂剂浓度可以大致均匀。漂移区121中的平均掺杂剂浓度可以在5E12cm-3与1E15cm-3之间，例如从1E13cm-3到1E14cm-3。在半导体器件510基于SiC的情况下，漂移区121中的平均杂质浓度可以在5E14cm-3与1E17cm-3之间，例如在从1E15cm-3到1E16cm-3的范围中。
基底区域120还可以包括在漂移区121与第二表面102之间的第一导电类型的场停止层128。场停止层128中的平均净杂质浓度可以超过漂移区121中的平均净杂质浓度至少一个数量级。基底区域120还可以包括例如形成补偿结构的区的掺杂区、用于局部增加电荷载流子等离子体密度的阻挡区和/或缓冲层。
基座层130夹置在基底区域120与第二表面102之间。基座层130直接邻接第二表面102并且可以直接邻接漂移区121或者如果适用的话，例如场停止层128。
在涉及IGFET以及可去饱和半导体二极管的所图示的实施例中，基座层130是第一导电类型的连续层。基座层130中的掺杂剂浓度高到足以与直接邻接第二表面102的金属形成欧姆接触。在半导体本体100基于硅（Si）的情况下，n型发射极层130的最大掺杂剂浓度可以是至少1E18cm-3，例如至少6E19cm-3。
包括栅极结构150的控制结构形成在朝向第一表面101的半导体本体100的一部分中。栅极结构150包括从第一表面101延伸到漂移区121中直到平行于第一表面101的底部平面BPL的第一部分150a。第二部分150b形成在相邻的第一部分150a之间，其中在沿着垂直于横截面平面的纵轴的第一区段中，半导体本体100的部分形成分离条414，其沿着水平方向局部地分离相邻的第一和第二部分150a、150b。在沿着第一部分150a的纵轴的第二区段中，第三部分150c横向地连接第一和第二部分150a、150b。第一表面101与底部平面BPL之间的距离范围可以从1μm到30μm，例如从3μm到7μm。栅极结构150可以包括导电栅极电极155，其可以包括或由重掺杂的多晶层、含金属层或两者构成。栅极电极155可以电耦接或连接至半导体器件510的栅极端子G。
根据其它实施例，控制结构还可以包括与栅极电极155电绝缘并且电连接至不同于栅极端子G的电势的电势的控制电极。栅极电介质151将相应的栅极电极155与半导体本体100分离并且将栅极电极155电容地耦接至半导体本体100的邻接部分。
栅极结构150对朝向第一表面101的漂移区121的区段进行图案化，使得漂移区121包括在形成于相邻的栅极结构150之间的半导体台面420中的多个第一漂移区区段121a以及在半导体本体100的在底部平面BPL与第二表面102之间的部分中的连续第二漂移区区段121b。电介质结构205可以将栅极电极150与半导体本体100外部的导电结构电绝缘。
栅极结构150之间的半导体台面420由半导体本体100的部分形成并且包括在栅极结构150的相邻的第一部分150a之间的第二台面416以及在相邻的第一和第二部分150a、150b之间的分离条414。
在半导体台面420中，与第一导电类型相反的第二导电类型的本体区115分别形成在第一表面101与第一漂移区区段121a之间。本体区115与第一漂移区区段121a形成第一pn结pn1。本体区115电连接或耦接至半导体器件510的第一负载端子L1。
在半导体器件510是IGFET的情况下，可以形成为从第一表面101a延伸到半导体本体中的井的源极区110可以与本体区115形成第二pn结pn2，并且第一负载端子L1电连接至源极区110。在半导体器件510是半导体二极管的情况下，源极区不存在。
另外，控制电极中的一些可以电连接或耦接至第一负载端子L1。基座层130电连接至第二负载端子L2。
在包括相应的第一漂移区区段121a的部分中，分离条414作为半导体台面420的收缩区段是有效的。收缩宽度wc由分离条414中平行于第一表面101的第一漂移区区段121a的最小水平宽度给出并且小于本体区115的对应的最大水平本体宽度wbz。
水平本体宽度wbz可以在100nm与3μm之间，例如150nm与1μm之间，并且收缩宽度wc可以为水平本体宽度wbz的至多50%，例如至多20%。根据实施例，收缩宽度wc在从20nm至300nm的范围中。例如，水平本体宽度wbz是大约200nm并且收缩宽度wc可以在从100nm至160nm的范围中。
收缩急剧地增加了其中没有沿着控制结构160形成在漂移区121中的反向层的第一状态与其中具有沿着控制结构160形成的反向层的第二状态之间的射极效率的差异。
图14的半导体器件510可以是RC-IGBT或可去饱和半导体二极管。
基座层130包括第一导电类型的第一区131以及第二导电类型的第二区132。对于可去饱和半导体二极管而言，第二区132可以改进空穴在反向恢复模式期间的汲取。对于RC-IGBT而言，第一区131能够实现反向导通功能。第一和第二区131、132中的掺杂剂浓度高到足以与直接邻接第二表面102的金属形成欧姆接触。在半导体本体100基于硅（Si）的情况下，第二区132中的掺杂剂浓度可以是至少5E16cm-3，例如至少1E18cm-3。对于进一步细节，参考图13A和13B的描述。
图15涉及具有第二导电类型的连续基座层130的非反向导通或反向阻断IGBT513。窄分离条抑制在IGBT513的导通状态下电荷载流子从漂移区121泄漏至第一负载端子L1。关于进一步细节，参考图11A和11B中的半导体器件510的描述。
图16A的IGBT513的栅极电介质151包括沿着底部平面BPL的栅极结构150的底部区段中的第一区段151a以及第一区段151a与第一表面101之间的第二区段151b。第一区段151a较厚，例如是第二区段151b的至少两倍厚。例如，第一区段151a的第一厚度是大约100nm至500nm，并且第二区段151b的第二厚度是大约50nm至200nm。厚的第一区段151a可以减小栅极电极150与漂移区121之间的电容耦接。
图16B中的IGBT513的控制结构160包括在朝向底部平面BPL的部分中的场电极175以及在朝向第一表面101的部分中的栅极电极155，其中栅极电极155与场电极175绝缘。根据实施例，场电极175可以填充控制结构160的第二和第三部分160b、160c以及第一部分160a的底部部分。场电极175可以与负载端子L1、L2的其中之一电耦接或连接。
将场电极175与半导体本体100分离的场电介质171可以包括在沿着底部平面BPL的控制结构160的底部区段中的第一区段171a以及在第一区段171a与栅极电极155之间的第二区段171b。第一区段171a较厚，例如，是第二区段171b的至少两倍厚。
图16C中的IGBT513的半导体台面420包括第二台面416以及连接至同一第二台面416的三个分离条414。另外的实施例可以提供每半导体台面420多于三个的分离条414。
图16D涉及半导体开关器件514，其具有包括晶体管单元TC的单元区域691以及在辅助电路区域692中的完全绝缘的半导体区段190。完全绝缘的半导体区段190可以与晶体管单元TC同时形成而没有附加的工艺，其中辅助电路区域692中的第一和第二部分160a、160b之间的距离选择为比单元区域691中更接近，使得完全氧化的半导体氧化物结构414z而不是分离条414形成在第一和第二部分160a、160b之间。半导体区段190可以包括例如感测电路、驱动电路和/或逻辑电路。
在辅助电路区域692中，可以使控制结构160没有填充，控制结构160可能至少部分地填充有电介质材料、本征半导体材料或导电材料，其可以浮置或可以电连接或耦接至负载端子L1、L2的中的一个或者栅极端子G。
图17A和17B涉及半导体器件500，其具有短半导体台面420以及分别在四个水平侧围绕半导体台面420的环形栅极结构150。
半导体台面420可以包括在第一表面101与栅极结构150的埋入的第二和第三部分150b、150c之间的第二台面416。半导体台面420还包括四个或更多个分离条414，其可以相对于半导体台面420的水平中心点对称地布置。半导体台面420可以限定在形成围绕半导体台面的环的两对相对的直栅极结构150之间。第二台面416的水平横截面区域可以是圆形、椭圆形、具有或不具有成圆角的拐角的多边形，例如矩形或正方形。半导体器件510可以包括多个相同或大致相同的半导体台面420。
图18涉及其中半导体台面的宽度和/或具有不同宽度的半导体台面的密度根据有关的半导体台面与边缘终止区域198之间的距离而变化的实施例。
图18的半导体器件500分别包括具有第一最小宽度的窄第一收缩区段400a以及具有大于第一最小宽度的第二最小宽度的第二收缩区段400b。在半导体器件500的包括窄第一收缩区段400a的部分中，导通状态等离子体密度高于包括第二收缩区段400b的部分中的等离子体密度。
第一收缩区段400a可以占据包括晶体管单元的半导体本体100的有源区域191的中心部分191a。第二收缩区段400b可以以较高密度布置在有源区域191的在中心部分191a与边缘终止区域198之间的过渡部分191b中，在其中布置有垂直突出栅极垫和栅极连接的有源区域191的部分中或者在有源区域191与连接第一和第二表面的横向表面103之间没有晶体管单元。在导通状态期间较少的电荷载流子溢出边缘终止区域198并且当半导体器件500关断时较少的电荷载流子必须从边缘终止区域198去除。沿着边缘终止区域198的局部减小的电荷载流子等离子体密度减小了换向损耗并且改进了半导体器件500的关闭耐受性。
图19A和19B涉及有关具有收缩区段的半导体台面的形成的另一实施例。
电介质层100x形成在基底衬底100a的表面上并且例如通过使用图案化的硬掩模，开口199形成在电介质层100x中。生长具有至少2μm，例如5μm的厚度的外延层100b，其中如图19A所示，外延层100b的晶格锁定基底衬底100a的所暴露部分的晶格。通过激光辅助外延横向过生长和/或氢气氛中的热处理，可以改进横向生长。
在开口199的垂直突起中的外延层100b的部分中，可以通过引入合适的掺杂剂来形成具有垂直沟道的晶体管单元的源极区和本体区110、115。控制结构150可以形成在从包括基底衬底100a和外延层100b的半导体衬底500a的第一表面101向下延伸到所埋入的电介质层100x的沟槽中。栅极结构150的垂直延伸以及开口199中的漂移区120的收缩部分的垂直延伸被良好地限定并且在整个半导体衬底500a的范围内表现出高均匀性。
另一实施例涉及包括晶体管单元的半导体器件，该晶体管单元包括第一导电类型的源极区以及第二导电类型的本体区，其中源极区和本体区形成在由半导体本体的一部分形成的半导体台面中。半导体器件还包括控制结构，该控制结构包括布置在半导体台面的两个相对侧并且从第一表面延伸到半导体本体中的顶部部分，以及距第一表面一定距离的底部部分，其中每个底部部分连接至沿着相同线并且沿着水平纵向延伸布置的顶部部分，底部部分的宽度的变化独立于顶部部分的宽度的变化。
根据实施例，顶部部分可以彼此隔离并且沿着半导体台面的两个相对侧的两个平行线布置。
根据实施例，每个顶部部分可以包括具有第一宽度的第一顶部部分以及具有大于第一宽度的第二宽度的第二顶部部分，第一和第二顶部部分彼此直接邻接并且沿着相应的顶部部分的水平纵向延伸交替。
根据另一实施例，源极区可以形成在半导体台面的在两个控制结构的相对的第一顶部部分之间的部分中。
虽然已经在本文中图示和描述特定实施例，但是对于本领域普通技术人员将领会到的是，在没有脱离本发明的范围的情况下各种替代和/或等价的实施方式可以代替示出和描述的特定实施例。本申请旨在覆盖在本文中讨论的特定实施例的任何适配或变化。因此，旨在本公开仅由权利要求及其等价物来限制。

Claims (22)

1.一种半导体器件，包括：
晶体管单元，包括第一导电类型的源极区和第二导电类型的本体区，其中所述源极区和本体区形成在由半导体本体的一部分形成的半导体台面中；以及
控制结构，所述控制结构包括在所述半导体台面的至少两个相对侧上延伸到所述半导体本体中的第一部分、所述第一部分之间的距第一表面一定距离的第二部分、以及距所述第一表面一定距离并且连接所述第一部分和所述第二部分的第三部分，其中所述半导体台面的收缩区段形成在相邻的第三部分之间。
2.根据权利要求1所述的半导体器件，其中
第一、第二和第三部分与距所述第一表面第一距离处的底部平面对齐。
3.根据权利要求1所述的半导体器件，其中
所述控制结构至少包括第一控制电极和将所述第一控制电极与所述半导体本体分离的第一控制电介质。
4.根据权利要求3所述的半导体器件，其中
所述控制电介质具有在偏离所述第一表面的底部部分中的具有第一厚度的第一区段以及在所述第一区段与所述第一表面之间的具有小于所述第一厚度的第二厚度的第二区段。
5.根据权利要求1所述的半导体器件，其中
所述控制结构包括在所述半导体台面的另外两个相对侧上延伸到所述半导体本体中的第四部分。
6.根据权利要求1所述的半导体器件，其中
所述控制结构包括在所述第二部分、所述第三部分以及所述第一部分的底部区段中的第一控制电极，以及在所述第一表面与所述底部区段之间的所述第一部分的顶部区段中与所述第一控制电极电介质地分离的第二控制电极。
7.根据权利要求1所述的半导体器件，其中
所述半导体台面还包括在所述第二部分中的相邻多个第二部分之间的另外的收缩区段。
8.根据权利要求1所述的半导体器件，其中
所述收缩区段的宽度和/或密度作为有关的收缩区段与所述半导体本体的边缘区域之间的距离的函数而变化，其中所述边缘区域不存在晶体管单元并且围绕包括晶体管单元的单元场。
9.一种半导体器件，包括：
晶体管单元，包括第一导电类型的源极区以及第二导电类型的本体区，其中所述源极区和所述本体区形成在由半导体本体的一部分形成的半导体台面中；以及
控制结构，所述控制结构包括布置在所述半导体台面的顶部区段的两个相对侧上并且从第一表面延伸到所述半导体本体中的顶部部分，以及在所述半导体台面的底部区段的相对侧距所述第一表面一定距离的底部部分，其中所述半导体台面的所述底部区段连接至所述顶部区段，并且沿着水平纵向延伸所述半导体台面的所述底部区段的有效宽度的变化独立于所述半导体台面的所述顶部区段的有效宽度的变化。
10.根据权利要求9所述的半导体器件，其中
所述控制结构的所述底部部分彼此隔离并且沿着两个平行线布置。
11.根据权利要求9所述的半导体器件，其中
所述控制结构的所述顶部部分中的至少一个包括具有第一顶部宽度的第一顶部部分，以及具有大于所述第一宽度的第二顶部宽度的第二顶部部分，第一和第二顶部部分彼此直接邻接并且沿着相应的顶部部分的所述水平纵向延伸交替。
12.根据权利要求11所述的半导体器件，其中
所述源极区形成在所述半导体台面的在所述两个控制结构的相对的第一顶部部分之间的部分中。
13.根据权利要求9所述的半导体器件，其中
所述控制结构包括布置在所述控制结构的所述顶部部分之间并且距所述控制结构的所述顶部部分一定距离的中间部分，所述中间部分的垂直延伸小于所述控制结构的所述顶部部分的垂直延伸。
14.根据权利要求9所述的半导体器件，其中
所述控制结构中的相邻多个控制结构的所述顶部部分之间的距离大于所述控制结构中的相邻多个控制结构的所述底部部分之间的距离。
15.一种制造半导体器件的方法，所述方法包括：
形成从处理表面延伸到由半导体材料形成的半导体衬底中的第一沟槽；
在含氢环境中加热所述半导体衬底，其中所述半导体材料的所述处理表面处的一部分流体化并且形成跨基于所述第一沟槽的空腔的连续处理层；
在至少包括所述处理层的顶部半导体层中形成晶体管单元的源极区和本体区；以及
形成延伸通过所述顶部半导体层并且暴露所述空腔中的至少第一多个空腔的第二沟槽。
16.根据权利要求15所述的方法，其中
所述第一沟槽布置为使得所述空腔中未由所述第二沟槽暴露的第二空腔与所述第一沟槽连通。
17.根据权利要求15所述的方法，还包括：
在所述处理层上通过外延生长所述半导体材料的外延层，以形成所述顶部半导体层的一部分。
18.根据权利要求15所述的方法，还包括：
在生长所述外延层之后，在含氢环境中加热所述半导体衬底，其中所述外延层的所述半导体材料的一部分流体化并且形成跨基于所述第二沟槽的另外的空腔的另一处理层。
19.根据权利要求15所述的方法，还包括：
形成对所述空腔和所述第二沟槽加衬里的控制电介质；以及
在所述第二沟槽以及所述空腔的至少一些空腔中形成控制电极。
20.根据权利要求15所述的方法，其中
所述源极区和所述本体区形成在所述处理层中。
21.根据权利要求15所述的方法，还包括：
在形成所述空腔之前，通过所述半导体材料的一部分的热氧化形成半导体氧化物结构。
22.根据权利要求15所述的方法，还包括：
在所述含氢环境中加热所述半导体衬底之前，相对于所述第一沟槽的顶部部分加宽所述第一沟槽的底部部分。
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