CN107180865A - 一种低噪声低损耗绝缘栅双极型晶体管 - Google Patents
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- 238000000407 epitaxy Methods 0.000 claims abstract description 54
- 239000002184 metal Substances 0.000 claims abstract description 43
- 238000009825 accumulation Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 description 20
- 230000008859 change Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 238000007667 floating Methods 0.000 description 11
- 238000000137 annealing Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000011084 recovery Methods 0.000 description 5
- 238000010276 construction Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000036039 immunity Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- INQLNSVYIFCUML-QZTLEVGFSA-N [[(2r,3s,4r,5r)-5-(6-aminopurin-9-yl)-3,4-dihydroxyoxolan-2-yl]methoxy-hydroxyphosphoryl] [(2r,3s,4r,5r)-5-(4-carbamoyl-1,3-thiazol-2-yl)-3,4-dihydroxyoxolan-2-yl]methyl hydrogen phosphate Chemical compound NC(=O)C1=CSC([C@H]2[C@@H]([C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OC[C@@H]3[C@H]([C@@H](O)[C@@H](O3)N3C4=NC=NC(N)=C4N=C3)O)O2)O)=N1 INQLNSVYIFCUML-QZTLEVGFSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005339 levitation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
一种低噪声低损耗绝缘栅双极型晶体管，包括：底部设有集电极金属电极的P型衬底，在P型衬底上方设有N型缓冲层，N型缓冲层上设有N型外延层，在N型外延层内设有一维阵列分布的P型体区，并在其中设有重掺杂N型发射区，在P型体区与N型外延层之间设有N型载流子存储层，所述晶体管还包括按一维阵列分布的侧壁覆盖有隔离氧化层的沟槽，各个沟槽横向贯穿各P型体区、重掺杂N型发射区及N型外延层，在沟槽内设有和金属层相连的二极管，在各沟槽下方分别设有重掺杂P阱；在位于相邻沟槽之间的N型外延层的上方分别设有栅氧化层，在栅氧化层上方覆盖有多晶硅栅极；将各个重掺杂N型发射区、P型体区和第二金属连接层连接，作为器件的发射极。
Description
技术领域
本发明主要涉及功率半导体器件技术领域，具体涉及一种低噪声低损耗绝缘栅双极型晶体管，特别适用于智能功率模块、新能源电动车电机驱动系统、电焊机等大功率系统中。
背景技术
绝缘栅双极型晶体管(IGBT)是MOS栅器件结构与双极型晶体管结构相结合进化而成的复合型功率器件，同时具备MOS管与双极型晶体管的特点，具有良好的通态电流和开关损耗之间的折中关系。与其它类型的功率器件相比，IGBT具有高正向传导电流密度和低导通压降、驱动电路简单、可控性好、安全工作区大等优点。经过三十多年的发展和研究，IGBT技术已经达到了很高的水平。IGBT转换器广泛应用于诸如输电系统(高压直流传输和无线电力传输)，运输(铁路，磁浮列车和航空航天)和工业应用(变速驱动)等各种应用。
随着可调速驱动技术的发展，越来越多的转换器被应用于工业领域。然而，这些大功率、高开关频率的设备在给人们带来便利的同时也产生了负面影响。在IGBT快速通断过程中，电压和电流的快速变化会产生严重的电磁干扰(EMI)噪声，并通过差模和共模两种方式干扰着周边电子设备的正常工作，因此有必要关注和规范其电磁干扰(electromagneticinterference，EMI)噪声。为了抑制电磁干扰，美国已经实施了EMI标准，欧洲也早在1996年就制定了相应标准。在电力电子领域，通常在电源电路的设计过程中抑制其电压变化率(dv/dt)和电流变化率(di/dt)来降低噪声。
此外，在电机驱动系统的控制中，功率器件的安全工作区、短路能力等可靠性问题也尤为重要，是决定整个系统可靠性的关键。
因此，在保持器件的耐压能力、抗闩锁能力的基础上降低器件的噪声和损耗，提高器件的通态电流能力是IGBT的主要发展方向，对功率器件的发展与设计具有重要的意义。
发明内容
本发明针对上述问题，提出了一种低噪声低损耗绝缘栅双极型晶体管。该结构具有较强EMI噪声抑制能力、低导通压降、大的安全工作区、良好的短路能力及抗闩锁能力。
本发明提供如下结构技术方案：
一种低噪声低损耗绝缘栅双极型晶体管，包括：P型衬底，在所述的P型衬底底部设有阳极金属层并作为器件的集电极，在P型衬底上方设有N型缓冲层，N型缓冲层上设有N型外延层，在N型外延层内设有按一维阵列分布的P型体区，在各相邻P型体区之间的部分N型外延层两侧分别设有重掺杂N型发射区且所述重掺杂N型发射区位于相应的P型体区内，其特征在于，所述晶体管还包括按一维阵列分布的侧壁覆盖有隔离氧化层的沟槽，各个沟槽横向贯穿各个P型体区、重掺杂N型发射区及N型外延层，并且，所述沟槽纵向深及N型外延层，在沟槽内设有第一金属连接层和第二金属连接层，在第一金属连接层与第二金属连接层之间设有由二极管阳极区和二极管阴极区构成且串联连接的二极管，在所述各沟槽下方分别设有重掺杂P阱，所述重掺杂P阱位于N型外延层内且位于N型外延层内的部分沟槽被重掺杂P阱包围；在位于相邻沟槽之间的部分N型外延层的上方分别设有栅氧化层且所述栅氧化层的两侧分别延伸至与所述部分N型外延层相邻的两个重掺杂N型发射区上方，在栅氧化层上方覆盖有多晶硅栅极；各个重掺杂N型发射区及P型体区相连接并通过所述第二金属连接层与最上方的二极管阴极区连接，作为器件的发射极。在各个P型体区与N型外延层之间分别设有N型载流子存储层。N型载流子存储层的掺杂浓度为1e14cm-2到1e20cm-2，重掺杂P阱的掺杂浓度为1e13cm-2到1e18cm-2。
与现有技术相比，本发明具有如下优点：
1、本发明利用集成在内部的由沟槽内二极管阳极区和二极管阴极区构成的二极管的电压钳位作用，极大降低了器件的噪声。如图2所示，在传统沟槽/平面栅IGBT中，当器件从阻断态切换到开启的瞬间，器件集电极依然为高电压状态，N型外延层3(N-drift)电势高于栅电极，N型外延层3(N-drift)表面会形成P沟道反型层，集电极空穴在高集电极电压下穿过N型外延层3(N-drift)流向P沟道，这部分空穴在P沟道下方不断积累使得正电荷增加，并在栅内感生出相应的负电荷，最终形成负微分栅极电容，使栅极电压突然上升，加快了IGBT器件的开启速度，产生较大的集电极-发射极电压下降变化率(dv/dt)和集电极电流上升变化率(di/dt)，引起严重的EMI噪声，会使器件本身及周边控制单元出现误开启、误关断现象，使得系统逻辑信号单元不稳定，影响系统正常工作。并且，器件的电压变化率(dv/dt)和电流变化率(di/dt)会出现不受栅极电阻控制的现象，导致器件在系统应用中无法通过增大栅极电阻降低EMI噪声。在本发明中，器件阻断态时，器件沟道关断，电子电流消失，由P型衬底1、N型外延层3和P型体区9构成的PNP管T1无法正常工作。通常，由N型外延层3、P型体区9和重掺杂N型发射区10构成的NPN管T2无法开启。当集电极电压逐渐增加时，浮空的重掺杂P阱4电位随之抬升，当逐渐抬升的浮空重掺杂P阱4的电位VPR大于二极管的开启电压，即满足VPR＞0.7V时，沟槽内二极管开启，此时重掺杂P阱4电位被钳位至沟槽内二极管的开启电压，即低电位，随着器件阳极电压的继续增加，由重掺杂P阱4和漂移区(N型外延层3)构成的反偏PN结J2开始耗尽并承受电压。耗尽形成了指向沟槽底部的电场，空穴在电场力的作用下通过二极管向上运动到达发射极。当器件从阻断态切换到开启的瞬间，器件集电极依然为高电压状态，而器件的沟道已经开启，沟道电子电流作为PNP管T1的基极电流，促进了大量空穴从背面集电极注入漂移区(N外延层3)。此时，沟槽内二极管保持导通，大量空穴继续通过沟槽内二极管到达发射极，不会流到栅下方导致负微分电容的形成，因此采用本发明可以有效减小从阻断态到开启的过程中的EMI噪声问题。
2、本发明利用器件内部的N型载流子存储层13对载流子的积累作用，极大提升了器件的线性区导通电流能力，降低了器件的导通压降。当栅压大于阈值电压时，P型体区9内形成反型层产生N沟道，沟道电子从器件的发射极经过器件的沟道，流入IGBT的漂移层(N型外延层3)，为PNP三极管T1提供基极电流，促进大量空穴从器件的集电极注入到器件的漂移层(N型外延层3)。由于重掺杂P阱4是浮空的，其电位随着集电极电压的增加而抬升，当通态下集电极电压较小时，重掺杂P阱4的电势VPR小于二极管的开启电压，即VPR＜0.7V，沟槽内二极管无法开启，阻止空穴通过沟槽内二极管到达发射极；又由于N型载流子积累层13对空穴具有阻碍作用，此时空穴流过重掺杂P阱4之间的N型外延层3，在N型载流子存储层13附近积累，并最终流经P-base(P型体区9)，从重掺杂N型发射区10流出。空穴在N型载流子存储层13附近的积累，增加了器件内载流子密度，从而降低了器件的导通压降。换言之，在相同的电流密度下，该器件具有更小的导通压降。
3、本发明利用二极管的正向阻断作用保证了器件的耐压能力。当栅极关断后，器件的电子沟道关断，电子电流消失，PNP三极管T1无法正常工作。当集电极电压逐渐增加时，P-base(P型体区9)和N型载流子存储层13构成的反偏PN结J1承受电压，同时浮空的重掺杂P阱4电位随之抬升，逐渐抬升的浮空重掺杂P阱4的电位VPR大于二极管开启电压，满足VPR＞0.7V时，沟槽内二极管开启，此时重掺杂P阱4电位被钳位至沟槽内二极管的开启电压，即低电位，随着器件集电极电压的继续增加，由重掺杂P阱4和漂移区(N型外延层3)构成的反偏PN结J2开始承受电压。当两侧J2的耗尽层展宽并夹断时，P-base(P型体区9)和N型载流子存储层13构成的反偏PN结J1不再耐压，J2承担所有的压降。因此，P-body(P型体区9)下方的N型载流子积累层不会影响器件的耐压，即本发明保证了器件的耐压能力。
4、本发明有效地改善了器件的短路能力。器件的短路能力主要取决于器件的饱和电流和器件所加的电压，本结构相对传统结构有更低的饱和电流，从而具有更好的短路能力。
附图说明
图1所示为传统绝缘栅双极型晶体管的器件剖面结构图。
图2所示为传统IGBT结构EMI噪声产生机理图。
图3所示为本发明提出的低噪声低损耗绝缘栅双极型晶体管的器件三维元胞结构图及沟槽内纵向剖面示意图(如图4剖面DD`)。
图4所示为本发明提出的低噪声低损耗绝缘栅双极型晶体管的俯视图(去掉栅氧层、多晶硅栅极和金属电极)及各剖面位置示意图。
图5所示为本发明提出的低噪声低损耗绝缘栅双极型晶体管的导通态示意图(此图为图4中剖面AA`)。
图6所示为本发明提出的低噪声低损耗绝缘栅双极型晶体管重掺杂P阱在耐压状态下形成的电场图(此图为图4中剖面BB`)。
图7所示为本发明提出的低噪声低损耗绝缘栅双极型晶体管在开启过程中的抑制EMI噪声示意图(此图为图4中剖面CC`)。
图8所示为本发明提出的低噪声低损耗绝缘栅双极型晶体管与传统结构的耐压对比图。
图9所示为本发明提出的低噪声低损耗绝缘栅双极型晶体管与传统结构导通压降对比图。
图10所示为本发明提出的低噪声低损耗绝缘栅双极型晶体管与传统IGBT结构的饱和电流特性对比图。
图11所示为在不同栅电阻RG条件下，传统绝缘栅双极型晶体管在开启过程中的反向恢复电流、电压波形图。
图12所示为在不同栅电阻RG条件下，本发明提出的低噪声低损耗绝缘栅双极型晶体管在开启过程中的反向恢复电流、电压波形图。
图13所示为在本发明提出的低噪声低损耗绝缘栅双极型晶体管与传统结构中，栅电阻RG对电流变化率(di/dt)的控制能力对比图。
图14所示为本在发明提出的低噪声低损耗绝缘栅双极型晶体管与传统结构中，栅电阻RG对电压变化率(dv/dt)的控制能力对比图。
图15所示为二极管组情况下，本发明提出的低噪声低损耗绝缘栅双极型晶体管的器件三维元胞结构图及沟槽内剖面示意图(剖面为图4中剖面DD`)。
具体实施方式
实施例1
下面结合图3-4，对本发明做详细说明，一种低噪声低损耗绝缘栅双极型晶体管，包括：P型衬底1，在所述的P型衬底1底部设有阳极金属层并作为器件的集电极，在P型衬底1上方设有N型缓冲层2，N型缓冲层2上设有N型外延层3，在N型外延层3内设有按一维阵列分布的P型体区9，在各相邻P型体区9之间的部分N型外延层两侧分别设有重掺杂N型发射区10且所述重掺杂N型发射区位于相应的P型体区9内，其特征在于，所述晶体管还包括按一维阵列分布的侧壁覆盖有隔离氧化层8的沟槽，各个沟槽横向贯穿各个P型体区9、重掺杂N型发射区10及N型外延层3，并且，所述沟槽纵向深及N型外延层3，在沟槽内设有第一金属连接层51和第二金属连接层52，在第一金属连接层(51)与第二金属连接层52之间设有由二极管阳极区6和二极管阴极区7构成的二极管，在所述各沟槽下方分别设有重掺杂P阱4，所述重掺杂P阱(4)位于N型外延层3内且位于N型外延层3内的部分沟槽被重掺杂P阱4包围；在位于相邻沟槽之间的部分N型外延层的上方分别设有栅氧化层11且所述栅氧化层11的两侧分别延伸至与所述部分N型外延层相邻的两个重掺杂N型发射区10上方，在栅氧化层11上方覆盖有多晶硅栅极12；各个重掺杂N型发射区10及P型体区9相连接并通过所述第二金属连接层52与最上方的二极管阴极区连接，作为器件的发射极。在各个P型体区9与N型外延层3之间分别设有N型载流子存储层13。二极管阳极区6的P型杂质掺杂浓度大于1e17cm-2，二极管阴极区7的N型杂质掺杂浓度为大于1e17cm-2。N型载流子存储层13的掺杂浓度为1e14cm-2到1e20cm-2。重掺杂P阱4的掺杂浓度为le13cm-2到1e18cm-2。
实施例2
一种低噪声低损耗绝缘栅双极型晶体管的制备方法，包括：
第一步：首先选取N型硅材料作为衬底并外延生长浅掺杂N型外延层；
第二步：离子注入N型杂质，并退火形成轻掺杂N型载流子存储层13；
第三步：刻蚀沟槽，并形成隔离氧化层8；
第四步：离子注入P型杂质，并退火形成P型体区9；
第五步：沟槽底部离子注入剂量范围为1e13cm-2到1e18cm-2、能量为80Kev的P型杂质，并退火形成重掺杂P阱4；
第六步：沟槽内淀积金属，形成金属连接层一51；
第七步：沟槽内淀积多晶硅，并离子注入剂量为大于1e17cm-2的P型杂质，形成二极管阳极区6；
第八步：沟槽内淀积多晶硅，并离子注入剂量为大于1e17cm-2的N型杂质，形成二极管阴极区7；
第九步：沟槽内淀积金属，形成金属连接层二52；
第十步：离子注入N型杂质，并退火形成重掺杂N型发射区10；
第十一步：在器件表面淀积绝缘介质层11，然后淀积多晶硅，形成多晶硅柵极12；
第十二步：在器件表面淀积绝缘介质层，然后刻蚀出接触孔，在器件表面淀积金属形成发射极；
第十三步：去除衬底，然后在器件背面离子注入N型杂质，形成N型缓冲层2；
第十四步：器件背面离子注入P型杂质，形成P型衬底1；
第十五步：器件背面淀积集电极金属。
实施例3
一种低噪声低损耗绝缘栅双极型晶体管，包括：P型衬底1，在所述的P型衬底1底部设有阳极金属层并作为器件的集电极，在P型衬底1上方设有N型缓冲层2，N型缓冲层2上设有N型外延层3，在N型外延层3内设有按一维阵列分布的P型体区9，在各相邻P型体区9之间的部分N型外延层两侧分别设有重掺杂N型发射区10且所述重掺杂N型发射区位于相应的P型体区9内，参照图15，所述晶体管还包括按一维阵列分布的侧壁覆盖有隔离氧化层8的沟槽，各个沟槽横向贯穿各个P型体区9、重掺杂N型发射区10及N型外延层3，并且，所述沟槽纵向深及N型外延层3，在沟槽内设有第一金属连接层51和第二金属连接层52，在第一金属连接层(51)与第二金属连接层52之间设有由二极管阳极区6和二极管阴极区7构成的串联二极管组，且二极管组通过第三金属层(53)串联，在所述各沟槽下方分别设有重掺杂P阱4，所述重掺杂P阱(4)位于N型外延层3内且位于N型外延层3内的部分沟槽被重掺杂P阱4包围；在位于相邻沟槽之间的部分N型外延层的上方分别设有栅氧化层11且所述栅氧化层11的两侧分别延伸至与所述部分N型外延层相邻的两个重掺杂N型发射区10上方，在栅氧化层11上方覆盖有多晶硅栅极12；各个重掺杂N型发射区10及P型体区9相连接并通过所述第二金属连接层52与最上方的二极管阴极区连接，作为器件的发射极。在各个P型体区9与N型外延层3之间分别设有N型载流子存储层13。二极管阳极区61、62的P型杂质掺杂浓度大于1e17cm-2，二极管阴极区71、72的N型杂质掺杂浓度为大于1e17cm-2。N型载流子存储层13的掺杂浓度为1e14cm-2到1e20cm-2。重掺杂P阱4的掺杂浓度为1e13cm-2到1e18cm-2。
实施例4
一种低噪声低损耗绝缘栅双极型晶体管的制备方法，包括：
第一步：首先选取N型硅材料作为衬底并外延生长浅掺杂N型外延层；
第二步：离子注入N型杂质，并退火形成轻掺杂N型载流子存储层13；
第三步：刻蚀沟槽，并形成隔离氧化层8；
第四步：离子注入P型杂质，并退火形成P型体区9；
第五步：沟槽底部离子注入剂量范围为1e13cm-2到1e18cm-2、能量为80Kev的P型杂质，并退火形成重掺杂P阱4；
第六步：沟槽内淀积金属，形成金属连接层一51；
第七步：沟槽内淀积多晶硅，并离子注入剂量为大于1e17cm-2的P型杂质，形成二极管阳极区61；
第八步：沟槽内淀积多晶硅，并离子注入剂量为大于1e17cm-2的N型杂质，形成二极管阴极区71；
第九步：沟槽内淀积金属，形成金属连接层三53；
第十步：沟槽内淀积多晶硅，并离子注入剂量为大于1e17cm-2的P型杂质，形成二极管阳极区62；
第十一步：沟槽内淀积多晶硅，并离子注入剂量为大于1e17cm-2的N型杂质，形成二极管阴极区72；
第十二步：沟槽内淀积金属，形成金属连接层二52；
第十三步：离子注入N型杂质，并退火形成重掺杂N型发射区10；
第十四步：在器件表面淀积绝缘介质层11，然后淀积多晶硅，形成多晶硅柵极12；
第十五步：在器件表面淀积绝缘介质层，然后刻蚀出接触孔，在器件表面淀积金属形成发射极；
第十六步：去除衬底，然后在器件背面离子注入N型杂质，形成N型缓冲层2；
第十七步：器件背面离子注入P型杂质，形成P型衬底1；
第十八步：器件背面淀积集电极金属。
下面结合附图对本发明进行进一步说明。
本发明的工作原理：
导通原理：如图5所示，在通态下，当栅压大于阈值电压时，器件内产生电子沟道，电子从器件的发射极经过器件的沟道，流入绝缘栅双极型晶体管的N-drift漂移层(N型外延层3)，为PNP三极管T1提供基极电流(电流路径如图5中Path-e所示)，促进大量空穴从器件的集电极注入到器件的漂移层(N型外延层3)，由于重掺杂P阱4是浮空的，其电位随着集电极电压的增加而抬升，当通态下集电极电压较小时，重掺杂P阱4的电势VPR小于二极管的开启电压，即VPR＜0.7V，沟槽内二极管无法开启，阻止空穴通过沟槽内二极管到达发射极；又由于两沟槽之间的N型载流子积累层对空穴具有阻碍作用，导致空穴在N型载流子存储层附近积累，并最终流经P-base(P型体区9)，从重掺杂N型发射区10流出(空穴路径如图5中Path-h所示)。空穴在N型载流子存储层附近的积累，增加了器件内载流子密度，降低了器件的导通压降。
低噪声原理：器件阻断态时，器件沟道关断，电子电流消失，PNP三极管T1无法正常工作。当集电极电压逐渐增加时，浮空的重掺杂P阱4电位随之抬升，当逐渐抬升的浮空重掺杂P阱4的电位VPR大于二极管的开启电压，即满足VPR＞0.7V时，沟槽内二极管开启，此时重掺杂P阱4电位被钳位至沟槽内二极管的开启电压，即低电位；随着器件阳极电压的继续增加，由重掺杂P阱4和漂移区(N型外延层3)构成的反偏PN结J2开始耗尽并承受电压。耗尽形成了指向沟槽底部的电场，空穴在电场力的作用下通过二极管向上运动到达发射极。当器件从阻断态切换到开启的瞬间，器件集电极依然为高电压状态，而器件的沟道已经开启，沟道电子电流作为PNP三极管T1的基极电流，促进了大量空穴从背面集电极注入漂移区(N外延层3)。此时，沟槽内二极管保持导通，大量空穴继续通过沟槽内二极管到达发射极，避免了大量空穴冲击栅极板并在栅极板下积累，从而有效减轻了器件的噪声问题，如图7所示。因此采用本发明可以有效减小从阻断态到开启的过程中的EMI噪声问题。
耐压原理：当栅极关断后，器件的电子沟道关断，电子电流消失，PNP三极管T1无法正常工作。当集电极电压逐渐增加时，P-base(P型体区9)和N型载流子存储层13构成的反偏PN结J1承受电压，同时浮空的重掺杂P阱4电位随之抬升，逐渐抬升的浮空重掺杂P阱4的电位VPR大于二极管开启电压，满足VPR＞0.7V时，沟槽内二极管开启，此时重掺杂P阱4电位被钳位至沟槽内二极管的开启电压，即低电位，随着器件集电极电压的继续增加，由重掺杂P阱4和漂移区(N型外延层3)构成的反偏PN结J2开始承受电压。当两侧J2的耗尽层展宽并夹断时，P-base(P型体区9)和N型载流子存储层13构成的反偏PN结J1不再耐压，J2承担所有的压降。
饱和原理：在器件导通时，若集电极电压持续增加，浮空的重掺杂P阱4电位随之抬升，最终导致槽内二极管开启，重掺杂P阱4电位被钳位至沟槽内二极管的开启电压；随着器件阳极电压的继续增加，由重掺杂P阱4和漂移区(N型外延层3)构成的反偏PN结J2开始耗尽，当两相邻J2的耗尽层展宽并夹断时，器件内电流达到饱和状态不再变化。
为了验证本发明结构的优点，本发明通过半导体器件仿真软件Sentaurus TCAD对结构进行了对比仿真，如图8～图14所示。图8所示为本发明提出的低噪声低损耗绝缘栅双极型晶体管与传统结构的耐压对比图，从图中可以看出本发明结构和传统结构表现出近似相同的耐压能力，即提高器件的电流密度的情况下，器件的耐压没有损失；图9所示为本发明提出的低噪声低损耗绝缘栅双极型晶体管与传统结构导通压降对比图，从图中可以看出，相同电流密度下本发明结构比传统结构具有更低的导通压降；图10所示为本发明提出的低噪声低损耗绝缘栅双极型晶体管与传统结构的饱和电流对比图，从图中可以看出本发明结构比传统结构具有更低的饱和电流，意味着本结构短路电流更低，具有更好的短路能力；图11所示为在不同栅电阻RG条件下，传统绝缘栅双极型晶体管在开启过程中的反向恢复电流、电压波形图，从图中可以看出反向恢复电流峰值并未随着栅电阻RG的增加而线性变化，反向恢复电压变化率(dv/dt)随着栅电阻RG的增加基本保持不变；图12所示为在不同栅电阻RG条件下，本发明提出的低噪声低损耗绝缘栅双极型晶体管在开启过程中的反向恢复电流、电压波形图，从图中可以看出：随着栅电阻RG的增加，反向恢复电流峰值降低、电流变化率(di/dt)值也逐渐降低，反向恢复电压变化率(dv/dt)随着栅电阻RG的增加下降明显；图13所示为在本发明提出的低噪声低损耗绝缘栅双极型晶体管与传统结构中，栅电阻RG对电流变化率(di/dt)的控制能力对比图，从图中可以看出随着栅电阻RG的增加，传统结构和新结构的电流变化率(di/dt)都会随之降低，但新结构电流变化率(di/dt)的降幅更加明显，所以新结构中栅电阻RG对电流变化率(di/dt)的控制能力更强；图14所示为在本发明提出的低噪声低损耗绝缘栅双极型晶体管与传统结构中，栅电阻RG对电压变化率(dv/dt)的控制能力对比图，从图中可以看出随着栅电阻RG的增加，传统结构的电压变化率(dv/dt)基本保持不变，而本发明结构的电压变化率(dv/dt)随着栅电阻RG的增加降低明显，新结构中栅电阻RG对电压变化率(dv/dt)的控制能力更强。所以，本发明提出的低噪声低损耗绝缘栅双极型晶体管具有更好的抑制噪声的特性。
Claims (4)
1.一种低噪声低损耗绝缘栅双极型晶体管，包括：P型衬底(1)，在所述的P型衬底(1)底部设有阳极金属层并作为器件的集电极，在P型衬底(1)上方设有N型缓冲层(2)，N型缓冲层(2)上设有N型外延层(3)，在N型外延层(3)内设有按一维阵列分布的P型体区(9)，在各相邻P型体区(9)之间的部分N型外延层两侧分别设有重掺杂N型发射区(10)且所述重掺杂N型发射区位于相应的P型体区(9)内，其特征在于，所述晶体管还包括按一维阵列分布的侧壁覆盖有隔离氧化层(8)的沟槽，各个沟槽横向贯穿各个P型体区(9)、重掺杂N型发射区(10)及N型外延层(3)，并且，所述沟槽纵向深及N型外延层(3)，在沟槽内设有第一金属连接层(51)和第二金属连接层(52)，在第一金属连接层(51)与第二金属连接层(52)之间设有由二极管阳极区(6)和二极管阴极区(7)构成且串联连接的二极管，在所述各沟槽下方分别设有重掺杂P阱(4)，所述重掺杂P阱(4)位于N型外延层(3)内且位于N型外延层(3)内的部分沟槽被重掺杂P阱(4)包围；在位于相邻沟槽之间的部分N型外延层的上方分别设有栅氧化层(11)且所述栅氧化层(11)的两侧分别延伸至与所述部分N型外延层相邻的两个重掺杂N型发射区(10)上方，在栅氧化层(11)上方覆盖有多晶硅栅极(12)；各个重掺杂N型发射区(10)及P型体区(9)相连接并通过所述第二金属连接层(52)与最上方的二极管阴极区连接，作为器件的发射极。
2.根据权利要求1所述的低噪声低损耗绝缘栅双极型晶体管，其特征在于，在各个P型体区(9)与N型外延层(3)之间分别设有N型载流子存储层(13)。
3.根据权利要求2所述的低噪声低损耗绝缘栅双极型晶体管，其特征在于，N型载流子存储层(13)的掺杂浓度为1e14cm-2到1e20cm-2。
4.根据权利要求1所述的低噪声低损耗绝缘栅双极型晶体管，其特征在于，重掺杂P阱(4)的掺杂浓度为1e13cm-2到1e18cm-2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710530001.0A CN107180865B (zh) | 2017-06-30 | 2017-06-30 | 一种低噪声低损耗绝缘栅双极型晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710530001.0A CN107180865B (zh) | 2017-06-30 | 2017-06-30 | 一种低噪声低损耗绝缘栅双极型晶体管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107180865A true CN107180865A (zh) | 2017-09-19 |
| CN107180865B CN107180865B (zh) | 2020-01-07 |
Family
ID=59845444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710530001.0A Active CN107180865B (zh) | 2017-06-30 | 2017-06-30 | 一种低噪声低损耗绝缘栅双极型晶体管 |
Country Status (1)
| Country | Link |
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| CN (1) | CN107180865B (zh) |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |