TWI546936B - 互補式金屬氧化物半導體奈米線結構 - Google Patents

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金世淵
科林Ｊ 庫恩
泰希爾 迦尼
阿納德Ｓ 摩西
安娜麗莎 卡佩拉尼
史蒂芬Ｍ 席
拉斐爾 瑞歐斯
葛林Ａ 葛拉斯
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英特爾公司
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Description

互補式金屬氧化物半導體奈米線結構 發明領域
本發明是關於奈米線半導體裝置，特別是指金屬氧化物半導體(CMOS)奈米線結構。
發明背景
在過去數十年，積體電路特徵的尺寸為日益發展的半導體產業背後的驅動力，越來越小的特徵尺寸可增加在半導體晶片有限的實際容量下的功能性單元的密度，例如，縮小電晶體尺寸可容許晶片上數量增加的記憶體裝置合併，使產品的製造有容量的提升。然而，欲追求更多容量並非沒有困難，使每一裝置的性能理想化的必要性，逐漸變得重要。
當微電子裝置的尺寸超過15奈米的關卡時，維持遷移率改善與短通道控制在裝置的製造上形成了挑戰，用於製造裝置的奈米線提供了改善的短通道控制，例如，矽鍺(SixGe1-x)奈米線通道結構(x<0.5)於可觀的能隙(Eg)提供了加強的遷移率，其適合使用於許多傳統用於較高電壓運作的產品。再者，矽鍺(SixGe1-x)奈米線通道(x>0.5)於較低 的能隙提供加強的遷移率(適合於例如行動/手持領域的低電壓產品)。
許多不同的技術已被企圖用以改善電晶體的遷移率，然而，對於半導體裝置而言，電子及/或電洞遷移率的改善，仍是被需要的重要改善。
發明概要
本發明的實施例包括互補式金屬氧化物半導體(CMOS)奈米線結構。
在一個實施例中，一半導體結構包括一第一半導體裝置。該第一半導體裝置包括一第一奈米線，設置於一基材上。該第一奈米線具有一中點於該基材上方一第一距離，並且包含一分離通道區，且源與汲區位於該分離通道區的每一側。一第一閘極電極堆疊完全圍繞該第一奈米線的分離通道區。半導體結構亦包括一第二半導體裝置。該第二半導體裝置包括一第二奈米線，設置於該基材上。該第二奈米線具有一中點於該基材上方一第二距離，並且包含一分離通道區，且源與汲區位於該分離通道區的每一側。該第一距離不同於該第二距離。一第二閘極電極堆疊完全圍繞該第二奈米線的分離通道區。
在另一個實施例中，一半導體結構包括一第一半導體裝置。該第一半導體裝置包括一第一奈米線，設置於一基材上，該第一奈米線包含一分離通道區，且源區與汲區位於該分離通道區的每一側，該分離通道區包含一半導 體基礎材料。一第一閘極電極堆疊完全圍繞該第一奈米線的分離通道區。該半導體裝置亦包括一第二半導體裝置。該第二半導體裝置包括一第二奈米線，設置於該基材上，該第二奈米線包含一分離通道區，且源區與汲區位於該分離通道區的每一側。該分離通道區包含一半導體基礎(backbone)材料以及一不包括於該第一半導體裝置的通道區內的圍繞包覆材料。一第二閘極電極堆疊完全圍繞該第二奈米線的分離通道區。
在另一實施例中，一製造CMOS奈米線半導體結構的方法包括形成一第一主動層於一基材上，該第一主動層具有一第一晶格常數。一第二主動層形成於該第一主動層上，該第二主動層具有一大於該第一晶格常數的第二晶格常數。一第一奈米線形成自該第一主動層，該第一奈米線包括一分離的通道區域，且源區與汲區分別未於該分離的通道區域的每一側。一第二奈米線形成自該第二主動層，該第二奈米線包括一分離的通道區域，且源區與汲區分別未於該分離的通道區域的每一側。一第一閘極電極堆疊形成以完全圍繞該第一奈米線的分離通道區域。一第二閘極電極堆疊形成以完全圍繞該第二奈米線的分離通道區域。
100、200、500、500’‧‧‧半導體裝置
102、202、302、502‧‧‧基材
104A、104B、104C‧‧‧奈米線
106‧‧‧通道區域
108‧‧‧閘極電極堆疊
110/112‧‧‧源區與汲區
114‧‧‧接觸件
116‧‧‧間隔件
118‧‧‧中間半導體材料
200A‧‧‧第一半導體裝置
200B‧‧‧第二半導體裝置
204、205、504、504’、505、505’‧‧‧奈米線堆疊
204A、504A、504A’‧‧‧第一奈米線
205A、602A、602B、602C、604A、604B、604C‧‧‧奈米線
206、506‧‧‧絕緣層
300‧‧‧初始結構
302A‧‧‧晶體基材矽基材
302B‧‧‧絕緣二氧化矽層
304、308‧‧‧矽層
306、310‧‧‧矽鍺層
312‧‧‧鰭片狀結構
314A、314B、314C‧‧‧犧牲閘
316‧‧‧犧牲閘氧化層
318‧‧‧犧牲多晶矽閘層
320‧‧‧區
322‧‧‧間隔件
324‧‧‧中間層介電層
326、328‧‧‧溝渠
330‧‧‧NMOS閘極堆疊
332‧‧‧PMOS閘極堆疊
402‧‧‧鰭片
404、408‧‧‧矽鍺層
406、410‧‧‧矽層
412‧‧‧晶體基材
500A‧‧‧第一半導體區
500B‧‧‧第二半導體區
505A、505A’‧‧‧第二奈米線
500A’‧‧‧第一半導體裝置
500B’‧‧‧第二半導體裝置
520‧‧‧半導體基礎材料
530、606C‧‧‧包覆材料層
600A、600B、600C‧‧‧基材
700‧‧‧電腦裝置
702‧‧‧板
704‧‧‧處理器
706‧‧‧通訊晶片
M1、M2‧‧‧中點
d1‧‧‧第一距離
d2‧‧‧第二距離
圖1A示出根據本發明的一個實施例的奈米線基礎的半導體結構的3維截面圖；圖1B示出沿著根據本發明的一個實施例的圖1A 的奈米線基礎半導體結構的a-a’軸的通道截面圖；圖1C示出沿著根據本發明的一個實施例的圖1A的奈米線基礎半導體結構的b-b’軸的間隔件截面圖；圖2示出根據本發明的一個實施例的一CMOS奈米線基礎半導體結構的截面圖；圖3A至圖3F示出於根據本發明的一個實施例的製造一CMOS奈米線半導體結構的方法中，代表不同步驟的3維截面圖；圖4示出根據本發明的一個實施例的另一CMOS奈米線基礎半導體結構的3維截面圖；圖5A與圖5B示出根據本發明的另一實施例的製造另一CMOS奈米線半導體結構的方法中，代表不同步驟的截面圖；圖6示出於製造根據本發明的一個實施例的一CMOS奈米線結構中，數個形成一包覆層於一奈米線上的方法的截面圖；圖7示出根據本發明的一個成品的一電腦裝置。
詳細說明
互補金屬氧化物半導體(CMOS)奈米線結構被描述。在以下的說明中，數個特定的細節被提出，例如特定的奈米線組成與材料結構，以提供本發明實施例完整的了解。本發明的實施例可在不需要這些特定的細節的情況下實施，對於熟知該技術領域者而言是顯而易見的。在其他 的範例中，為了避免非必要的模糊本發明的實施例，已知的特徵，例如積體電路設計佈局，並不詳細說明。再者，將可被了解的是，圖式中的各個實施例僅是示意描繪，並不必然的依照其比例繪製。
本發明的一或更多實施例是指利用用於NMOS與PMOS的獨立通道材料的積體環繞式閘極奈米線CMOS結構，高性能、低漏損CMOS電晶體技術製程於本文描述。在一個範例中，不同的通道材料被用於NMOS/PMOS，開始於一普通的多層磊晶堆疊。在另一個範例中，獨立的理想化通道材料藉由成長包覆磊晶層於基礎線上以用於較高電子與電洞遷移率結構。
當相同的通道材料被用於NMOS與PMOS兩者，同時增加電子與電洞遷移率的困難在此被解決。裝置性能可藉由使用應變的方式、較高的遷移率通道材料或較高的遷移率通道方位加強，例如嵌入式矽鍺(e-SiGe)、嵌入式矽碳(e-SiC)、應變記憶、接觸蝕刻停止層(CESL)為目前的應變方式。矽鍺、鍺與III-V族、不同方位與不同應變的矽於矽鍺(或相反)上亦已被研究。
在一個實施例中，與其針對NMOS與PMOS分離的成長磊晶薄膜或配合分離的嵌入式應變層，一多重磊晶層結構(超晶格)被製造並且接著拆開使用一第一部份供NMOS以及一第二部分供PMOS奈米線裝置。由於應變鬆弛的問題，特別是鰭片的外型越高，成長厚的應變層是困難的。應變鬆弛於磊晶層可導致過度的缺陷並且降低裝置性 能、效果與可靠度。使用超晶格(例如矽/矽鍺)對於形成不同材料的良好控制應變層是已知的。在一個實施例中，超晶格首先被製造並且接著被個別區隔為針對NMOS或PMOS以最大化遷移率。
奈米線/奈米帶結構可藉由從多層磊晶堆疊的犧牲層的選擇性蝕刻而形成。磊晶層可用作一通道或選擇性的移除以針對環繞式閘極結構形成一縫隙。位在磊晶線下方的絕緣層可提供電性絕緣並且針對環繞式閘極結構形成一底部間隙。最簡單的CMOS沉積結構應用以相同材料製造的N/PMOS通道。此製程較易於製造，其應用單一選擇性的蝕刻。然而，應變技術對於促進裝置性能是需要的。例如，當矽被用於通道材料時，PMOS藉由壓縮應力加強而NMOS藉由一沿著通道方向的拉伸應力加強，以加強載體嵌移率。
根據本發明的一個實施例，一起始材料堆疊的獨特特徵被利用以結合不同且被最佳化以獲得較高的遷移率的NMOS與PMOS通道材料。例如，在一個實施例中，一NMOS裝置的犧牲層被用作一PMOS通道，而一PMOS裝置的犧牲層被用作一NOMS通道。由於犧牲層可在製程中被移除，通道材料的個別選擇以及最佳化變得可能。
本發明的一或更多實施例是在於NMOS或PMOS電晶體或兩者的通道遷移率的改善。遷移率可被利用例如在通道區域的應變改善。因此，此處所說明的一或更多方式係針對NMOS與PMOS電晶體兩者，在通道區域提供適當的應變。在一個實施例中，應變的NMOS與PMOS奈米線被 設置。
在第一方面，圖1A示出根據本發明的一個實施例，一奈米線基礎的半導體結構的三維截面圖。圖1B示出圖1A的該奈米線基礎的半導體結構沿著a-a’軸的通道的截面。圖1C示出圖1A的該奈米線基礎的半導體結構沿著b-b’軸的間隔件的截面圖。
參閱圖1A，一半導體裝置100包括一或更多縱向堆疊的奈米線(104)，其設置於一基材102上。此處的實施例是著重在單線裝置與多線裝置兩者。如一範例，三條奈米線基礎的裝置具有如圖所示的奈米線104A、104B、104C。為便於說明，奈米線104A用以做為專注於一條奈米線的範例說明。需了解的是，一條奈米線的功效已說明，基於複數條奈米線的實施例對於每一條奈米線也具有相同的功效。
每一奈米線104包括一設置於奈米線內的通道區域106。該通道區域106具有一長度L，參閱圖1B，該通道區域亦具有一至長度L的矩形邊緣。參閱圖1A、圖1B，一閘極電極堆疊108圍繞每一通道區域106的整個邊緣。該閘極電極堆疊108包括一閘極電極，其與一設置於通道區域106與閘極電極(如圖1B圍繞通道區域106的虛線所示)之間的閘極介電層一起。通道區域106是分離的，其完全被閘極電極堆疊108所圍繞。也就是，任何例如下方的基材材料或上方的通道製造材料的中間材料均被移除。因此，在實施例中具有複數奈米線104，奈米線的通道區域106亦如圖1B所 示相對於彼此分離。
再度參閱圖1A，每一奈米線104亦包括源區與汲區110/112，其設置於奈米線位於通道區域104的每一側。一對接觸件114設置覆蓋源/汲區110/112。在一特定的實施例中，該對接觸件114如圖1A所示，圍繞每一源/汲區110/112的整個邊緣。亦即，在一個實施例中，源/汲區110/112是分離的，其完全被接觸件114所圍繞而沒有任何例如位在下方的基材材料或位在上方的通道製造材料的中間材料。因此，在此具有複數奈米線104的實施例，奈米線的源/汲區110/112亦相對於彼此分離。
再參閱圖1A，在一個實施例中，半導體裝置100更包括一對間隔件116。該對間隔件116設置於閘極電極堆疊108與該對接觸件114之間。如前述，通道區域與源/汲區在至少數個實施例中，是被分離的。然而，並非奈米線104的所有區域均需要被分離。例如，參閱圖1C，奈米線104A-104C在間隔件116下方的位置並未分離。在一個實施例中，奈米線104A-104C的堆疊具有中間半導體材料118介於其間，例如矽鍺介於矽奈米線之間，或反之亦然。如以下圖3A至3F的相關說明。在一個實施例中，奈米線104A的底部仍與基材102的一部分接觸，例如與設置在一大塊基材的一絕緣層的一部分接觸。因此，在一個實施例中，在其中一間隔件或兩間隔件下方的複數縱向堆疊的奈米線的一部分是非分離的。
雖然前述說明的裝置100是單一裝置，例如一 NMOS或一PMOS裝置，CMOS結構亦可被形成為包括設置於或位於相同基材上方的NMOS與PMOS奈米線基礎裝置兩者。例如圖2示出根據本發明的一實施例的一奈米線基礎的CMOS半導體結構的截面圖。
參閱圖2，一半導體結構200包括一第一半導體裝置200A。該第一半導體裝置200A包括一第一奈米線(例如奈米線堆疊204最底部的奈米線204A)，其設置於一基材202上方，該第一奈米線204A具有一中點M1位在基材202上方的一第一距離d1。一第一閘極電極堆疊(圖未示)可被形成於完全圍繞第一奈米線204A。亦即，一但閘堆疊被包括，第一奈米線204A具有一分離的通道區域，且源與汲區位在分離的通道區域的每一側。
半導體結構200亦包括一第二半導體裝置200B。該第二半導體裝置200B包括一第二奈米線(奈米線堆疊205最底部的奈米線205A)，其設置於基材202上方。該第二奈米線205A具有一中點M2位在基材202上方的一第二距離d2。一第二閘極電極堆疊(圖未示)可被形成於完全圍繞第二奈米線205A。亦即，一但第二閘極堆疊被包括，第二奈米線具有一分離的通道區域，且源與汲區位在分離的通道區域的每一側。
再參閱圖2，第一距離d1不同於第二距離d2。亦即，裝置100A、200B的中點M1、M2並不對齊。反而，在一個實施例中，中點是錯開的，且當複數線的堆疊(如204、205)形成時，每個裝置100A、200B的線是彼此互相錯開的。 可被了解的是，圖2的虛線可表示裝置100A、200B在一普通的基材202上相當小或相當大的間隔距離。在一個實施例中，一絕緣層206例如氧化層，將奈米線204、205與基材202隔絕，如圖2所示。
在一個實施例中，第一奈米線是由一例如矽、應變矽、矽鍺(SixGey，其中0<x<100，且0<y<100)、碳化矽、碳參雜矽鍺或III-V族化合物組成，但不以此為限，第二奈米線是由一不同的材料組成，例如矽、應變矽、矽鍺(SixGey，其中0<x<100，且0<y<100)、碳化矽、碳參雜矽鍺或III-V族化合物，但不以此為限。在這樣的一個實施例中，第一半導體裝置為NMOS裝置，第二半導體裝置為PMOS裝置。在一個實施例中，在考慮針對不同的載體形式例如電子或電洞的遷移率益處下，任何適合的前述材料的結合均可被使用。
在此實施例中，第一與第二奈米線設置於一具有一中間介電層設置於其上的塊晶體基材上。中間介電層可由例如下方鰭片氧化(UFO)、埋植氧化結構(BOX)或介電質替代物製成。在一實施例中，第一與第二奈米線設置於一不具有中基介電層設置於其上的塊晶體基材上方。另一實施例中，是使用一矽鍺/矽緩衝層。
在一實施例中，每一第一與第二奈米線的源與汲區是分離的，第一半導體裝置還包括一第一對接觸件，其完全圍繞第一奈米線分離的源與汲區，而第二半導體裝置還包括一第二對接觸件，其完全圍繞第二奈米線分離的源 與汲區。在這樣的實施例中，一第一對間隔件設置於第一閘極電極堆疊與第一對接觸件之間，一第二對間隔件設置於第二閘極電極堆疊與第二對接觸件之間。在這樣的特定實施例中，每一第一與第二奈米線的一部分是非分離的。
在一個實施例中，第一半導體裝置還包括一或更多額外的奈米線，其與第一奈米線縱向堆疊，而第二半導體裝置還包括一或更多額外的奈米線，其與第二奈米線縱向堆疊。更多籠統的實施例提供於下方。
再參閱圖1A與圖2，基材102或202可由一適於半導體裝置製造的材質組成。在一個實施例中，基材102或202包括一下部的塊晶體基材，其為單晶材質組成，材質可包括但不限於：矽、鍺、矽鍺或III-V族的化合物半導體材料。一上部絕緣層，其為包括但不限於二氧化矽、氮化矽或氮氧化矽組成並且設置於下部塊晶體基材上。因此，該結構100或200可由一開始的絕緣體上半導體基材製成。如此，在一個實施例中，該等複數縱向堆疊的奈米線104、204、205是設置於一具有中間介電層設置於其上的塊晶體基材上方，如圖1A-1C、圖2所示。或者，結構100或200是直接由一塊晶體基材形成，而所在的氧化物是用以形成電性絕緣部分，位於所述的上部絕緣層上方。如此，在另一實施例中，該等複數縱向堆疊的奈米線104、204、205是設置於一不具有中間介電層設置於其上的塊晶體基材上方。
在一個實施例中，奈米線104、204或205尺寸可為線狀或帶狀(以下描述的用語)，並且具有方型或圓角。在 一個實施例中，奈米線104、204或205為一例如矽、矽鍺或其結合組成，但並不以此為限。在一個這樣的實施例中，奈米線為單晶。例如針對一矽奈米線，一單晶奈米線可基於一(100)的整體方位，例如具有一位於z方向的<100>平面。在一個實施例中，奈米線104、204或205的尺寸如圖1B的截面圖所示，是位於奈米尺度。例如在一特定的實施例中，奈米線最小的尺寸少於約20奈米。根據本發明的一個實施例，半導體裝置或結構的一或更多奈米線包括一或更多單軸的應變奈米線。單軸應變奈米線或複數奈米線可為具有拉伸應變或具有壓縮應變的單軸應變，例如分別針對NMOS或PMOS。
每一通道區域106的寬度與高度大致相同，如圖1B所示，然而，其不需如此。例如，在另一實施例中(圖未示)，奈米線104(或204或205)的寬度實質大於高度。在一特定的實施例中，寬度接近2-10倍大於高度。具備此外型的奈米線可視為奈米帶。在一替代的實施例中(圖亦未示)，奈米帶是呈垂直方向。亦即，每一奈米線104(或204或205)具有一寬度與一高度，寬度實質小於高度。在一特定的實施例中，高度接近2-10倍大於寬度。
在一個實施例中，再參閱圖1A，閘極電極堆疊108的閘極電極是由一金屬閘極組成，且該閘極介電層是由一高介電係數材料組成。例如在一個實施例中，閘極介電層是由一例如氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化 釔、氧化鋁、鈧鉭酸鉛、鈮鋅酸鉛或其組合的材料組成，但不以此為限。再者，閘極介電層的一部分可包括一形成自奈米線104的頂部少數層的原生氧化層。在一個實施例中，閘極介電層為高介電係數的一頂部與氧化的半導體材料組成的一底部組成。在一個實施例中，閘極介電層為氧化鉿的一頂部與二氧化矽或氮氧化矽的一底部組成。
在一個實施例中，閘極電極由一金屬層組成，其為例如但不限於：氮化金屬、碳化金屬、矽化金屬、鋁化金屬、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電氧化金屬。在一特定的實施例中，閘極電極由一無功函數設定的填充材料形成於一金屬功函數設定層上。
在一個實施例中，間隔件116由一絕緣介電材料組成，其為例如但不限於：二氧化矽、氮氧化矽或氮化矽。接觸件114於一個實施例中，由一金屬群組組成。金屬群組可為純金屬，例如鎳或鈷，或為合金，例如一金屬-金屬合金或一金屬-半導體合金(例如一矽化物金屬材料)。可被了解的是，其他導電材料可被用以形成接觸件114。
另一方面，製造CMOS奈米線半導體結構的方法被提供。例如圖3A-圖3F示出代表根據本發明的一個實施例，在一製造CMOS奈米線半導體結構的方法的不同操作的三維截面圖。
一製造一奈米線半導體結構的方法在一個實施例中，可包括形成一PMOS奈米線基礎的半導體裝置與一鄰近的NMOS奈米線基礎的半導體裝置兩者。每一裝置藉由 形成一奈米線於一基材上方而製造。在一特定的實施例中，最後針對每一NMOS與PMOS奈米線基礎的半導體裝置提供兩奈米線結構。圖3A示出一初始結構300具有一基材302(例如，由一具有一絕緣二氧化矽層302B於其上的塊基材矽基材302A組成)以及一矽層304/矽鍺層306/矽層308/矽鍺層310堆疊設置於其上。其他材料與特定結合的可能性提供於圖2。在一個範例性的實施例中，結構300是藉由成長矽鍺與矽層於一初始的絕緣層矽晶圓(矽的部分為層304)上而提供。
參閱圖3B，矽層304/矽鍺層306/矽層308/矽鍺層310堆疊的一部分以及二氧化矽層302B的一頂部是形成一鰭片狀結構312，例如透過一遮罩與電漿蝕刻製程。因此，在一個實施例中，一自由表面藉由圖形形成(pattern)以提供鰭片狀結構312而形成於每一矽與矽鍺層的每一側。可被了解的是，任何適合的圖形形成(pattern)製程可被用於形成結構312。
在一特定的範例示出三閘結構中的組成，圖3C示出具有三個犧牲閘314A、314B、314C設置於其上的鰭片狀結構。在這樣的實施例中，三個犧牲閘314A、314B、314C為一犧牲閘氧化層316與一犧牲多晶矽閘層318組成，其為例如覆蓋設置且透過一電漿蝕刻製程形成。
在形成犧牲閘314A、314B、314C之後，間隔件可形成於三個犧牲閘314A、314B、314C的側牆，參雜可被執行於鰭片狀結構312的區320，如圖3C所示(例如尖端及/ 或源與汲形式的參雜)，且一中間層介電層可形成以覆蓋三個犧牲閘314A、314B、314C。中間層介電層可接著研磨以使三個犧牲層314A、314B、314C重新外露。為了替代閘或後閘極製程。再參閱圖3D，三個犧牲閘314A、314B、314C與間隔件322以及中間層介電層324一起外露。
犧牲閘314A、314B、314C可接著被移除，例如於一替代閘或後閘極製程流程，以使鰭片狀結構312的通道部分外露。參閱圖3E的左手部分，在此範例中，鰭片狀結構312被用以製造一NMOS裝置，犧牲閘314A、314B、314C被移除以提供溝渠326。矽鍺層306、310藉由溝渠326外露的部分以及絕緣的氧化矽層302B外露的部分被移除，以留下矽層304、308分離的部分。參閱圖3E的右手部分，在此範例中，鰭片狀結構312被用以製造一PMOS裝置，犧牲閘314A、314B、314C被移除以提供溝渠328。矽層304、308藉由溝渠328外露的部分被移除以遺留下矽鍺層306、310分離的部分。
在一個實施例中，矽層304、308被藉由溼式蝕刻選擇性的蝕刻以選擇性的移除矽304、308而不蝕刻矽鍺奈米線結構306、310。這樣的蝕刻化學作為液態氫氧化物化學，包括氫氧化氨與氫氧化鉀，例如，可被利用以選擇性的蝕刻矽。在另一個實施例中，矽鍺層306、310被藉由溼式蝕刻選擇性的蝕刻以選擇性的移除矽鍺306、310而不蝕刻矽奈米線結構304、308。這樣的蝕刻化學作為羧酸/硝酸/氫氟酸(HF)化學，以及檸檬酸/硝酸/氫氟酸(HF)化學，例 如，可被利用以選擇性的蝕刻矽鍺。因此，矽層可被由鰭片狀結構312移除以形成矽鍺奈米線，或矽鍺層可被由鰭片狀結構312移除以形成矽通到奈米線。
圖3E所示的矽層(NMOS)304、308或矽鍺層(PMOS)分離的部分。在一個實施例中，在一奈米線基礎結構中最終將變成通道區域。因此，在圖3E所示的製程階段，通道工程或調整可被執行。例如，在一個實施例中，在圖3E所示的左手部分的矽層304、308的分離部位，或在圖3E所示的右手部分的矽鍺層306、310的分離部位，利用氧化與蝕刻製程薄化。這樣的蝕刻製程可在線被藉由蝕刻相對的矽或矽鍺層而分離的同時進行。因此，形成自矽層304、308或矽鍺層306、310的初始線開始較厚並且薄化至一適當尺寸供一位於奈米線裝置中的通道區域，獨立於裝置的源與汲區的尺寸。
接續如圖3E分離的通道區域的形成，高介電係數閘極介電層與金屬閘極製程可被執行並且源與汲接觸件可被加入被加入。在特定的範例中示出三個閘極結構覆蓋兩個矽奈米線(NMOS)或覆蓋兩個矽鍺奈米線(PMOS)的結構。圖3F示出接續一NMOS閘極堆疊330或一PMOS閘極堆疊332的沉積的結構。該閘極堆疊可為高介電係數閘極介電層以及個別一N型或P型金屬閘極電極層組成。此外，圖3F示出在固定的閘極堆疊的形成後，中間層介電層324的接著移除的結果，接觸件可形成於中間層介電層324部分遺留於圖3E中的位置。在一個實施例中，在移除324與形成 接觸件334的製程過程中的某些階段，源與汲工程亦可被執行。
因此，或許在更廣泛的用語中，在一個實施例中，一製造一奈米線半導體結構的方法包括形成一第一主動層於一基材上方。該第一主動層具有一第一晶格常數。一第二主動層接著形成於第一主動層上。第二主動層具有一大於第一晶格常數的第二晶格常數。在這樣的一個實施例中，第一主動層是由矽組成，第二主動層是由矽鍺(SixGey，其中0<x<100，且0<y<100)組成。主動層的數目可停止於此，例如，具有一單線PMOS裝置以及一單線NMOS裝置的一CMOS結構。或者，如前述的例子，額外的第一與第二主動層可重複以最終提供多線裝置。
在一個實施例中，第一主動層是形成於一具有一中間介電層設置於其上的塊晶體基材上方，該第一主動層是形成於中間介電層上。在一個這樣的實施例中，第一主動層為矽組成。該方法接著包括自第一主動層形成一第一奈米線。第一奈米線包括一分離的通道區域，且源/汲區位在分離的通道區域的每一側。一第二奈米線自第二主動層形成。第二奈米線包括一分離的通道區域，且源與汲區位在分離的通道區域的每一側。在一個實施例中，自第一主動層形成第一奈米線包括選擇性的移除第二主動層的一部分。同時，自第二主動層形成第二奈米線包括選擇性的移除第一主動層的一部分。
該方法接著包括形成一第一閘極電極堆疊以完 全圍繞第一奈米線分離的通道區域。一第二閘極電極堆疊形成以完全圍繞第二奈米線分離的通道區域。其後的程序操作例如接觸結構與後端互連結構可接著被執行。
在另一個實施例中，結構與前述製造於塊晶圓上以取代絕緣層覆矽(SOI)晶圓的矽奈米線結構相似。例如，圖4示出根據本發明的一個實施例的另一CMOS奈米線基礎半導體結構的三維截面視圖。
參閱圖4的一塊基材412，例如塊矽基材，其部分圖形形成(pattern)入一鰭片402並且用於對矽鍺層(PMOS)404、408提供一模板，或被包括與矽層(NMOS)406、410一起。鰭片402被與線隔離的基材412使用參雜(例如以使底部線為一omega-FET)或一柱體在鰭片氧化製程之下接續鰭片圖形形成(pattern)。沒有中間物的整體介電層是設置於第一主動層與塊基材的緩衝層之間。在一特定的實施例中，矽奈米線與矽鍺奈米線兩者被製造，例如以交錯的方式，如圖4所示。
在第二層面，對照上述實施例，對應一CMOS結構的NMOS與PMOS奈米線形成自一相同的半導體層。例如圖5A與圖5B示出根據本發明的另一實施例，在製造另一CMOS奈米線半導體結構的方法中，代表不同操作的截面圖。可被了解的是，開始的結構與相關的製程參數可與圖3A至3F所描述的相似或相同。
參閱圖5A，一半導體結構500包括一第一半導體區500A。第一半導體區500A包括一第一奈米線(如奈米線堆 疊504的底部奈米線504A)設置於一基材502上。第一奈米線504A具有一中點M1位在基材502上方的一第一距離d1。半導體結構500亦包括一第二半導體區500B。第二半導體區500B包括一第二奈米線(如奈米線堆疊505的底部奈米線505A)設置於基材502上方。第二奈米線505A具有一中點M2位在基材502上方的一第二距離d2。
再參閱圖5A，第一距離d1與第二距離d2相同。亦即，半導體區500A、500B的中點M1、M2對齊。如此，在一個實施例中，當複數線(如504、505)的堆疊形成時，每一半導體區500A、500B的線相對於另一者是對齊的。例如，由於每一對應的線是形成自一相同的半導體層。可被了解的是，圖5A的虛線可表示為在一普遍的基材502上，半導體區500A、500B之間的一相對小或相當大的間隔距離。在一個實施例中，一絕緣層506，例如一氧化層，隔絕奈米線504、505與基材502，如圖5A所示。
圖5A所示的結構可視為一基礎結構。如以下關於圖5B的描述，基礎結構可藉由圍繞部分基礎結構的磊晶包覆層的長出以調節通道材料。磊晶包覆層的添加可提供遷移率的益處。在犧牲的層被移除以形成圖5A的結構後，一磊晶包覆層長出於NMOS、PMOS或兩者。為了加寬線之間的間隙並且維持足夠的空間以供磊晶包覆、閘極電極與閘極金屬，基礎線可藉由濕式蝕刻、乾式蝕刻、氧化或氫退火而薄化，如以下圖6的相關內容所述。
再參閱圖5B，一半導體結構500’包括一第一半導 體裝置500A’。第一半導體裝置500A’包括一第一奈米線(如奈米線堆疊504’的底部奈米線504A’)設置於基材502上。第一奈米線504A’具有一分離的通道區域，由一半導體基礎材料520組成。該半導體結構500’亦包括一第二半導體裝置500B’。第二半導體裝置500B’包括一第二奈米線(如奈米線堆疊505’的底部奈米線505A’)設置於基材502上。第二奈米線505A’具有一分離的通道區域，由一半導體基礎材料520組成。
然而，第一奈米線504A’分離的通道區域亦包括一包覆材料層530，其不包括於第二半導體裝置500B’的分離的通道區域中。一第一閘極電極堆疊(圖未示)可形成以完全圍繞第一奈米線504A’。包括圍繞包覆層520。亦即，一但閘極堆疊被包括，第一奈米線504A’具有一分離的通道區域，且源與汲區位於分離的通道區域的每一側。一第二閘極電極堆疊(圖未示)可形成以完全圍繞第二奈米線505A’。亦即，一但第二閘極堆疊被包括，第二奈米線505A’具有一分離的通道區域，且源與汲區位於分離的通道區域的每一側。如此，圖5B的結構可被用於CMOS裝置的生產。在一個實施例中，第一奈米線用於NMOS裝置製造，第二奈米線用於PMOS裝置製造。在另一個實施例中，第一奈米線用於PMOS裝置製造，第二奈米線用於NMOS裝置製造。
在一個實施例中(圖未示)，第二奈米線還包括一圍繞包覆材料層，其不同於第一奈米線的包覆材料層。在一個實施例中，第一奈米線用於NMOS裝置製造，第二奈 米線用於PMOS裝置製造。在另一個這樣的實施例中，第一奈米線用於PMOS裝置製造，第二奈米線用於NMOS裝置製造。在一個實施例中，第二奈米線不包括一圍繞的包覆材料層，如圖5B所示。在這樣的一個實施例中，第一奈米線用於NMOS裝置製造，第二奈米線用於PMOS裝置製造。在另一個這樣的實施例中，第一奈米線用於PMOS裝置製造，第二奈米線用於NMOS裝置製造。因此，裝置可利用相同的基礎材料但不同的整個半導體組成製造。
在一個實施例中，第一奈米線與第二奈米線的半導體基礎材料形成自相同層，例如圖5A與圖5B所示，該些層彼此不相錯開。在一個實施例中，第一奈米線的半導體基礎材料具有一小於第一奈米線的半導體基礎材料的直徑。在這樣的一個實施例中，對應的NMOS/PMOS奈米線的中點對齊但線彼此具有不同的直徑。
在一個實施例中，半導體基礎材料為矽、應變矽、矽鍺(SixGey，其中0<x<100、且0<y<100)、碳化矽、碳參雜矽鍺或III-V族化合物之一，但不以此為限。在該實施例中，包覆材料層為一不同的材料組成，如矽、應變矽、矽鍺(SixGey，其中0<x<100、且0<y<100)、碳化矽、碳參雜矽鍺或III-V族化合物，但不以此為限。
雖然取代閘的製程在上方的一些實施例中已被描述，在另一實施例中，裝置是形成於第一閘極結構的形成是固定閘極結構。並且，雖然每一線的單一包覆層在上方的一些實施例中已被描述，多於一個包覆層也可被使 用，例如針對單一奈米線形成包覆層堆疊。
在裝置製造的過程中，多樣的方式可被用以提供包覆材料層於一或更多奈米線上。例如，圖6示出在根據本發明的一實施例的NMOS奈米線結構的製造中，數個方式以形成一包覆層於一奈米線的截面圖。
參閱圖6的製程A，於數個奈米線上包覆層形成之前的基礎外型與尺寸工程包括首先，於一第一操作中，數個分離的奈米線602A設置於一基材600A上方。於一第二操作中，一等向蝕刻(例如一等向濕式或乾式蝕刻選擇性用於奈米線602A的材料)被應用於提供具有減少的尺寸但相較於奈米線602A大概相同的外型的奈米線604A，例如具有圓角的方形或矩形。在一第三操作中，一包覆材料層606A(例如一由不同於奈米線602A的半導體材料的半導體材料組成的層)隨著奈米604A線的數個區塊形成，例如藉由晶膜成長製程。
參閱圖6的製程B，於數個奈米線上包覆層形成之前的基礎外型與尺寸工程包括首先，於一第一操作中，數個分離的奈米線602B設置於一基材600B上方。於一第二操作中，一蝕刻偏好特定的晶面方位(例如針對奈米線602B的材料選擇性濕式或乾式蝕刻且偏好特定晶面方位)被應用以提供具有減少的尺寸且相較於奈米線602B不同的外型的奈米線604B，例如鑽石型。在一第三操作中，一包覆材料層606B(例如一由不同於奈米線602B的半導體材料的半導體材料組成的層)隨著奈米線604B的數個區塊形成，例如 藉由晶膜成長製程。
參閱圖6的製程C，於數個奈米線上包覆層形成之前的基礎外型與尺寸工程包括首先，於一第一操作中，數個分離的奈米線602C設置於一基材600C上方。於一第二操作中，一伴隨著氧化/氫化退火的等向蝕刻(例如針對奈米線602C的材料，選擇性等向濕式或乾式蝕刻且由氧化/氫化退火接續)被應用以提供具有減少的尺寸且相較於奈米線602C不同的外型的奈米線604C，例如圓形。在一第三操作中，一包覆材料層606C(例如一由不同於奈米線602C的半導體材料的半導體材料組成的層)隨著奈米線604C的數個區塊形成，例如藉由晶膜成長製程。
因此，參閱圖6的A、B、C流程，基礎外型設計可被實施於磊晶成長。基礎材料的截面外型與晶向可被設計以改善磊晶性能遷移率以及獲得改善的間隙填充。基礎外型設計可包含使用不同的方法例如等向蝕刻、蝕刻偏向特定面方位或配合氧化/氫化退火的等向蝕刻。
總而言之，本發明的一或更多實施例包括針對PMOS奈米線基礎裝置用於改善的電洞遷移率的壓縮應變，以及針對NMOS奈米線基礎裝置用於改善的電子遷移率的拉伸應變。在一個實施例中，應變矽與應變矽鍺裝置形成自這樣的層以改善或最大化裝置性能。在一個實施例中，NMOS與PMOS單軸應變奈米線或奈米帶裝置是藉由一或更多前述的方式製造於一普通基材上或上方。PMOS電晶體可包括具有沿著電流方向的單軸壓縮應變的矽鍺 (SiGe)，而NMOS電晶體可包括具有沿著電流方向的單軸拉伸應變的矽。
圖7示出根據本發明的一實施例的電腦裝置700。該電腦裝置700容納一板702。該板702可包括數個組件，包括處理器704與至少一通訊晶片706，但不以此為限。處理器704物理且電耦接至板702。在某些實施例中，該至少一通訊晶片706亦物理且電耦接至板702。在還一實施例中，通訊晶片706為處理器704的一部分。
視其應用，電腦裝置700可包括其他並不物理及電耦接至板702的組件。該些其他組件包括揮發性記憶體(如DRAM)、非揮發性記憶體(如ROM)、閃存記憶體、圖像處理器、數位信號處理器、密碼處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、聲音編碼器、影像編碼器、電源放大器、全球定位系統裝置、指南針、加速度計、迴轉儀、揚聲器、照相機與一主要儲存裝置(例如硬碟、光碟(CD)、數位多媒體光碟(DVD)等等)。
通訊晶片706提供無線通訊以將數據傳輸至電腦裝置700或自電腦裝置700傳輸。此處「無線」用語及其衍生意義可描述電路、裝置、系統、方法、技術、通訊頻道等，其可透過使用調整的電磁輻射經由非固態媒介傳輸數據。此用語並不表示相關的裝置不包含任何線，雖然在某些實施例中其不包含。通訊晶片706可實施任何數種的無線標準或協定，包括Wi-Fi(IEEE 802.11家用)、WiMAX(IEEE 802.16家用)、IEEE 802.20、長期演進技術(LTE)、Ev-DO, HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽及其衍生物，以及任何其他指定為3G、4G、5G或更高的無線協定，但不以此為限。電腦裝置700可包括數個通訊晶片706。例如一第一通訊晶片706可做為短距離無線通訊例如Wi-Fi與藍芽，而一第二通訊晶片706可做為長距離無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
電腦裝置700的處理器704包括一積體電路晶片封裝於處理器704中。在本發明的某些實施例中，處理器的積體電路晶片包括一或更多裝置，例如MOS-FET電晶體，其內建於根據本發明的實施例中。「處理器」的用語可指任何裝置或一裝置用於處理來自於登錄機及/或記憶體的電子數據以將電子數據轉換為其他可被儲存於登錄機及/或記憶體的電子數據的部分。
通訊晶片706亦包括一積體電路晶粒封裝於通訊晶片706中。根據本發明的另一實施例，通訊晶片的積體電路晶粒包括一或更多裝置，例如MOS-FET電晶體內建於根據本發明的實施例中。
在更進一步的實施例中，另外容納於電腦裝置700中的組件可包含一積體電路晶片，其包括一或更多裝置，例如MOS-FET電晶體內建於根據本發明的實施例中。
在不同的實施例中，電腦裝置700可為一膝上型電腦、小筆電、筆記型電腦、輕薄筆電、智慧型手機、平板電腦、個人數位助理、超級行動電腦、手機、桌上型電 腦、伺服器、列表機、掃描機、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或一數位影像記錄器。在更進一步的實施例中，電腦裝置700可為任何其他處理資料的電子裝置。
因此，CMOS奈米線結構已被揭露。在一個實施例中，一半導體結構包括一第一半導體裝置。第一半導體裝置包括一設置於一基材上方的第一奈米線。第一奈米線具有一中點位於基材上方的一第一距離，並且包括一分離的通道區域，且源與汲區位於分離的通道區域的每一側。一第一閘極電極堆疊完全圍繞第一奈米線的分離的通道區域。半導體結構還包括一第二半導體裝置。第一半導體裝置包括一設置於基材上方的第二奈米線。第二奈米線具有一中點位於基材上方的一第二距離，並且包括一分離的通道區域，且源與汲區位於分離的通道區域的每一側，第一距離與第二距離不同。一第二閘極電極堆疊完全圍繞第二奈米線的分離的通道區域。在這樣的一個實施例中，第一奈米線是由一例如矽、應變矽、矽鍺(SixGey，其中0<x<100，且0<y<100)、碳化矽、碳參雜矽鍺或III-V族化合物組成，但不以此為限，且第二奈米線是由一不同的材料組成，例如矽、應變矽、矽鍺(SixGey，其中0<x<100，且0<y<100)、碳化矽、碳參雜矽鍺或III-V族化合物，但不以此為限。
500’‧‧‧半導體裝置
500A’‧‧‧第一半導體裝置
500B’‧‧‧第二半導體裝置
502‧‧‧基材
504’、505、505’‧‧‧奈米線堆疊
504A’‧‧‧第一奈米線
506‧‧‧絕緣層
520‧‧‧半導體基礎材料
530‧‧‧包覆材料層

Claims (25)

  1. 一種半導體結構，包含：一第一半導體裝置，包含：第一複數個垂直堆疊的奈米線，其等設置於一基材上，該等第一複數個垂直堆疊的奈米線中最底部的奈米線具有於該基材上方一第一距離的一中點，並且該等第一複數個垂直堆疊的奈米線中的每一者包含一分離通道區以及位於該分離通道區的每一側之分離的源區與汲區；一第一閘極電極堆疊，其完全圍繞該等第一複數個垂直堆疊的奈米線中的每一者的該分離通道區；以及第一對接觸件，其等完全圍繞該等第一複數個垂直堆疊的奈米線中的每一者的該等分離的源區與汲區；以及一第二半導體裝置，包含：第二複數個垂直堆疊的奈米線，其等設置於該基材上，該等第二複數個垂直堆疊的奈米線中最底部的奈米線具有於該基材上方一第二距離的一中點，並且該等第二複數個垂直堆疊的奈米線中的每一者包含一分離通道區以及位於該分離通道區的每一側之分離的源區與汲區，該第一距離不同於該第二距離； 一第二閘極電極堆疊，其完全圍繞該等第二複數個垂直堆疊的奈米線中的每一者的該分離通道區；以及第二對接觸件，其等完全圍繞該等第二複數個垂直堆疊的奈米線中的每一者的該等分離的源區與汲區。
  2. 如請求項1所述的半導體結構，其中，該等第一複數個垂直堆疊的奈米線中的每一奈米線必要的由一選自矽、應變矽、矽鍺(SixGey，其中0<x<100，且0<y<100)、碳化矽、碳參雜矽鍺與一III-V族化合物所構成的群組的材料構成，該等第二複數個垂直堆疊的奈米線中的每一奈米線必要的由一選自矽、應變矽、矽鍺(SixGey，其中0<x<100，且0<y<100)、碳參雜矽鍺與一III-V族化合物所構成的群組的不同材料構成。
  3. 如請求項2所述的半導體結構，其中，該第一半導體裝置為一NMOS裝置，該第二半導體裝置為一PMOS裝置。
  4. 如請求項1所述的半導體結構，其中，該等第一與第二複數個垂直堆疊的奈米線設置於一具有一中間(intervening)介電層設置於其上的塊晶體基材上。
  5. 如請求項1所述的半導體結構，其中，該等第一與第二複數個垂直堆疊的奈米線設置於一不具有中間介電層設置於其上的塊晶體基材上。
  6. 如請求項1所述的半導體結構，更包含：一第一對間隔件，設置於該第一閘極電極堆疊與該 等第一對接觸件之間；以及一第二對間隔件，設置於該第二閘極電極堆疊與該等第二對接觸件之間。
  7. 如請求項6所述的半導體結構，其中，每一該等第一與第二奈米線的一部分為非分離的。
  8. 一種半導體結構，包含：一第一半導體裝置，包含：一第一奈米線，其設置於一基材上，該第一奈米線包含一分離通道區以及位於該分離通道區的每一側的源區與汲區，該分離通道區包含一半導體基礎(backbone)材料；以及一第一閘極電極堆疊，其完全圍繞該第一奈米線的該分離通道區；以及一第二半導體裝置，包含：一第二奈米線，其設置於該基材上，該第二奈米線包含一分離通道區以及位於該分離通道區的每一側的源區與汲區，該分離通道區包含一半導體基礎材料以及一不包括於該第一半導體裝置的該通道區內的圍繞包覆材料層；以及一第二閘極電極堆疊，其完全圍繞該第二奈米線的該分離通道區。
  9. 如請求項8所述的半導體結構，其中，該第一奈米線更包含一圍繞包覆材料層，其不同於該第二奈米線的該圍繞包覆材料層。
  10. 如請求項8所述的半導體結構，其中，該第一奈米線不包含一圍繞包覆材料層。
  11. 如請求項8所述的半導體結構，其中，該等第一與第二奈米線的該半導體基礎材料是形成自相同層。
  12. 如請求項8所述的半導體結構，其中，該第二奈米線的該半導體基礎材料具有一小於該第一奈米線之該半導體基礎材料的直徑。
  13. 如請求項8所述的半導體結構，其中，該半導體基礎材料選自由矽、應變矽、矽鍺(SixGey，其中0<x<100，且0<y<100)、碳化矽、碳參雜矽鍺與一III-V族化合物所構成的群組，且該包覆材料層必要的選自由矽、應變矽、矽鍺(SixGey，其中0<x<100，且0<y<100)、碳化矽、碳參雜矽鍺與一III-V族化合物所構成的群組的不同材料構成。
  14. 如請求項8所述的半導體結構，其中，該等第一與第二奈米線設置於一具有一中間介電層設置於其上的塊晶體基材上。
  15. 如請求項8所述的半導體結構，其中，該等第一與第二奈米線設置於一不具有中間介電層設置於其上的塊晶體基材上。
  16. 如請求項8所述的半導體結構，其中，該等第一與第二奈米線中每一者的該源與汲區為分離的，該第一半導體裝置更包含一第一對接觸件，其完全圍繞該第一奈米線的該等分離的源與汲區，且該第二半導體裝置更包含一 第二對接觸件，其完全圍繞該第二奈米線的該等分離的源與汲區。
  17. 如請求項16所述的半導體結構，更包含：一第一對間隔件，設置於該第一閘極電極堆疊與該等第一對接觸件之間；以及一第二對間隔件，設置於該第二閘極電極堆疊與該等第二對接觸件之間。
  18. 如請求項17所述的半導體結構，其中，每一該等第一與第二奈米線的一部分為非分離的。
  19. 如請求項8所述的半導體結構，其中，該第一半導體裝置更包含一或更多額外的奈米線，其與該第一奈米線垂直堆疊，且該第二半導體裝置更包含一或更多額外的奈米線，其與該第二奈米線垂直堆疊。
  20. 一種製造一CMOS奈米線半導體結構的方法，該方法包含：形成一第一主動層於一基材上，該第一主動層具有一第一晶格常數；形成一第二主動層於該第一主動層上，該第二主動層具有一大於該第一晶格常數的第二晶格常數；由該第一主動層形成一第一奈米線，其包含一分離通道區域以及位於該分離通道區域的每一側的源區及汲區；由該第二主動層形成一第二奈米線，其包含一分離通道區域以及位於該分離通道區域的每一側的源區及 汲區；形成一第一閘極電極堆疊，其完全圍繞該第一奈米線的該分離通道區域；形成一第二閘極電極堆疊，其完全圍繞該第二奈米線的該分離通道區域。
  21. 如請求項20所述的方法，其中，由該第一主動層形成該第一奈米線包含選擇性的移除該第二主動層的一部分，而由該第二主動層形成該第二奈米線包含選擇性的移除該第一主動層的一部分。
  22. 如請求項20所述的方法，其中，該第一主動層必要的由矽構成，且該第二主動層必要的由矽鍺構成(SixGey，其中0<x<100，且0<y<100)。
  23. 如請求項22所述的方法，其中，該第一閘極電極堆疊為一NMOS閘極電極堆疊，且其中，該第二閘極電極堆疊為一PMOS閘極電極堆疊。
  24. 如請求項20所述的方法，其中，該第一主動層是形成於一具有一中間介電層設置於其上的塊晶體基材上，該第一主動層形成於該中間介電層上。
  25. 如請求項20所述的方法，其中，該第一主動層是形成自一塊晶體基材。
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