KR20230065123A - 반도체 디바이스의 제조 방법 및 반도체 디바이스 - Google Patents

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KR20230065123A
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silicide
drain
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청-웨이 창
샤하지 비. 모어
이-잉 리우
유에-칭 파이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 제조하는 방법에서, 소스/드레인 에피택셜층이 형성되고, 소스/드레인 에피택셜층 위에 하나 이상의 유전체층이 형성되고, 소스/드레인 에피택셜을 노출시키도록 하나 이상의 유전체 층 내에 개구부가 형성되며, 제1 실리사이드층이 노출된 소스/드레인 에피택셜층 상에 형성되고, 노출된 소스/드레인 에피택셜층 상에 제1 실리사이드층이 형성되고, 제1 실리사이드층과 상이한 제2 실리사이드층이 제1 실리사이드층 상에 형성되고, 소스/드레인 콘택이 제2 실리사이드층 위에 형성된다.

Description

반도체 디바이스의 제조 방법 및 반도체 디바이스{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
[관련 출원]
본 출원은 2021년 11월 4일자로 출원된 미국 가특허출원 제63/275,696호에 대한 우선권을 주장하며, 그 전체 내용은 여기에 참조로 포함된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하는 나노미터 기술 공정 노드로 발전함에 따라, 제조 및 설계 이슈 모두로부터의 도전은, 핀펫(FinFET) 및 게이트-올-어라운드(gate-all-around; GAA) FET를 포함하는 멀티-게이트 전계 효과 트랜지스터(FET)와 같은, 3차원 설계의 개발을 가져왔다. 이러한 FET의 소스/드레인 영역은 하나 이상의 에피택셜 반도체 물질의 층을 포함하고, 소스/드레인 콘택은 그 사이에 실리사이드층을 갖는 소스/드레인 에피택셜층 위에 형성된다.
본 개시는 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징부가 비율에 맞게 그려지지 않고 예시의 목적으로만 사용된다는 점을 유념한다. 실제로, 다양한 특징부의 치수는 설명의 명확화를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 2는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 3은 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 4는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 5는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 6은 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 7은 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 8a 및 도 8b는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 9a 및 도 9b는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 10은 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 11은 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 12는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 13은 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 14는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 15는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 16은 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 17a, 도 17b, 도 17c, 도 17d, 도 17e 및 도 17f는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 다양한 단계를 도시한다.
도 18a, 18b, 18c, 18d, 18e, 18f, 18g 및 18h는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 다양한 단계를 도시한다.
도 19는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 20은 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 21은 본 개시의 실시예에 따른 FET 디바이스를 제조하기 위한 순차적 공정의 단계 중 하나를 도시한다.
도 22는 본 개시의 실시예에 따른 FET 디바이스를 제조하기 위한 순차적 공정의 단계 중 하나를 도시한다.
도 23은 본 개시의 실시예에 따른 FET 디바이스를 제조하기 위한 순차적 공정의 단계 중 하나를 도시한다.
도 24는 본 개시의 실시예에 따른 FET 디바이스를 제조하기 위한 순차적 공정의 단계 중 하나를 도시한다.
도 25는 본 개시의 실시예에 따른 FET 디바이스를 제조하기 위한 순차적 공정의 단계 중 하나를 도시한다.
도 26a 및 도 26b는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 27은 본 개시의 실시예에 따른 FET 디바이스를 제조하기 위한 순차적 공정의 단계 중 하나를 도시한다.
도 28은 본 개시의 실시예에 따른 FET 디바이스를 제조하기 위한 순차적 공정의 단계 중 하나를 도시한다.
도 29a 및 29b는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 30a 및 도 30b는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 단계 중 하나를 도시한다.
도 31은 본 개시의 실시예에 따른 FET 디바이스를 제조하기 위한 순차적 공정의 단계 중 하나를 도시한다.
도 32는 본 개시의 실시예에 따른 FET 디바이스를 제조하기 위한 순차적 공정의 단계 중 하나를 도시한다.
도 33a, 33b, 33c, 33d, 33e, 33f, 33g 및 33h는 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적인 공정의 다양한 단계를 도시한다.
도 34a, 34b 및 34c는 본 개시의 실시예에 따른 Fin FET 및 GAA FET 각각의 치수 구성을 도시한다.
도 35a 및 35b는 본 개시의 실시예에 따른, n형 FET 및 p형 FET 각각의 소스/드레인 영역의 EDX(elemental analysis) 결과를 도시한다.
도 36은 본 개시의 실시예에 따른 FET의 단면도를 도시한다.
이하의 개시는 발명의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 배열의 특정 실시예 또는 예가 아래에 기술된다. 이들은 물론 단지 예이며, 제한하는 것을 의도하는 것은 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값으로 제한되지 않지만, 디바이스의 공정 조건 및/또는 원하는 특성에 따라 달라질 수 있다. 아울러, 이하의 설명에서 제2 특징부 위에서의 또는 제2 특징부 상에서의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 콘택하여 형성되는 실시예를 포함할 수도 있고, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어 제1 및 제2 특징부가 직접 콘택하지 않을 수도 있는 실시예를 또한 포함할 수도 있다. 단순화 및 명확화를 위하여, 다양한 특징부가 상이한 스케일로 임의로 그려질 수 있다.
또한, "밑", "아래", "저부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 도시되어 있는 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위해 설명의 용이성을 위해서 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 배향을 포함하도록 의도된다. 디바이스는 다르게 배향될 수 있고(90도 회전되거나 다른 배향으로), 본 명세서에서 사용되는 공간적으로 상대적인 설명자는 이에 따라 유사하게 해석될 수 있다. 또한, "~로 제조된"이라는 용어는 "~를 포함하는" 또는 "~로 구성된"을 의미할 수 있다. 아래에 설명된 수치, 범위, 치수, 물질, 공정, 구성 및/또는 배열은 예시일 뿐이며 개시된 것에 제한되지 않고, 다른 값, 범위, 치수, 물질, 공정, 구성 및/또는 배열이 달리 설명되지 않는 한, 본 개시의 범위에 있을 수 있다.
소스/드레인 에피택셜층과 소스/드레인 콘택 사이에서 또는 소스/드레인 에피택셜층과 소스/드레인 콘택에서 저항을 감소시키는 것은, 반도체 디바이스 및 그 제조 공정의 진보된 노드에서 핵심 요소 중 하나이다. 디바이스의 치수가 서브-10 nm 스케일에 도달하면, 디바이스의 소스-드레인 면 저항(sheet resistance)이 커지게 된다(소위, 선폭 의존 면 저항 문제). 따라서, 디바이스의 성능을 향상시키기 위해서는 소스-드레인 면/콘택 저항을 감소시키는 실리사이드화 기술이 필수적이다. 실리사이드 물질로는 TiSix(티타늄 실리사이드)가 실리사이드화 기술에 자주 사용된다. 그러나, 티타늄 실리사이드는 CMOS 제조 공정 중 열 공정에 의해 야기되는 응집(agglomeration)의 문제를 가지며, 이는 면 저항을 증가시킨다.
본 개시에서, NiSix(니켈 실리사이드) 및/또는 Ni-계 실리사이드가, 소스/드레인 에피택셜층과 소스/드레인 콘택 사이 또는 소스/드레인 에피택셜층과 소스/드레인 콘택에서 콘택 및/또는 면 저항을 감소시키기 위한 실리사이드 물질로서 사용된다. Ni 실리사이드는, PMOS(p-type metal oxide semiconductor)에 대한 Ti 실리사이드의 쇼트키 장벽 높이보다 낮은, PMOS 디바이스의 SiGe:B 에피택셜층에 대한 Ni 실리사이드의 쇼트키 장벽 높이로 인해, Ti 실리사이드의 콘택 저항보다 낮은 PMOS 디바이스에 대한 콘택 저항을 갖는다. 반면에, NMOS 디바이스에서, Si:P 에피택셜층에 대한 Ni 실리사이드의 더 높은 쇼트키 장벽 높이는 콘택 저항을 감소시킬 수 있다.
도 1 내지 도 18h는 본 개시의 실시예에 따른 Fin FET 디바이스를 제조하기 위한 순차적 공정을 도시한다. 도 1 내지 도 18h에 도시된 공정의 이전, 도중 및 이후에 추가 동작이 제공될 수 있고, 동작 중 일부는 방법의 추가적인 실시예에 대해, 대체되거나 제거될 수 있음이 이해될 것이다. 동작/공정의 순서는 서로 바뀔 수 있다.
도 1에 도시된 바와 같이, 실리콘 기판(10)에 불순물 이온(도펀트)(12)을 주입하여 웰 영역을 형성한다. 펀치 스루 효과를 방지하기 위해 이온 주입이 수행된다.
일 실시예에서, 기판(10)은 적어도 그것의 표면 부분 상에 단결정 반도체층을 포함한다. 기판(10)은, 이에 제한되는 것은 아니지만, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP 와 같은 단결정 반도체 물질을 포함할 수 있다. 본 실시예에서, 기판(10)은 Si로 제조된다.
기판(10)은 그 표면 영역에 하나 이상의 버퍼층(미도시)을 포함할 수 있다. 버퍼층은 격자 상수를 기판의 격자 상수에서 소스/드레인 영역의 격자 상수로 점진적으로 변경하는 역할을 할 수 있다. 버퍼층은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP 및 InP와 같은 에피택셜 성장된 단결정 반도체 물질로 형성될 수 있지만 이에 제한되지는 않는다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄(SiGe) 버퍼층을 포함한다. SiGe 버퍼층의 게르마늄 농도는 최하부 버퍼층에 대한 30 원자% 게르마늄으로부터 최상부 버퍼층에 대한 70원자%로 증가할 수 있다.
기판(10)은 불순물(예를 들어, p형 또는 n형 도전성)로 적절하게 도핑된 다양한 영역을 포함할 수 있다. 도펀트(12)는, 예를 들어 n형 Fin FET의 경우 붕소(BF2)이고 p형 Fin FET의 경우 인이다.
도 2에서, 마스크층(15)이 기판(10) 위에 형성된다. 일부 실시예에서, 마스크층(15)은 제1 마스크층(15A) 및 제2 마스크층(15B)을 포함한다. 일부 실시예에서, 제1 마스크층(15A)은 실리콘 질화물로 제조되고 제2 마스크층(15B)은 실리콘 산화물로 제조된다. 다른 실시예에서, 제1 마스크층(15A)은 실리콘 산화물로 제조되고 제2 마스크층(15B)은 실리콘 질화물(SiN)로 제조된다. 제1 및 제2 마스크층은 저압 CVD(LPCVD) 및 플라즈마 강화 CVD(PECVD)를 포함하는 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 다른 적절한 공정에 의해 형성된다. 마스크층(15)은 포토리소그래피 및 에칭을 포함하는 패터닝 동작을 사용하여 마스크 패턴으로 패터닝된다.
다음으로, 도 3에 도시된 바와 같이, 기판(10)은 패터닝된 마스크층(15)을 사용하여 X 방향으로 연장되는 핀 구조물(30)로 패터닝된다. 도 3에서, 2개의 핀 구조물(30)이 Y 방향으로 배열된다. 그러나 핀 구조물의 수는 2개로 제한되지 않으며, 1개만큼 작을 수 있고 3개 이상일 수도 있다. 일부 실시예에서, 하나 이상의 더미 핀 구조물은 패터닝 동작에서 패턴 충실도를 개선하기 위해 핀 구조물(30)의 양측에 형성된다.
핀 구조물(30)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은, 포토리소그래피와 자기 정렬 공정을 결합하여, 예를 들어 단일 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여 패터닝된 희생층 옆에 형성된다. 그 후, 희생층은 제거되고, 그 다음에, 남아있는 스페이서가 핀 구조물을 패터닝하는데 사용될 수 있다.
핀 구조물이 형성된 후, 절연 물질의 하나 이상의 층을 포함하는 절연 물질층(41)이 기판 위에 형성되어 핀 구조물이 절연층 내에 완전히 매립된다. 절연층(41)을 위한 절연 물질은, LPCVD(저압 화학 기상 증착), 플라즈마-CVD 또는 유동성 CVD에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiCN, 불소 도핑된 실리케이트 유리(FSG), 또는 로우-k 유전체 물질을 포함할 수 있다. 절연층 형성 후에 어닐링(annealing) 공정이 수행될 수 있다. 그 다음, 에치백(etch-back) 방법 및/또는 CMP(Chemical Mechanical Polishing) 방법과 같은 평탄화 동작이 수행되어, 핀 구조물(22)(반도체 부분)의 상부 표면이 도 4 에 도시된 바와 같이 절연 물질층(41)으로부터 노출된다.
일부 실시예에서, 도 4에 도시된 것과 같은, 절연 물질층(41)을 형성하기 전에, 하나 이상의 라이너층(35)이 도 3의 구조물 위에 형성된다. 라이너층(35)은 실리콘 질화물, SiON, SiCN, SiOCN, 및 실리콘 산화물 중 하나 이상을 포함한다.
그 다음에, 도 5에 도시된 바와 같이, 핀 구조물(22)의 상부 부분이 노출되도록 절연 물질층(41)이 리세싱되어 격리 절연층(40)을 형성한다. 이러한 동작으로, 핀 구조물(22)은, STI(shallow Trench isolation)라고도 하는 격리 절연층(40)에 의해 서로 전기적으로 분리된다. 핀 구조물(22)의 하부 부분(11)은 격리 절연층(40) 내에 매립된다.
격리 절연층(40)이 형성된 후, 도 6에 도시된 바와 같이 희생 게이트 유전체층(52)이 형성된다. 희생 게이트 유전체층(52)은, 실리콘 산화물계 물질과 같은 절연 물질의 하나 이상의 층을 포함한다. 일 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 일부 실시예에서 희생 게이트 유전체층(52)의 두께는 약 1 nm 내지 약 5 nm의 범위에 있다.
도 7은 희생 게이트 구조물(50)이 노출된 핀 구조물(22) 위에 형성된 후의 구조를 도시한다. 희생 게이트 구조물(50)은 희생 게이트 전극(54) 및 희생 게이트 유전체층(52)을 포함한다. 희생 게이트 구조물(50)은 채널 영역이 될 핀 구조물(22)의 일부 위에 형성된다. 희생 게이트 구조물(50)은 핀 구조물 위에 희생 게이트 유전체층을 먼저 블랭킷 퇴적함으로써 형성된다. 그 다음, 희생 게이트 전극층이 희생 게이트 유전체층 상에 그리고 핀 구조물 위에 블랭킷 퇴적되어, 핀 구조물이 희생 게이트 전극층 내에 완전히 매립된다. 희생 게이트 전극층은 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 희생 게이트 전극층에 평탄화 동작이 수행될 수 있다. 희생 게이트 유전체층 및 희생 게이트 전극층은 LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD, 또는 다른 적절한 공정을 사용하여 퇴적된다. 후속하여, 희생 게이트 전극층 위에 마스크층이 형성된다. 일부 실시예에서 마스크층은 패드 SiN 층(56) 및 실리콘 산화물 마스크층(58)을 포함한다.
다음으로, 도 7에 도시된 바와 같이, 마스크층에 대해 패터닝 동작이 수행되고 희생 게이트 전극층이 희생 게이트 구조물(50)로 패터닝된다.
희생 게이트 구조물(50)은, 일부 실시예에서 희생 게이트 유전체층(52), 희생 게이트 전극층(54)(예를 들어, 폴리 실리콘), 패드 SiN층(56) 및 실리콘 산화물 마스크층(58)을 포함한다. 희생 게이트 구조물(50)을 패터닝함으로써, 핀 구조물(22)의 상부 부분이 희생 게이트 구조물(50)의 반대측 측면들에서 부분적으로 노출되어, 도 7에 도시된 바와 같이, 소스/드레인(S/D) 영역을 정의한다. 본 개시에서, 소스 및 드레인이 혼용하여 사용되며, 그 구조는 실질적으로 동일하다. 도 7에서, 하나의 희생 게이트 구조물이 형성되어 있으나, 희생 게이트 구조물의 수는 1개로 한정되지 않는다. 일부 실시예에서 2개 이상의 희생 게이트 구조물이 X 방향으로 배열된다. 특정 실시예에서, 패턴 충실도를 개선하기 위해 하나 이상의 더미 희생 게이트 구조물이 희생 게이트 구조물의 양측에 형성된다.
희생 게이트 구조물(50)이 형성된 후, 도 8a에 도시된 바와 같이, 게이트 측벽 스페이서를 위한 절연 물질의 블랭킷 층(55L)이 CVD 또는 다른 적절한 방법을 사용하여 컨포멀하게 형성된다. 블랭킷 층(55L)은, 희생 게이트 구조물의 측벽과 같은 수직면, 수평면 및 상부에 실질적으로 동일한 두께를 갖도록 형성되도록, 컨포멀한 방식으로 퇴적된다. 일부 실시예에서, 블랭킷 층(55L)은 약 2 nm 내지 약 10 nm 범위의 두께로 퇴적된다. 일 실시예에서, 블랭킷 층(55L)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, SiON, SiOCN 또는 SiCN, 또는 임의의 다른 적절한 절연 물질과 같은, 절연 물질의 하나 이상의 층을 포함한다. 일부 실시예에서, 블랭킷 층(55L)은, 도 8b에 도시된 바와 같이 제1 층(55AL) 및 제1 층(55AL)과 상이한 물질로 제조된 제2 층(55BL)을 포함한다.
또한, 도 9a에 도시된 바와 같이, 측벽 스페이서(55)는 희생 게이트 구조물(50)의 반대측 측벽들 상에 형성되고, 후속적으로 S/D 영역의 핀 구조물(22)은 격리 절연층(40)의 상부 표면 아래로 하방으로 리세싱된다. 블랭킷 층(55L)이 형성된 후, 블랭킷 층(55L)에 대해, 예를 들면 반응성 이온 에칭(RIE)을 사용하여 이방성 에칭이 수행된다. 이방성 에칭 공정 동안, 대부분의 절연 물질이 수평 표면으로부터 제거되어, 희생 게이트 구조물의 측벽 및 노출된 핀 구조물의 측벽과 같은 수직 표면 상에 유전체 스페이서층을 남긴다. 마스크층(58)이 측벽 스페이서로부터 노출될 수 있다. 일부 실시예에서, 노출된 핀 구조물(22)의 S/D 영역의 상부 부분으로부터 절연 물질을 제거하기 위해 등방성 에칭이 후속적으로 수행될 수 있다. 일부 실시예에서, 게이트 측벽 스페이서(55)는, 도 9b에 도시된 바와 같이, 제1 층(55A) 및 제2 층(55B)을 포함한다.
후속적으로, S/D 영역의 핀 구조물(22)은, 건식 에칭 및/또는 습식 에칭을 사용하여, 격리 절연층(40)의 상부 표면 아래로 하방 리세싱된다. 도 9a에 도시된 바와 같이, 노출된 핀 구조물(핀 측벽)의 S/D 영역 상에 형성된 측벽 스페이서(55)가 부분적으로 남아 있다. 그러나, 다른 실시예에서, 노출된 핀 구조물(22)의 S/D 영역 상에 형성된 측벽 스페이서(55)가 완전히 제거된다.
후속적으로, 도 10에 도시된 바와 같이, 소스/드레인(S/D) 에피택셜층(80)이 형성된다. S/D 에피택셜층(80)은 n-채널 FET를 위한 Si, SiP, SiC 및 SiCP의 하나 이상의 층을 포함하거나, p-채널 FET를 위한, B로 도핑될 수 있는 Si, SiGe, Ge, GeSn 및 SiGeSn의 하나 이상의 층을 포함한다. S/D층(80)은 CVD, ALD 또는 MBE(molecular beam epitaxy)를 사용한 에피택시 성장법에 의해 형성된다.
도 10에 도시된 바와 같이, S/D 에피택셜층(80)은 리세싱된 핀 구조물로부터 각각 성장한다. 일부 실시예에서, 성장된 에피택셜층은 격리 절연층(40) 위에서 병합되어 보이드(57)를 형성한다.
후속하여, 도 11에 도시된 바와 같이, 에칭 정지층으로서 절연 라이너층(90)이 형성된 후, 층간 유전체(ILD) 층(95)이 형성된다. 절연 라이너층(90)은 SiN과 같은 실리콘 질화물계 물질로 제조되며, 후속 에칭 동작에서 콘택 에칭 정지층으로 기능한다. ILD 층(95)을 위한 물질은 실리콘 산화물, SiCOH 및 SiOC와 같은 Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 물질이 ILD 층(95)에 대해 사용될 수 있다. ILD층(95)이 형성된 후, 도 11에 도시된 바와 같이, CMP와 같은 평탄화 동작이 수행되어, 희생 게이트 전극층(54)의 상부 부분이 노출된다.
다음으로, 도 12에 도시된 바와 같이, 희생 게이트 전극층(54) 및 희생 게이트 유전체층(52)이 제거됨에 따라, 게이트 공간(59)에 핀 구조물이 노출된다. ILD 층(95)은 희생 게이트 구조물의 제거 동안 S/D 구조물(80)을 보호한다. 희생 게이트 구조물은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극층(54)이 폴리실리콘이고 ILD 층(95)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에칭액을 사용하여 희생 게이트 전극층(54)을 선택적으로 제거할 수 있다. 희생 게이트 유전체층(52)은 그 후 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
희생 게이트 구조물이 제거된 후, 도 13에 도시된 바와 같이, 게이트 유전체층(102)이 노출된 핀 구조물(22) 주위에 형성되고, 게이트 전극층(108)이 게이트 유전체층(102) 상에 형성된다. 금속 게이트 전극을 형성하기 위한 동작은 아래에서 도 17a 내지 도 17f를 참조하여 설명된다.
후속하여, 도 14에 도시된 바와 같이 건식 에칭을 사용하여 ILD 층(95) 내에 콘택 홀(98)이 형성된다. 일부 실시예에서, S/D 에피택셜층(90)의 상부 부분이 에칭된다.
도 15에 도시된 바와 같이 하나 이상의 실리사이드층(120)이 S/D 에피택셜층(80) 위에 형성된다. 그 다음, 도 16에 도시된 바와 같이 콘택 홀 내에 소스/드레인 콘택으로서 도전성 물질(130)이 형성된다. 도전성 물질(130)은 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중 하나 이상을 포함한다. 실리사이드층 및 소스/드레인 콘택을 형성하기 위한 동작은 아래에서 도 18a 내지 도 18h를 참조하여 설명된다.
도 17a 내지 도 17f는 본 개시의 실시예에 따른 게이트 교체 동작을 위한 순차적 공정의 다양한 도면을 도시한다. 도 17a 내지 도 17f에 도시된 공정의 이전, 도중 및 이후에 추가 동작이 제공될 수 있고, 아래에서 기술되는 동작 중 일부는 방법의 추가적인 실시예에 대해 대체되거나 제거될 수 있음이 이해된다. 동작/공정의 순서는 서로 바뀔 수 있다.
도 17a는 희생 게이트 전극 및 게이트 유전체층이 제거된 후의 게이트 전극 부분의 확대도이다. 도 17a에 도시된 바와 같이, 희생 게이트 전극 및 게이트 유전체층이 제거되는 동안 또는 제거된 후에, 제1 층(55A) 및 제2 층(55B)을 포함하는 게이트 측벽 스페이서(55)의 상부 부분도 제거된다. 그 다음, 도 17b에 도시된 바와 같이, 계면층(101)이 핀 구조물(22)의 채널 영역 상에 형성된다. 일부 실시예에서, 계면층(101)은 화학적으로 산화된 실리콘 산화물이다. 그 다음, 게이트 유전체층(102)이 도 17b에 도시된 바와 같이 형성된다.
일부 실시예에서, 게이트 유전체층(102)은 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 물질, 다른 적절한 유전체 물질, 및/또는 이들의 조합과 같은 유전체 물질의 하나 이상의 층을 포함한다. 하이-k 유전체 물질의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 물질, 및/또는 또는 이들의 조합을 포함할 수 있다. 게이트 유전체층(102)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체층(102)은 채널 영역 상에 균일한 두께를 갖는 게이트 유전체층의 형성을 보장하기 위해 ALD와 같은 고도로 컨포멀한 퇴적 공정을 사용하여 형성된다. 게이트 유전체층(102)의 두께는 일부 실시예에서 약 1 nm 내지 약 6 nm의 범위에 있다.
다음으로, 도 17c에 도시된 바와 같이, 일함수 조정층(103)을 포함하는 하나 이상의 도전층이 게이트 유전체층(102) 위에 형성된다. 일함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC 의 단일층, 또는 이러한 물질의 2 이상의 다중층과 같은, 도전성 물질로 제조된다. n채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정층으로 사용되며, p채널 FET의 경우, WN, WCN, W, Ru, Co, TiN 또는 TiSiN 중 하나 이상이 일함수 조정층으로 사용된다. 일함수 조정층은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조정층은 서로 다른 금속층을 사용할 수 있는 n채널 FET와 p채널 FET에 대해 별개로 형성될 수 있다.
다음으로, 도 17d에 도시된 바와 같이, 일함수 조정층(103) 및 게이트 유전체층(102)이 게이트 측벽 스페이서(55)의 상부 아래로 하방 리세싱된다. 후속하여, 도 17e에 도시된 바와 같이, 바디 게이트 전극층(106)이 리세싱된 일함수 조정층(103) 및 게이트 유전체층(102) 위에 형성된다.
바디 게이트 전극층(106)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 물질, 및/또는 이들의 조합과 같은, 도전성 물질의 하나 이상의 층을 포함한다. 일함수 조정층(103) 및 바디 게이트 전극층(106)은 CVD, PVD, ALD, 전기 도금, 또는 다른 적절한 방법에 의해 형성될 수 있다.
후속하여, 도 17f에 도시된 바와 같이, 바디 게이트 전극층(106) 위에 캡 절연층(109)이 형성된다. 일부 실시예에서, 캡 절연층(109)은 SiN과 같은 실리콘 질화물계 물질의 하나 이상의 층을 포함한다. 캡 절연층(109)은 절연 물질을 퇴적한 후 평탄화 동작을 수행하여 형성될 수 있다. 일부 실시예에서, 도 17f에 도시된 바와 같이, 캡 절연층(109)의 상부 표면 상에 리세스, 딤플(dimple) 또는 트렌치(109D)가 형성된다.
도 18a 내지 도 18h는 본 개시의 실시예에 따른 실리사이드 및 콘택 구조물을 형성하기 위한 순차적 공정의 다양한 도면을 도시한다. 도 18a 내지 도 18h에 도시된 공정의 이전, 도중 및 이후에 추가 동작이 제공될 수 있으며, 아래에 설명된 동작 중 일부는 방법의 추가적인 실시예에 대해 대체되거나 제거될 수 있음이 이해된다. 동작/공정의 순서는 서로 바뀔 수 있다.
도 18a는 도 13에 대응하는 소스/드레인 영역의 확대도이다. 도 18a-18h에서, 2개의 인접한 게이트 구조물 사이에 배치된 소스/드레인 영역이 도시된다. 도 18b에 도시된 바와 같이, 도 14에서 설명한 바와 같은 콘택 홀(98)이 형성된다. 도 18b에 도시된 바와 같이, 일부 실시예에서 소스/드레인 에피택셜층(80)의 상부 부분이 오목한 형상(U자형)을 갖도록 에칭된다. 일부 실시예에서, 캡 절연층(109)은 또한 둥근 형상을 형성하도록 에칭된다. 일부 실시예에서, 리세스(109D)가 남아 있다. 일부 실시예에서, 제1 ILD 층(95)의 일부가 또한 남아 있다. 일부 실시예에서, 리세스(109D)의 깊이(DD)는 약 2nm 내지 약 20nm의 범위에 있다.
그 다음에, 도 18c에 도시된 바와 같이, 유전체 커버층(72)은 에칭된 소스/드레인 에피택셜층(80) 및 캡 절연층(109) 위에 형성된다. 일부 실시예에서, 유전체 커버층(72)은 ALD에 의해 형성된 실리콘 질화물층이다. 도 18c에 도시된 바와 같이, 커버층(72)은 캡 절연층(109) 상의 리세스(109D)를 완전히 충전한다. 일부 실시예에서, 커버층(72)의 두께는 약 1 nm 내지 약 10 nm 범위에 있고, 다른 실시예에서 약 2 nm 내지 약 5nm 범위에 있다. 두께가 이러한 범위보다 작으면, 리세스(109D)가 충분히 충전되지 않을 수 있고, 두께가 이러한 범위보다 크면, 소스/드레인 콘택의 크기가 작아져 콘택 저항을 증가시킬 수 있다.
다음으로, 도 18d에 도시된 바와 같이, 커버층(72)은 에칭에 의해 부분적으로 제거된다. 반도체 영역(소스/드레인 에피택셜층(80)) 상의 커버층(72)의 구조 또는 막 특성이 유전체 영역 상의 커버층의 구조 또는 막 특성과 다르기 때문에, 소스/드레인 에피택셜층(80) 상에 형성된 커버층(72)의 일부가 선택적으로 제거될 수 있다. 일부 실시예에서, 커버층(72)(예를 들어, SiN 층)이 캡 절연층(109)의 상부 및 소스/드레인 에피택셜층(80)(예를 들어, SiGe 또는 SiAs) 상의 모두에 ALD 공정을 사용하여 퇴적된다. ALD 퇴적 후에, ALE(Atomic Layer Etching) 공정의 하나 이상의 조건(예: 가스 펄스량, 가스 펄스 타이밍, 가스 펄스 듀티비, RF 펄스 사이클 및/또는 RF 펄스 듀티비 등)을 정밀하게 튜닝함으로써, 에피택셜층 근처의 커버층을 선택적으로 에칭하기 위한 ALE 공정이 수행된다. 커버층(72) 내의 산화물 농도가 에피택셜층 내의 산화물 농도보다 작기 때문에, ALE 공정은 소스/드레인 에피택셜층(80) 근처에서 반응하기 쉽다. ALE 공정은 상부에서 하부로(top-to-bottom)의 방식으로 수직 충격 모드(스트라이크 모드)에 대해 조정되고, 커버층(72)의 측벽은 도 18d에 도시된 바와 같이 남아 있다.
그 다음, 도 18e에 도시된 바와 같이, 제1 실리사이드층(122)이 소스/드레인 에피택셜층(80) 상에 형성된다. 일부 실시예에서, 제1 실리사이드층(122)은 Ni 실리사이드(NiSix)를 포함한다. 일부 실시예에서, Ni 금속층이 스퍼터링에 의해 형성된 후, 어닐링 동작이 수행되어 Ni 실리사이드층(122)을 형성한다. 미반응 Ni 층이 있는 경우, 미반응 Ni 층이 에칭에 의해 제거된다. 일부 실시예에서, 어닐링 온도는 약 500℃ 내지 약 700℃의 범위에 있다.
일부 실시예에서, 2개의 게이트 구조물 사이의 중심에서 Ni 실리사이드층(122)의 두께는 약 5 nm 내지 약 15 nm의 범위에 있다. 일부 실시예에서, Ni 실리사이드층(122)은 백금(Pt)을 포함한다. 일부 실시예에서, Pt 농도는 Ni 농도(Ni %)의 약 1 원자% 내지 약 10 원자% 범위에 있다. 일부 실시예에서, Ni 실리사이드 내의 Ni 농도는 약 20 원자% 내지 60 원자% 범위에 있고, 다른 실시예에서 약 35 원자% 내지 약 45 원자% 범위에 있다. Ni의 양이 이러한 범위보다 적은 경우, 소스/드레인 에피택셜층(80) 내의 Si가 과다 소비되며, 이는 에피택셜 오염을 야기할 수 있고, Ni의 양이 이러한 범위보다 많은 경우, 이는 실리콘 소비가 너무 적은 것을 의미하며, 이는 Ni 실리사이드층이 적절히 형성되지 않음을 의미할 수 있다.
그 다음, 도 18f에 도시된 바와 같이, 제2 실리사이드층(124)이 제1 실리사이드층(122) 위에 형성된다. 일부 실시예에서, 제2 실리사이드층(124)은 티타늄-니켈 실리사이드(TiNiSix)를 포함한다. 일부 실시예에서, n형 FET에서, 제1 실리사이드층은 Ti 실리사이드보다 소스/드레인 에피택셜층에 대한 더 높은 쇼트키 장벽 높이를 갖는 물질로 제조되고, p형 FET에서, 제1 실리사이드층은 Ti 실리사이드보다 소스/드레인 에피택셜층에 대한 더 낮은 쇼트키 장벽 높이를 갖는 물질로 제조된다.
일부 실시예에서, Ti 금속층이 제1 실리사이드층(122) 상에 스퍼터링 또는 CVD에 의해 형성된다. 일부 실시예에서, TiClx 가스를 사용하는 CVD 공정이 Ti 층을 형성하기 위해 사용된다. 그 다음, 어닐링 동작이 수행되어 Ti-Ni 실리사이드층(124)을 형성한다. 미반응 Ti층이 있는 경우, 에칭에 의해 미반응 Ti 층이 제거된다. 일부 실시예에서, Ti-Ni 실리사이드층(124)에 대한 어닐링 온도는 Ni 실리사이드층(122)에 대한 어닐링 온도보다 낮고, 약 350℃ 내지 약 500℃ 범위에 있다.
일부 실시예에서, 2개의 게이트 구조물 사이의 중심에 있는 Ti-Ni 실리사이드층(124)의 두께는 Ni 실리사이드층(122)의 두께보다 더 작고, 약 2 nm 내지 약 5 nm 범위에 있다. 일부 실시예에서, Ni 농도는 Ti-Ni 실리사이드층(124) 내의 Ti 농도보다 더 크다. 일부 실시예에서, Ni 농도와 Ti 농도 사이의 비율(Ni/Ti)은 약 1.01 내지 약 5의 범위에 있고, 다른 실시예에서는 약 1.5 내지 약 3의 범위에 있다. 도 18f에 도시된 바와 같이, 제1 실리사이드층(122) 및 제2 실리사이드층(124) 각각은 오목한 형상(U자형)을 갖는다.
다음으로, 도 18g에 도시된 바와 같이, 장벽 또는 접착 층(126)이 제2 실리사이드층(124) 위에 그리고 유전체 영역 위에 형성된다. 일부 실시예에서, 층(126)은 CVD 또는 스퍼터링에 의해 형성된 TiN을 포함한다. CVD 공정이 사용되는 경우, 일부 실시예에서 소스 가스는 티타늄 소스로서의 TiClx 및 질소 소스로서의 NF 또는 NH3를 포함한다. 일부 실시예에서, TiN 층(126)의 두께는 약 0.5 nm 내지 약 8 nm 범위에 있고, 다른 실시예에서는 약 1 nm 내지 약 5 nm 범위에 있다. 일부 실시예에서, TiN 장벽층 내의 Ti 농도는 제2 실리사이드층(124) 내의 Ti 농도보다 약 5% 내지 약 15% 낮다.
후속하여, 도 18g에 도시된 바와 같이 TiN층(126) 위에 시드층(128)이 형성되고, 도 18h에 도시된 바와 같이 시드층 상에 소스/드레인 콘택층(130)이 형성된다. 일부 실시예에서, 시드층(128) 및 소스/드레인 콘택층(130)은 코발트(Co) 금속으로 제조된다. 일부 실시예에서, Co 시드층(128)은 CVD 또는 PVD에 의해 형성된다. 일부 실시예에서, 시드층(128)의 두께는 약 0.2 nm 내지 약 2 nm의 범위에 있다. 그 다음, Co 소스/드레인 콘택층(130)은 일부 실시예에서 전기도금 또는 CVD에 의해 시드층 상에 형성된다. 다른 실시예에서, 소스/드레인 콘택층(130)은 텅스텐(W), 루테늄(Ru) 또는 다른 적절한 물질로 제조된다. 이러한 케이스에서, 적절한 시드층이 선택된다.
FinFET은 콘택/비아, 상호접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 피처를 형성하기 위해 추가적인 CMOS 공정을 거친다는 것이 이해된다.
도 19 내지 도 33h는 본 개시의 실시예에 따른 GAA FET 디바이스를 제조하기 위한 순차적 공정을 도시한다. 도 19 내지 도 33h에 도시된 공정의 이전, 도중 및 이후에 추가 동작이 제공될 수 있고, 아래에 기술된 동작 중 일부는 방법의 추가 실시예에 대해 대체되거나 제거될 수 있음이 이해된다. 동작/공정의 순서는 서로 바뀔 수 있다. 도 1 내지 도 18h와 관련하여 기술된 물질, 구성, 치수 및/또는 공정은 이하의 실시예에 적용 가능하며, 이에 대한 상세한 설명은 생략될 수 있다.
도 1과 유사하게, 실리콘 기판(10)에 불순물 이온(도펀트)(12)이 주입되어 웰 영역을 형성한다. 그 다음, 도 19에 도시된 바와 같이, 기판(10) 위에 적층된 반도체층이 형성된다. 적층된 반도체층은 제1 반도체층(220) 및 제2 반도체층(225)을 포함한다. 또한, 적층된 층 위에 마스크층(15)과 유사한 마스크층(215)이 형성된다.
제1 반도체층(220)과 제2 반도체층(225)은 상이한 격자상수를 갖는 물질로 제조되며, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP 의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 제1 반도체층(220) 및 제2 반도체층(225)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 제조된다. 일 실시예에서, 제1 반도체층(220)은 Si1-xGex(여기서 x는 약 0.3 초과), 또는 Ge(x=1.0)이고, 제2 반도체층(225)은 Si, 또는 Si1-yGey(여기서 y는 약 0.4 미만이고, x>y)이다. 본 개시에서, "M 화합물" 또는 "M계 화합물"은 화합물의 대부분이 M임을 의미한다.
다른 실시예에서, 제2 반도체층(225)은 Si1-yGey(여기서 y는 약 0.3 초과) 또는 Ge이고, 제1 반도체층(220)은 Si 또는 Si1-xGex(여기서 x는 약 0.4 미만이고, x<y)이다. 또 다른 실시예에서, 제1 반도체층(220)은 Si1-xGex로 제조되며, 여기서 x는 약 0.3 내지 약 0.8의 범위에 있고, 제2 반도체층(225)은 Si1-xGex로 제조되며, 여기서 x는 약 0.1 내지 약 0.4의 범위에 있다.
도 19에서, 제1 반도체층(220)의 5개의 층 및 제2 반도체층(225)의 6개의 층이 배치된다. 그러나, 층의 수는 5개로 제한되지 않고, 1(각 층)만큼 작을 수 있으며, 일부 실시예에서, 제1 및 제2 반도체층의 각각의 2 내지 10개의 층이 형성된다. 적층되는 층의 수를 조정함으로써, GAA FET 디바이스의 구동 전류가 조정될 수 있다.
제1 반도체층(220) 및 제2 반도체층(225)은 기판(10) 위에 에피택셜하게 형성된다. 제1 반도체층(220)의 두께는 제2 반도체층(225)의 두께 이상일 수 있으며, 일부 실시예에서 약 5 nm 내지 약 50 nm의 범위에 있고, 다른 실시예에서 약 10 nm 내지 약 30 nm의 범위에 있다. 제2 반도체층(225)의 두께는 일부 실시예에서 약 5 nm 내지 약 30 nm 범위에 있고, 다른 실시예에서 약 10 nm 내지 약 20 nm 범위에 있다. 제1 반도체층(220) 각각의 두께는 동일하거나 다양할 수 있다.
일부 실시예에서, 바닥 제1 반도체층(기판(10)에 가장 가까운 층)은 나머지 제1 반도체층보다 더 두껍다. 바닥 제1 반도체층의 두께는 일부 실시예에서 약 10 nm 내지 약 50 nm의 범위에 있거나, 또는 다른 실시예에서 20 nm 내지 40 nm의 범위에 있다.
일부 실시예에서, 마스크층(215)은 마스크층(15)과 유사한 제1 마스크층(215A) 및 제2 마스크층(215B)을 포함한다.
다음으로, 도 20에 도시된 바와 같이, 제1 및 제2 반도체층(220, 225)의 적층된 층은 패터닝된 마스크층을 사용하여 패터닝되고, 이에 의해 적층된 층은 X 방향으로 연장되는 핀 구조물(230)로 형성된다. 도 20에서, 2개의 핀 구조물(230)이 Y 방향으로 배열된다. 그러나 핀 구조물의 수는 이에 제한되지 않으며, 1개만큼 작고 3개 이상일 수 있다. 일부 실시예에서, 하나 이상의 더미 핀 구조물이 패터닝 동작에서 패턴 충실도를 개선하기 위해 핀 구조물(230)의 양측에 형성된다. 도 20에 도시된 바와 같이, 핀 구조물(230)은 웰 부분(211) 및 적층된 반도체층(220, 225)으로 구성된 상부 부분을 갖는다.
Y 방향을 따른 핀 구조물의 상부 부분의 폭(W1)은 일부 실시예에서 약 10nm 내지 약 40nm의 범위에 있고, 다른 실시예에서 약 20nm 내지 약 30nm의 범위에 있다. 핀 구조물의 Z 방향을 따른 높이(H1)는 약 100 nm 내지 약 200 nm의 범위에 있다.
핀 구조물이 형성된 후, 핀 구조물이 절연 물질층(41) 내에 완전히 매립되도록 기판 위에 절연 물질층(41)이 형성된다. 그 다음, 화학적 기계적 연마(CMP) 방법과 같은 평탄화 동작 및/또는 에치백(etch-back) 방법이 수행되어, 도 21에 도시된 바와 같이 최상부 제2 반도체층(225)의 상부 표면이 절연 물질층(41)으로부터 노출된다. 일부 실시예에서, 하나 이상의 라이너 층(35)이 절연 물질층(41)을 형성하기 전에 형성된다.
그 다음, 도 22에 도시된 바와 같이, 핀 구조물(230)의 상부 부분이 노출되도록 절연 물질층(41)이 리세스되어 격리 절연층(40)을 형성한다. 도 22에 도시된 실시예에서, 최하부 제1 반도체층(220)이 노출될 때까지 절연 물질층(41)이 리세싱된다. 다른 실시예에서, 웰 층(211)의 상부 부분도 부분적으로 노출된다. 제1 반도체층(220)은 후속하여 부분적으로 제거되는 희생층이고, 제2 반도체층(225)은 후속하여 GAA FET의 채널층으로 형성된다. 일부 실시예에서, 라이너층(35)은 절연 물질층과 함께 리세싱된다.
격리 절연층(40)이 형성된 후, 노출된 핀 구조물(230) 위에 희생 게이트 구조물(50)이 형성된다. 희생 게이트 구조물(50)은 채널 영역이 될 핀 구조물의 일부 위에 형성된다. 희생 게이트 구조물은 GAA FET의 채널 영역을 정의한다. 희생 게이트 구조물이 형성된 후, 측벽 스페이서(55)를 위한 절연 물질의 블랭킷 층은 CVD 또는 다른 적절한 방법을 사용하여 컨포멀하게 형성되고, 그 다음에, 측벽 스페이서(55)는 도 24에 도시된 바와 같이 희생 게이트 구조물의 반대측 측벽 상에 형성된다. 후속적으로, S/D 영역의 핀 구조물은 건식 에칭 및/또는 습식 에칭을 사용하여 격리 절연층(40)의 상부 표면 아래로 하방 리세싱된다.
후속하여, 도 25에 도시된 바와 같이, 제1 반도체층(220)은 제1 반도체층(220)의 에지가 희생 게이트 전극층(54)의 측면의 실질적으로 아래에 위치하도록 수평방향으로 리세싱(에칭)된다. 하나의 측벽 스페이서(55)를 포함하는 평면으로부터의 제1 반도체층(220)의 리세싱의 측방향으로의 깊이는 약 5 nm 내지 약 10 nm의 범위에 있다.
제1 반도체층(220)이 수평방향으로 리세싱된 후, 제1 및 제2 반도체층(220, 225)의 리세싱된 표면 상에 내부 스페이서용 라이너 절연층이 형성되고, 그 다음, 도 26a 및 도 26b에 도시된 바와 같이, 이방성 에칭이 수행되어 내부 스페이서(70)가 형성된다. 일부 실시예에서, 내부 스페이서(70)는 실리콘 산화물, 실리콘 질화물, SiON, SiOC, SiOCN 또는 임의의 다른 적절한 절연 물질의 하나 이상의 층으로 제조된다. 일부 실시예에서, 제2 반도체층(225)의 리세싱된 표면 상의 내부 스페이서(70)의 두께는 약 1 nm 내지 약 4 nm 범위에 있다.
그 다음, 도 10 및 도 11과 유사하게, 소스/드레인(S/D) 에피택셜층(80)이 형성되고, 후속하여 도 27에 도시된 바와 같이, 라이너층(에칭 정지층)(90) 및 층간 유전체(ILD) 층(95)이 형성된다. 다음으로, 도 28에 도시된 바와 같이, 희생 게이트 전극층(54) 및 희생 게이트 유전체층(52)이 제거되고, 이에 따라 핀 구조물을 노출시킨다.
희생 게이트 구조물이 제거된 후, 핀 구조물 내의 제1 반도체층(220)이 제거되고, 이에 따라 도 29a 및 도 29b에 도시된 바와 같이 제2 반도체층(225)의 와이어 또는 시트(나노 구조물)를 형성한다. 제1 반도체층(220)은, 제2 반도체층(225)에 대해 제1 반도체층(220)을 선택적으로 에칭할 수 있는 에칭액을 사용하여 제거 또는 에칭될 수 있다. 제1 반도체층(220)이 Ge 또는 SiGe이고 제2 반도체층(225)이 Si인 경우, 제1 반도체층(220)은 수산화암모늄(NH4OH), 수산화테트라메틸암모늄(TMAH), 에틸렌디아민 피로카테콜(EDP), 염산(HCl) 용액 또는 수산화칼륨(KOH) 용액과 같은 습식 에칭제를 사용하여 선택적으로 제거될 수 있다. 습식 에칭제는 일부 실시예에서 HF, C3H8O2 및 C2H4O3 중 하나 이상을 추가로 함유한다.
제2 반도체층(225)의 와이어 또는 시트가 형성된 후, 도 30a 및 도 30b에 도시된 바와 같이, 게이트 유전체층(102)이 각 채널 층(제2 반도체층(225)의 와이어) 주위에 형성되고, 게이트 전극층(108)이 게이트 유전체층(102) 상에 형성된다. 도 17a 내지 도 17f와 관련하여 설명된 게이트 교체 동작이 이용될 수 있다.
후속하여, 도 15 및 도 16과 유사하게, 도 31에 도시된 바와 같이, 건식 에칭을 사용하여 ILD층(95)에 콘택 홀(110)이 형성되고, 실리사이드층(120)이 S/D 에피택셜층(80) 위에 형성되며, 도 32에 도시된 바와 같이, 콘택 홀 내에 도전성 물질(130)이 형성된다.
도 33a 내지 도 33h는 본 개시의 실시예에 따른 실리사이드 및 콘택 구조물을 형성하기 위한 순차적 공정의 다양한 도면을 도시한다. 도 33a 내지 도 33h에 도시된 공정의 이전, 도중 및 이후에 추가 동작이 제공될 수 있으며, 이하에 설명되는 동작 중 일부는 방법의 추가 실시예에 대해 대체되거나 제거될 수 있음이 이해된다. 동작/공정의 순서는 서로 바뀔 수 있다. Fin FET에 대해 도 18a 내지 도 18h와 관련하여 설명된 물질, 구성, 치수 및/또는 공정이 이하의 실시예에 적용될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다.
도 33a는 GAA FET의 도 30a 및 도 30b에 대응하는 소스/드레인 영역의 확대도이다. 도 33a 내지 도 33h에서, 2개의 인접한 게이트 구조물 사이에 배치된 소스/드레인 영역이 도시되어 있다. 도 33b에 도시된 바와 같이, 도 18b와 유사하게 콘택 홀(98)이 형성된다. 도 33b에 도시된 바와 같이, 일부 실시예에서 소스/드레인 에피택셜층(80)의 상부 부분이 에칭된다. 일부 실시예에서, 캡 절연층(109) 또한 둥근 형상을 형성하도록 에칭된다. 일부 실시예에서, 리세스(109D)가 남아 있다. 일부 실시예에서, 제1 ILD 층(95)의 일부가 또한 남아 있다.
그 다음, 도 33c에 도시된 바와 같이, 도 18c와 유사하게, 유전체 커버층(72)이 에칭된 소스/드레인 에피택셜층(80) 및 캡 절연층(109) 위에 형성된다. 일부 실시예에서, 유전체 커버층(72)은 ALD에 의해 형성된 실리콘 질화물층이다. 도 33c에 도시된 바와 같이, 커버층(72)은 캡 절연층(109) 상의 리세스(109D)를 완전히 충전한다. 일부 실시예에서, 커버층(72)의 두께는 약 1 nm 내지 약 10 nm 범위에 있고, 다른 실시예에서 약 2 nm 내지 약 5 nm 범위에 있다. 두께가 이러한 범위보다 작은 경우, 리세스(109D)가 충분히 충전되지 않을 수 있고, 두께가 이러한 범위보다 큰 경우, 소스/드레인 콘택의 크기가 작아질 수 있고, 이는 콘택 저항을 증가시킨다.
다음으로, 도 33d에 도시된 바와 같이, 커버층(72)은 도 18d와 유사하게 에칭에 의해 부분적으로 제거된다. 반도체 영역(소스/드레인 에피택셜층(80)) 상의 커버층(72)의 구조 또는 막 특성이 유전체 영역 상의 커버층의 구조 또는 막 특성과 다르기 때문에, 소스/드레인 에피택셜층(80) 상에 형성된 커버층(72)의 일부가 선택적으로 제거될 수 있다.
그 다음, 도 33e에 도시된 바와 같이, 소스/드레인 에피택셜층(80) 상에 제1 실리사이드층(122)이 형성된다. 일부 실시예에서, 제1 실리사이드층(122)은 Ni 실리사이드(NiSix)를 포함한다. 일부 실시예에서, Ni 금속층이 스퍼터링에 의해 형성된 후, 어닐링 동작이 수행되어 Ni 실리사이드층(122)을 형성한다. 미반응 Ni 층이 있는 경우, 미반응 Ni 층이 에칭에 의해 제거된다. 일부 실시예에서, 어닐링 온도는 약 500℃ 내지 약 700℃ 범위에 있다.
일부 실시예에서, 2개의 게이트 구조물 사이의 중심에서 Ni 실리사이드층(122)의 두께는 약 5 nm 내지 약 15 nm의 범위에 있다. 일부 실시예에서, Ni 실리사이드층(122)은 백금(Pt)을 포함한다. 일부 실시예에서, Pt 농도는 Ni 농도(Ni%)의 약 1원자% 내지 약 10원자% 범위에 있다. 일부 실시예에서, Ni 실리사이드층 내의 Ni 농도는 약 20원자% 내지 약 60원자% 범위에 있고, 다른 실시예에서는 약 35원자% 내지 약 45원자% 범위에 있다. Ni의 양이 이러한 범위보다 적은 경우, 소스/드레인 에피택셜층(80) 내의 Si가 과도하게 소비되고, 이는 에피택셜 오염을 야기할 수 있으며, Ni의 양이 이러한 범위보다 많은 경우, 실리콘 소비가 너무 적은 것을 의미하며, 이는 Ni 실리사이드층이 적절하게 형성되지 않음을 의미할 수 있다.
그 다음, 도 33f에 도시된 바와 같이, 제2 실리사이드층(124)이 도 18f와 유사하게 제1 실리사이드층(122) 위에 형성된다. 일부 실시예에서, 제2 실리사이드층(124)은 티타늄-니켈 실리사이드(TiNiSix)를 포함한다.
일부 실시예에서, Ti 금속층이 제1 실리사이드층(122) 상에 스퍼터링 또는 CVD에 의해 형성된다. 일부 실시예에서, TiClx 가스를 사용하는 CVD 공정이 Ti 층을 형성하기 위해 이용된다. 그 다음, 어닐링 공정이 수행되어 Ti-Ni 실리사이드층(124)을 형성한다. 미반응 Ti층이 있는 경우, 미반응 Ti층이 에칭에 의해 제거된다. 일부 실시예에서, Ti-Ni 실리사이드층(124)을 위한 어닐링 온도는 Ni 실리사이드층(122)을 위한 어닐링 온도보다 낮고, 약 350℃ 내지 약 500℃ 범위에 있다.
일부 실시예에서, 2개의 게이트 구조물 사이의 중심에서 Ti-Ni 실리사이드층(124)의 두께는 Ni 실리사이드층(122)의 두께보다 더 작고, 약 2 nm 내지 약 5 nm 범위에 있다. 일부 실시예에서, Ni 농도는 Ti-Ni 실리사이드층(124) 내의 Ti 농도보다 더 크다. 일부 실시예에서, Ni 농도와 Ti 농도 사이의 비율(Ni/Ti)은 약 1.01 내지 약 5 범위에 있고, 다른 실시예에서는 약 1.5 내지 약 3의 범위에 있다.
다음으로, 도 33g에 도시된 바와 같이, 장벽 또는 접착 층(126)이 도 18g와 유사하게 제2 실리사이드층(124) 및 유전체 영역 위에 형성된다. 일부 실시예에서, 층(126)은 CVD 또는 스퍼터링에 의해 형성된 TiN을 포함한다. CVD 공정이 사용되는 경우, 일부 실시예에서 소스 가스는 티타늄 소스로서의 TiClx 및 질소 소스로서의 NF 또는 NH3를 포함한다. 일부 실시예에서, TiN 층(126)의 두께는 약 0.5 nm 내지 약 8 nm 범위에 있고, 다른 실시예에서는 약 1 nm 내지 약 5 nm 범위에 있다.
후속하여, 도 18h와 유사하게, 도 33g에 도시된 바와 같이, 시드층(128)이 TiN층(126) 위에 형성되고, 도 33h에 도시된 바와 같이 시드층 상에 소스/드레인 콘택층(130)이 형성된다. 일부 실시예에서, 시드층(128) 및 소스/드레인 콘택층(130)은 코발트(Co) 금속으로 제조된다. 일부 실시예에서, Co 시드층(128)은 CVD 또는 PVD에 의해 형성된다. 일부 실시예에서, 시드층(128)의 두께는 약 0.2 nm 내지 약 2 nm의 범위에 있다. 그 다음, Co 소스/드레인 콘택층(130)이 일부 실시예에서 전기도금 또는 CVD에 의해 시드층 상에 형성된다. 다른 실시예에서, 소스/드레인 콘택층(130)은 텅스텐(W), 루테늄(Ru) 또는 다른 적절한 물질로 제조된다. 이러한 케이스에서, 적절한 시드층이 선택된다.
GAA FET는 콘택/비아, 상호접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 피처를 형성하기 위해 추가적인 CMOS 공정을 거친다는 것이 이해된다.
도 34a 및 34b/34c는 각각 Fin FET 및 GAA FET의 치수 구성을 도시한다. 일부 실시예에서, 소스/드레인 영역의 중심에서 제2 실리사이드층(124)의 두께(T1)는 약 2 nm 내지 약 5 nm의 범위에 있고, 소스/드레인 영역의 중심에서 제1 실리사이드층(122)의 두께(T2)는 T1보다 크고 약 5 nm 내지 약 15 nm 범위에 있다. 일부 실시예에서, 비율 T2/T1은 1보다 크고 약 10보다 작다. 이 범위 내에서 실리사이드층을 형성할 때 에피택셜층(80) 내에서 적절한 양의 Si가 소비된다. 일부 실시예에서, (실리사이드층의 에지로부터 TiN 층(126)의 바닥까지) 오목한 양(T3) 은 약 0.5 nm 내지 약 20 nm의 범위에 있다. 두께(T4)는 T1, T2 및 T3의 합이다.
일부 실시예에서, 바디 게이트 전극층(106) 위의 캡 절연층(109)의 최대 두께인 두께(T5)는 약 20nm 내지 약 50nm의 범위에 있다. 충전된 리세스 이외의 게이트 캡 절연층(109) 상의 유전체 커버층(72)의 두께인 두께(T6)는 일부 실시예에서 약 0.5nm 내지 약 5nm의 범위에 있다. 도 34a 및 도 34b에 도시된 바와 같이, 제2 실리사이드층(124)과 장벽층(126) 사이에 어떠한 유전체 커버층도 남아 있지 않다. 일부 실시예에서, 유전체 커버층(72)의 단부는 제1 및/또는 제2 실리사이드층의 단부와 닿는다. 일부 실시예에서, 게이트 캡 절연층(109)의 상부로부터 유전체 커버층(72)에 의해 충전된 리세스(109D)의 깊이(D1)는 약 0.5nm 내지 약 5nm의 범위에 있다.
일부 실시예에서, 절연 라이너(에칭 정지) 층(90)의 상부와 동일한 레벨에서 측정된 소스/드레인 콘택(130)의 폭인 폭(W1)은 약 10 nm 내지 약 30nm의 범위에 있다. 일부 실시예에서, 제2 실리사이드층(124)의 상부와 동일한 레벨에서 측정된 소스/드레인 콘택(130)의 폭인 폭(W2)은 약 5nm 내지 약 20nm의 범위에 있다. W10은 그 상부에서의 실리사이드층(122/124)의 폭 또는 두께이다.
일부 실시예에서, 게이트 측벽 스페이서의 제1 층(55A)의 폭 또는 두께(W3)는 약 1 nm 내지 약 3 nm의 범위에 있고, 게이트 측벽 스페이서의 제2 층(55B)의 폭 또는 두께(W4)는 약 1 nm 내지 약 5 nm 범위에 있다.
일부 실시예에서, 절연 라이너(에칭 정지) 층(90)의 폭 또는 두께(W5)는 약 0.5 nm 내지 약 3 nm의 범위에 있다. 일부 실시예에서, ILD 층(95)의 최대 측방향 두께인 폭 또는 두께(W6)는 약 0.5 nm 내지 약 5 nm의 범위에 있다.
일부 실시예에서, 제1 실리사이드층(122)의 상부와 동일한 레벨에서 제1 실리사이드층(122)의 측방향 두께인 폭 또는 두께(W7)는 약 0.5 nm 내지 약 5 nm의 범위에 있다. 일부 실시예에서, 제2 실리사이드층(124)의 상부와 동일한 레벨에서 유전체 커버층(72)의 측방향 두께인 폭 또는 두께(W8)는 약 0.5 nm 내지 약 5 nm의 범위에 있다. 일부 실시예에서, 제2 실리사이드층(124)의 상부와 동일한 레벨에서 장벽층(126)의 측방향 두께인 폭 또는 두께(W9)는 약 0.5 nm 내지 약 8 nm의 범위에 있다.
일부 실시예에서, 에칭 정지층(90)의 상부에서의 유전체 커버층(72)과 ILD층(95) 사이의 계면의 접선과, 에칭 정지층(90)의 수직 측면에 의해 형성된 각도(Agl. 1)는 약 20도 내지 약 70도의 범위에 있다. 일부 실시예에서, 제1 실리사이드층(122)의 바닥에서의 에피택셜층(80)과 제1 실리사이드층(122) 사이의 계면의 접선과, 수평선에 의해 형성되는 각도(Agl. 2)는 약 5도 내지 약 60도 범위에 있다. 일부 실시예에서, 장벽층(126)의 상승 프로파일의 접선과 장벽층(126)의 하강 프로파일의 접선 사이의 각도(Agl. 3)는 약 5도 내지 약 80도의 범위에 있다.
장벽층(126)의 두께(W9)가 이러한 범위보다 큰 경우, 소스/드레인 콘택을 위한 코발트 층이 게이트 구조물 사이의 공간을 완전히 충전하지 않을 수 있다. 장벽층(126)의 두께가 이러한 범위보다 작은 경우, 코발트 층이 실리사이드층 및/또는 소스/드레인 에피택셜층 내로 침투할 수 있다.
도 34c에 도시된 바와 같이, 와이어 또는 시트(225) 중 최하부의 와이어 또는 시트 주위를 감싸는 게이트 유전체층의 바닥으로부터 와이어 또는 시트(225) 중 최상부 와이어 또는 시트의 상부 표면까지의 두께 또는 깊이(T11)는 일부 실시예에서 약 30 nm 내지 약 80 nm의 범위에 있다. 일부 실시예에서, (게이트 유전체층(102)의 상부까지) 금속 게이트 구조물의 높이(T12)는 약 10 nm 내지 약 40 nm의 범위에 있다. 일부 실시예에서, 실리사이드층(122/124)의 전체 깊이(T13)는 약 3 nm 내지 약 15 nm의 범위에 있다. 깊이(T13)가 그 범위를 벗어나는 경우, 소스/드레인 콘택 저항이 증가할 수 있다. 일부 실시예에서, 전체 실리사이드층(122/124)은 게이트 구조물의 바닥(게이트 유전체층(102) 또는 계면층(101)의 바닥) 아래에 위치된다.
일부 실시예에서, 비율 T13/W10은 약 1 내지 약 5의 범위에 있다. 이 범위 내에서 실리사이드층을 형성할 때 에피택셜층(80) 내에서 적절한 양의 Si가 소비된다. 비율이 이 범위보다 큰 경우, 소스/드레인 콘택(130)이 소스/드레인 에피택셜층(80) 내로 침투할 수 있고, 이는 콘택 저항을 증가시킬 수 있다. 비율이 이 범위보다 작은 경우, 실리사이드층이 채널 영역 내로 확장될 수 있다.
도 35a 및 35b는, 본 개시의 실시예에 따른 도 34a 및 도 34b에 도시된 라인 EA를 따라 n형 FET(도 35a) 및 p형 FET(도 35b)의 소스/드레인 영역의 원소 분석(EDX) 결과를 도시한다.
일부 실시예에서, 도 35a에 도시된 바와 같이, n형 FET의 소스/드레인 에피택셜층은 SiP를 포함하고, P를 포함하는 Ni 실리사이드층(계면 실리사이드층(121))이 SiP 층과 Ni 실리사이드층(제1 실리사이드층) 사이에 형성되고, Ti-Ni 실리사이드층(제2 실리사이드층)이 Ni 실리사이드층 상에 형성되고, TiN 장벽층이 Ti-Ni 실리사이드층 상에 형성되고 Co 콘택층이 Ti-Ni 실리사이드층 상에 형성된다. 일부 실시예에서, 제2 실리사이드층은 Ti-Ni 실리사이드층 및 Ti-Ni 실리사이드층 상의 Ti 실리사이드층(니켈 없음)을 포함한다.
일부 실시예에서, 실리사이드층 내에서 Si/Ni의 농도 비율은 약 1 내지 약 10의 범위에 있다. 일부 실시예에서, Ti-Ni 실리사이드층 내에서 Ti/Si의 농도 비율은 약 1 내지 약 10의 범위에 있다. 일부 실시예에서, Co/Ni의 농도 비율은 소스/드레인 영역 내에서 약 30 내지 약 70의 범위에 있다. 일부 실시예에서, 전체 FET 내의 Ti-Ni 실리사이드(제2 실리사이드층)의 총 체적은 전체 FET 내의 Ni 실리사이드층(제1 실리사이드층)의 총 체적보다 더 작다. 일부 실시예에서, 전체 실리사이드층의 두께(R1)는 약 30 nm 내지 약 50 nm이고, TiN 장벽층의 두께(R2)는 약 5 nm 내지 약 15 nm이고, 제2 실리사이드층의 두께(R3)는 약 5 nm 내지 약 15 nm이고, 제1 실리사이드층의 두께(R4)는 약 5 nm 내지 약 25 nm이고, 계면 실리사이드층의 두께(R5)는 약 5 nm 내지 약 20 nm이다.
일부 실시예에서, 도 35b에 도시된 바와 같이, p형 FET의 소스/드레인 에피택셜층은 B로 도핑된 SiGe(SiGe:B)를 포함하고, Ge 및 B를 포함하는 Ni 실리사이드층(계면 실리사이드층(121))은 SiGe:B 층과 Ni 실리사이드층(제1 실리사이드층) 사이에 형성되고, Ti-Ni 실리사이드층(제2 실리사이드층)이 Ni 실리사이드층 상에 형성되고, TiN 장벽층이 Ti-Ni 실리사이드층 상에 형성되고, Co 콘택층이 Ti-Ni 실리사이드층 상에 형성된다. 일부 실시예에서, 제2 실리사이드층은 Ti-Ni 실리사이드층 및 Ti-Ni 실리사이드층 상의 Ti 실리사이드층(니켈 없음)을 포함한다.
일부 실시예에서, 실리사이드층 내의 Si/Ni의 농도 비율은 약 1 내지 약 10의 범위에 있다. 일부 실시예에서, Ti-Ni 실리사이드층 내의 Ti/Si의 농도 비율은 약 1 내지 약 10의 범위에 있다. 일부 실시예에서, Co/Ni의 농도 비율은 소스/드레인 영역 내에서 약 30 내지 약 70의 범위에 있다. 일부 실시예에서, 전체 FET 내에서 Ti-Ni 실리사이드(제2 실리사이드층)의 총 체적은 전체 FET 내에서 Ni 실리사이드층(제1 실리사이드층)의 총 체적보다 더 작다. 일부 실시예에서, 전체 실리사이드층의 두께(R1)는 약 30 nm 내지 약 50 nm이고, TiN 장벽층의 두께(R2)는 약 5 nm 내지 약 15 nm이며, 제2 실리사이드층의 두께(R3)는 약 5 nm 내지 약 15 nm 이고, 제1 실리사이드층의 두께(R4)는 약 5 nm 내지 약 25 nm이고, 계면 실리사이드층의 두께(R5)는 약 3 nm 내지 약 15 nm이다.
일부 실시예에서, n형 FET 내에서의 Si 소비가 p형 FET 내에서의 Si 소비보다 더 크기 때문에, n형 FET의 실리사이드 두께(R2+R3+R4+R5)는 p형 FET의 실리사이드 두께(R2+R3+R4+R5)보다 더 크다. 특히, n형 FET 내의 계면 실리사이드층의 두께는 p형 FET 내의 계면 실리사이드층의 두께보다 더 크다. 일부 실시예에서, p형 FET의 실리사이드 두께와 n형 FET의 실리사이드 두께 사이의 비율은 약 0.5 이상 약 1 미만이다. 일부 실시예에서, CMOS 디바이스에서 n형 FET 및 p형 FET의 실리사이드층은 동시에 형성되고, 이는 제조 비용을 낮출 수 있다. 다른 실시예에서, CMOS 디바이스에서 n형 FET 및 p형 FET의 실리사이드층은 별개로 형성되고, 이는 개별 디바이스에 대한 콘택 저항을 최적화 할 수 있다.
도 36은 본 개시의 일 실시예에 따른 소스/드레인 영역의 Y 방향을 따른 단면도이다.
일부 실시예에서, 하이브리드 핀 또는 더미 핀이 도 36에 도시된 바와 같이 인접한 소스/드레인 영역 사이에 형성된다. 일부 실시예에서, 하이브리드 핀은 SiN, SiCN, SiON, SiOCN, SiOC, 하이-k 유전체(예를 들어, 하프늄 산화물) 또는 임의의 다른 적절한 물질의 하나 이상의 층을 포함한다.
도 36에 도시된 바와 같이, Si 에피택셜층의 Ni 침투가 Ti의 침투보다 높기 때문에, 일부 실시예에서 Ni 실리사이드는 소스/드레인 에피택셜층(80)의 상부 표면에서 오목한 프로파일을 유도한다. 일부 실시예에서, 실리사이드층의 중심에서의 두께(예를 들어, 약 0.5 nm 내지 약 5 nm)는 그 에지에서의 두께보다 더 크다. 일부 실시예에서, Ti-Ni 실리사이드층 및/또는 TiN 층은 게이트 전극으로의 Ni(또는 Co) 확산 또는 분출을 억제하는 장벽층으로서 기능한다. 일부 실시예에서, 실리사이드층이 격리 절연층(40)(STI) 위에 형성되어 이후 단계에서 콘택 랜딩이 적절하게 정렬될 수 있다. 일부 실시예에서, 제2 실리사이드층이 Ti-Ni 실리사이드층 및 Ti-Ni 실리사이드층 상의 Ti 실리사이드층(니켈 없음)을 포함하는 경우, Ti-Ni 실리사이드층의 두께는 Ti 실리사이드층의 두께보다 더 크고, 이에 의해 실리사이드가 비아 측벽이 아닌 주로 비아 바닥을 충전하도록 실리사이드층을 형성하며, 이는 Co 컨택과 에피택셜층 사이에 우수한 단차 커버리지를 생성할 수 있다. 일부 실시예에서, 실리사이드층 두께(T14)는 격리 절연층(40) 위의 하이브리드 핀의 두께보다 더 작다.
여기에 설명된 다양한 실시예 또는 예는 기존 기술에 비해 몇 가지 이점을 제공한다. 본 개시의 실시예에서, 실리사이드층은 서로 다른 물질의 두 층을 포함하므로, 소스/드레인 콘택의 콘택 저항을 감소시킬 수 있다.
모든 이점이 본 명세서에서 반드시 논의된 것은 아니며, 모든 실시예 또는 예에 대해 특정 이점이 요구되는 것은 아니고, 다른 실시예 또는 예가 상이한 이점을 제공할 수 있음을 이해할 것이다.
본 개시의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 소스/드레인 에피택셜층이 형성되고, 하나 이상의 유전체층이 소스/드레인 에피택셜층 위에 형성되고, 하나 이상의 유전체층 내에 개구부가 형성되어 소스/드레인 에피택셜층을 노출시키고, 노출된 소스/드레인 에피택셜층 상에 제1 실리사이드층이 형성되고, 제1 실리사이드층 상에 제1 실리사이드층과 상이한 제2 실리사이드층이 형성되고, 소스/드레인 콘택이 제2 실리사이드층 위에 형성된다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제1 실리사이드층은 니켈 실리사이드층이고 제2 실리사이드층은 티타늄-니켈 실리사이드층이다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제1 실리사이드층의 니켈 농도는 20원자% 내지 60원자% 범위에 있다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제2 실리사이드층의 니켈 농도는 제2 실리사이드층의 티타늄 농도보다 크다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제2 실리사이드층의 Ni/Ti 비율은 1.01 내지 5의 범위에 있다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제1 실리사이드층의 두께는 제2 실리사이드층의 두께보다 더 크다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 개구부가 형성된 후, 노출된 소스/드레인 에피택셜층의 상부 표면은 오목한 형상을 갖고, 제1 및 제2 실리사이드층의 각각의 상부 표면은 오목한 형상을 갖는다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 계면 실리사이드층이 제1 실리사이드층과 소스/드레인 에피택셜층 사이에 형성된다.
본 개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 소스/드레인 에피택셜층이 형성되고, 하나 이상의 유전체 층이 소스/드레인 에피택셜층 위에 형성되고, 하나 이상의 유전체층 내에 개구부가 형성되어 소스/드레인 에피택셜층을 노출시키고, 유전체 커버층이 노출된 소스/드레인 에피택셜층 및 하나 이상의 유전체층의 개구부의 측벽 상에 형성되며, 노출된 소스/드레인 에피택셜층 상에 형성된 유전체 커버층의 일부가 선택적으로 제거되고, 노출된 소스/드레인 에피택셜층 상에 제1 실리사이드층이 형성되고, 제1 실리사이드층 상에 제1 실리사이드층과 상이한 제2 실리사이드층이 형성되고, 소스 /드레인 콘택이 제2 실리사이드층 위에 형성된다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 유전체 커버층은 실리콘 질화물을 포함한다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 유전체 커버층의 두께는 1 nm 내지 10 nm의 범위에 있다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 유전체 커버층은 원자층 증착에 의해 형성된다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 소스/드레인 콘택이 형성되기 전에 장벽층이 형성된다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 유전체 커버층의 일부를 선택적으로 제거함으로써 제거되지 않은 유전체 커버층의 일부는 개구부의 측벽과 장벽층 사이에 배치된다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 장벽층은 티타늄 질화물을 포함하고 소스/드레인 콘택은 코발트를 포함한다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 장벽층이 형성된 후, 유전체 커버층은 제1 실리사이드층 또는 제2 실리사이드층 중 적어도 하나의 에지와 접촉한다.
본 개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 제1 게이트 구조물 및 제2 게이트 구조물이 형성된다. 제1 및 제2 게이트 구조물 각각은 게이트 유전체층, 게이트 전극층, 측벽 스페이서층, 게이트 전극층 및 측벽 스페이서층 상에 배치된 캡 절연층을 포함한다. 소스/드레인 에피택셜층이 형성되고, 소스/드레인 에피택셜층 위에 하나 이상의 유전체 층이 형성되고, 소스/드레인 에피택셜층을 노출시키기 위해 하나 이상의 유전체층에 개구부가 형성되고, 유전체 커버층이 노출된 소스/드레인 에피택셜층 및 하나 이상의 유전체층의 개구부의 측벽 상에 형성되고, 노출된 소스/드레인 에피택셜층 상에 형성된 유전체 커버층의 일부가 선택적으로 제거되고, 제1 실리사이드층이 노출된 소스/드레인 에피택셜층 상에 형성되고, 제1 실리사이드층과 상이한 제2 실리사이드층이 제1 실리사이드층 상에 형성되고, 소스/드레인 콘택이 제2 실리사이드층 위에 형성된다. 캡 절연층의 상부 표면은 리세스를 포함하고 유전체 커버층은 리세스를 충전한다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제1 실리사이드층은 니켈 실리사이드층이고 제2 실리사이드층은 티타늄-니켈 실리사이드층이다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제1 및 제2 게이트 구조물 사이의 중심에서 제1 실리사이드층의 두께는 중심에서의 제2 실리사이드층의 두께보다 더 크다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 중심에서의 제1 실리사이드층의 두께는 5 nm 내지 15 nm의 범위에 있다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 중심에서의 제2 실리사이드층의 두께는 2 nm 내지 5 nm의 범위에 있다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는 기판 위에 배치되고 수직으로 배열된 복수의 반도체 바디를 포함하고, 복수의 반도체 바디 각각은 채널 영역, 복수의 반도체 바디 각각의 채널 영역 주위를 감싸고 복수의 반도체 바디 각각의 채널 영역 상에 배치된 게이트 유전체층, 게이트 전체층 상에 배치되고 각 채널 영역을 감싸는 게이트 전극층, 소스/드레인 에피택셜층을 포함하는 소스/드레인 영역, 및 소스/드레인 에피택셜층과 접촉하는 소스/드레인 콘택을 포함한다. 소스/드레인 에피택셜층 상에 제1 실리사이드층이 배치되고, 제1 실리사이드층 상에 제1 실리사이드층과 상이한 제2 실리사이드층이 배치된다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제1 실리사이드층은 니켈 실리사이드층이고 제2 실리사이드층은 티타늄-니켈 실리사이드층이다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제1 실리사이드층의 니켈 농도는 20원자% 내지 60원자% 범위에 있다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제2 실리사이드층의 니켈 농도는 제2 실리사이드층의 티타늄 농도보다 크다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제2 실리사이드층의 Ni/Ti 비율은 1.01 내지 5의 범위에 있다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제1 실리사이드층의 두께는 제2 실리사이드층의 두께보다 더 크다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 소스/드레인 콘택과 제2 실리사이드층 사이에 장벽층이 배치된다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 장벽층은 티타늄 질화물로 제조되고 두께가 0.5 nm 내지 8 nm의 범위에 있다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 노출된 소스/드레인 에피택셜층의 상부 표면은 오목한 형상을 갖고, 제1 및 제2 실리사이드층의 각각의 상부 표면은 오목한 형상을 갖는다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제1 실리사이드층의 바닥은 복수의 반도체 바디 중 최상부 반도체 바디와 복수의 반도체 바디 중 제2 최상부 바디 사이에 위치된다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는, 반도체 기판으로부터 돌출하고, 채널 영역 및 리세스를 갖는 소스/드레인 영역을 포함하는 핀 구조물, 게이트 유전체층, 게이트 전극층, 측벽 스페이서층, 게이트 전극층과 측벽 스페이서층 상에 배치된 캡 절연층을 포함하는 게이트 구조물, 소스/드레인 영역의 리세스 상에 배치된 소스/드레인 에피택셜층, 소스/드레인 에피택셜층과 접촉하는 소스/드레인 콘택, 및 소스/드레인 콘택과 캡 절연층 사이에 배치된 유전체 커버층을 포함한다. 소스/드레인 에피택셜층 상에 제1 실리사이드층이 배치되고, 제1 실리사이드층 상에 제1 실리사이드층과 상이한 제2 실리사이드층이 배치된다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 유전체 커버층은 실리콘 질화물을 포함한다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 캡 절연층을 덮는 유전체 커버층의 두께는 1 nm 내지 10 nm 범위에 있다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 캡 절연층의 상부 표면은 리세스를 포함하고, 유전체 커버층은 리세스를 완전히 충전한다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 반도체 디바이스는 소스/드레인 콘택과 유전체 커버층 사이에 장벽층을 더 포함한다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 장벽층의 일부는 제2 실리사이드층과 접촉한다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 반도체 디바이스는 캡 절연층과 게이트 측벽 스페이서층의 측면 상에 배치된 에칭 정지층, 및 에칭 정지층과 유전체 커버층 사이에 배치된 층간 유전체(ILD) 층을 더 포함한다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는 n형 FET 및 p형 FET를 포함한다. n형 FET 및 p형 FET 각각은 반도체 기판으로부터 돌출되고 채널 영역 및 리세스를 갖는 채널 영역을 포함하는 핀 구조물, 채널 영역 위에 배치된 게이트 구조물을 포함하고, 게이트 구조물은 게이트 유전체층, 게이트 전극층, 측벽 스페이서층, 게이트 전극층 및 측벽 스페이서층 상에 배치된 캡 절연층, 소스/드레인 영역의 리세스 상에 배치된 소스/드레인 에피택셜층, 소스/ 소스/드레인 에피택셜층과 접촉하는 소스/드레인 콘택, 및 소스/드레인 콘택과 캡 절연층 사이에 배치된 유전체 커버층을 포함한다. 소스/드레인 에피택셜층 상에 계면 실리사이드층이 배치되고, 계면 실리사이드층 상에 제1 실리사이드층이 배치되고, 제1 실리사이드층 상에 제1 실리사이드층과 상이한 제2 실리사이드층이 배치되고, n형 FET의 계면 실리사이드층의 두께는 p형 FET의 계면 실리사이드층의 두께보다 크다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, 제1 실리사이드층은 니켈 실리사이드층이고 제2 실리사이드층은 티타늄-니켈 실리사이드층이다. 전술한 실시예 및 이하의 실시예 중 하나 이상에서, n형 FET의 계면 실리사이드층은 인을 포함하고, p형 FET의 계면 실리사이드층은 붕소를 포함한다.
<부기>
(실시예 1)
반도체 디바이스를 제조하는 방법으로서,
소스/드레인 에피택셜층을 형성하는 단계;
상기 소스/드레인 에피택셜층 위에 하나 이상의 유전체층을 형성하는 단계;
상기 소스/드레인 에피택셜층을 노출시키도록 상기 하나 이상의 유전체층 내에 개구부를 형성하는 단계;
상기 노출된 소스/드레인 에피택셜층 상에 제1 실리사이드층을 형성하는 단계;
상기 제1 실리사이드층 상에 상기 제1 실리사이드층과 상이한 제2 실리사이드층을 형성하는 단계; 및
상기 제2 실리사이드층 위에 소스/드레인 콘택을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
(실시예2)
실시예 1에 있어서, 상기 제1 실리사이드층은 니켈 실리사이드층이고, 상기 제2 실리사이드층은 티타늄-니켈 실리사이드층인, 반도체 디바이스 제조 방법.
(실시예 3)
실시예 2에 있어서, 상기 제1 실리사이드층의 니켈 농도는 20원자% 내지 60원자%의 범위에 있는 것인, 반도체 디바이스 제조 방법.
(실시예 4)
실시예 2에 있어서, 상기 제2 실리사이드층 내의 니켈 농도는 상기 제2 실리사이드층 내의 티타늄 농도보다 더 큰 것인, 반도체 디바이스 제조 방법.
(실시예 5)
실시예 4에 있어서, 상기 제2 실리사이드층 내의 Ni/Ti 비율은 1.01 내지 5의 범위에 있는 것인, 반도체 디바이스 제조 방법.
(실시예 6)
실시예 2에 있어서, 상기 제1 실리사이드층의 두께는 상기 제2 실리사이드층의 두께보다 큰 것인, 반도체 디바이스 제조 방법.
(실시예 7)
실시예 1에 있어서,
상기 개구부가 형성된 후, 상기 노출된 소스/드레인 에피택셜층의 상부 표면이 오목한 형상을 갖고,
상기 제1 및 제2 실리사이드층 각각의 상부 표면이 오목한 형상을 갖는 것인, 반도체 디바이스 제조 방법.
(실시예 8)
실시예 1에 있어서, 상기 제1 실리사이드층과 상기 소스/드레인 에피택셜층 사이에 계면 실리사이드층이 형성되는, 반도체 디바이스 제조 방법.
(실시예 9)
반도체 디바이스를 제조하는 방법으로서,
소스/드레인 에피택셜층을 형성하는 단계;
상기 소스/드레인 에피택셜층 위에 하나 이상의 유전체층을 형성하는 단계;
상기 소스/드레인 에피택셜층을 노출시키도록 상기 하나 이상의 유전체층 내에 개구부를 형성하는 단계;
상기 노출된 소스/드레인 에피택셜층 및 상기 하나 이상의 유전체층의 상기 개구부의 측벽 상에 유전체 커버층을 형성하는 단계;
상기 노출된 소스/드레인 에피택셜층 상에 형성된 상기 유전체 커버층의 일부를 선택적으로 제거하는 단계;
상기 노출된 소스/드레인 에피택셜층 상에 제1 실리사이드층을 형성하는 단계;
상기 제1 실리사이드층 상에 상기 제1 실리사이드층과 상이한 제2 실리사이드층을 형성하는 단계; 및
상기 제2 실리사이드층 위에 소스/드레인 콘택을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
(실시예 10)
실시예 9에 있어서, 상기 유전체 커버층은 실리콘 질화물을 포함하는, 반도체 디바이스 제조 방법.
(실시예 11)
실시예 10에 있어서, 상기 유전체 커버층의 두께는 1 nm 내지 10 nm 범위에 있는 것인, 반도체 디바이스 제조 방법.
(실시예 12)
실시예 11에 있어서, 상기 유전체 커버층은 원자층 증착에 의해 형성되는 것인, 반도체 디바이스 제조 방법.
(실시예 13)
실시예 9에 있어서, 상기 소스/드레인 콘택이 형성되기 전에 장벽층을 형성하는 단계를 더 포함하고,
상기 유전체 커버층의 일부를 선택적으로 제거하는 단계에 의해 제거되지 않은 상기 유전체 커버층의 일부는 상기 개구부의 측벽과 상기 장벽층 사이에 배치되는 것인, 반도체 디바이스 제조 방법.
(실시예 14)
실시예 13에 있어서, 상기 장벽층은 티타늄 질화물을 포함하고, 상기 소스/드레인 콘택은 코발트를 포함하는 것인, 반도체 디바이스 제조 방법.
(실시예 15)
실시예 13에 있어서, 상기 장벽층이 형성된 후, 상기 유전체 커버층은 상기 제1 실리사이드층 또는 상기 제2 실리사이드층 중 적어도 하나의 에지와 접촉하는, 반도체 디바이스 제조 방법.
(실시예 16)
반도체 디바이스에 있어서,
기판 위에 배치되되 수직으로 배열되어 있는 복수의 반도체 바디 - 상기 복수의 반도체 바디 각각은 채널 영역을 포함함 - ;
상기 복수의 반도체 바디 각각의 채널 영역 상에 배치되고 상기 복수의 반도체 바디 각각의 채널 영역 주위를 감싸는 게이트 유전체층;
상기 게이트 유전체층 상에 배치되고 각각의 채널 영역 주위를 감싸는 게이트 전극층;
소스/드레인 에피택셜층을 포함하는 소스/드레인 영역; 및
상기 소스/드레인 에피택셜층과 접촉하는 소스/드레인 콘택을 포함하고,
상기 소스/드레인 에피택셜층 상에 제1 실리사이드층이 배치되고,
상기 제1 실리사이드층과 상이한 제2 실리사이드층이 상기 제1 실리사이드층 상에 배치되는, 반도체 디바이스.
(실시예 17)
실시예 16에 있어서, 상기 제1 실리사이드층은 니켈 실리사이드층이고, 상기 제2 실리사이드층은 티타늄-니켈 실리사이드층인, 반도체 디바이스.
(실시예 18)
실시예 17에 있어서, 상기 제1 실리사이드층 내의 니켈 농도는 20원자% 내지 60원자%의 범위에 있는 것인, 반도체 디바이스.
(실시예 19)
실시예 17에 있어서, 상기 제2 실리사이드층 내의 니켈 농도는 상기 제2 실리사이드층 내의 티타늄 농도보다 큰 것인, 반도체 디바이스.
(실시예 20)
실시예 19에 있어서, 상기 제2 실리사이드층 내의 Ni/Ti 비율은 1.01 내지 5의 범위인 것인, 반도체 디바이스.
전술한 개시는 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 다양한 실시예 또는 예를 개략적으로 설명한다. 통상의 기술자는 본 명세서에서 소개된 실시예 또는 예와 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 또한, 통상의 기술자는, 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서,
    소스/드레인 에피택셜층을 형성하는 단계;
    상기 소스/드레인 에피택셜층 위에 하나 이상의 유전체층을 형성하는 단계;
    상기 소스/드레인 에피택셜층을 노출시키도록 상기 하나 이상의 유전체층 내에 개구부를 형성하는 단계;
    상기 노출된 소스/드레인 에피택셜층 상에 제1 실리사이드층을 형성하는 단계;
    상기 제1 실리사이드층 상에 상기 제1 실리사이드층과 상이한 제2 실리사이드층을 형성하는 단계; 및
    상기 제2 실리사이드층 위에 소스/드레인 콘택을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 개구부가 형성된 후, 상기 노출된 소스/드레인 에피택셜층의 상부 표면이 오목한 형상을 갖고,
    상기 제1 및 제2 실리사이드층 각각의 상부 표면이 오목한 형상을 갖는 것인, 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 제1 실리사이드층과 상기 소스/드레인 에피택셜층 사이에 계면 실리사이드층이 형성되는, 반도체 디바이스 제조 방법.
  4. 반도체 디바이스를 제조하는 방법으로서,
    소스/드레인 에피택셜층을 형성하는 단계;
    상기 소스/드레인 에피택셜층 위에 하나 이상의 유전체층을 형성하는 단계;
    상기 소스/드레인 에피택셜층을 노출시키도록 상기 하나 이상의 유전체층 내에 개구부를 형성하는 단계;
    상기 노출된 소스/드레인 에피택셜층 및 상기 하나 이상의 유전체층의 상기 개구부의 측벽 상에 유전체 커버층을 형성하는 단계;
    상기 노출된 소스/드레인 에피택셜층 상에 형성된 상기 유전체 커버층의 일부를 선택적으로 제거하는 단계;
    상기 노출된 소스/드레인 에피택셜층 상에 제1 실리사이드층을 형성하는 단계;
    상기 제1 실리사이드층 상에 상기 제1 실리사이드층과 상이한 제2 실리사이드층을 형성하는 단계; 및
    상기 제2 실리사이드층 위에 소스/드레인 콘택을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  5. 제4항에 있어서, 상기 유전체 커버층은 실리콘 질화물을 포함하는, 반도체 디바이스 제조 방법.
  6. 반도체 디바이스에 있어서,
    기판 위에 배치되되 수직으로 배열되어 있는 복수의 반도체 바디 - 상기 복수의 반도체 바디 각각은 채널 영역을 포함함 - ;
    상기 복수의 반도체 바디 각각의 채널 영역 상에 배치되고 상기 복수의 반도체 바디 각각의 채널 영역 주위를 감싸는 게이트 유전체층;
    상기 게이트 유전체층 상에 배치되고 각각의 채널 영역 주위를 감싸는 게이트 전극층;
    소스/드레인 에피택셜층을 포함하는 소스/드레인 영역; 및
    상기 소스/드레인 에피택셜층과 접촉하는 소스/드레인 콘택을 포함하고,
    상기 소스/드레인 에피택셜층 상에 제1 실리사이드층이 배치되고,
    상기 제1 실리사이드층과 상이한 제2 실리사이드층이 상기 제1 실리사이드층 상에 배치되는, 반도체 디바이스.
  7. 제6항에 있어서, 상기 제1 실리사이드층은 니켈 실리사이드층이고, 상기 제2 실리사이드층은 티타늄-니켈 실리사이드층인, 반도체 디바이스.
  8. 제7항에 있어서, 상기 제1 실리사이드층 내의 니켈 농도는 20 원자% 내지 60 원자%의 범위에 있는 것인, 반도체 디바이스.
  9. 제7항에 있어서, 상기 제2 실리사이드층 내의 니켈 농도는 상기 제2 실리사이드층 내의 티타늄 농도보다 큰 것인, 반도체 디바이스.
  10. 제9항에 있어서, 상기 제2 실리사이드층 내의 Ni/Ti 비율은 1.01 내지 5의 범위인 것인, 반도체 디바이스.
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