TWI406394B - 具有用以隔離裝置之虛設結構的積體電路 - Google Patents

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Description

具有用以隔離裝置之虛設結構的積體電路
本揭露一般是有關於半導體電路的領域，特別是有關於具有用以隔離裝置之虛設結構(Dummy Structure)的積體電路與其系統。
當如金氧半場效應電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)之半導體裝置透過各種技術節點(例如：45奈米、32奈米、22奈米、及更小)被按比例縮小時，裝置封裝密度和裝置性能受到裝置佈局與隔離的挑戰。為要避免相鄰裝置間的漏電，下列方法已被應用於標準元件(Cell)佈局的設計。例如：標準元件佈局採用被隔離的主動區島來分開一運算元件之源極與另一運算元件之汲極，並形成與運算元件之型式相同的虛設結構於隔離上來改善圖案密度。如又一例子所示，主動區係延伸在與運算元件之型式相同的虛設結構下方，以放大源極與汲極的磊晶材料而改善裝置性能。雖然這些方法已滿足其意圖的目的，但尚未滿足於所有方面中。
本發明之實施例之較廣的型式之一者係涉及一種積體電路。此積體電路包含第一運算元件、第二運算元件及隔離電晶體，其中第一運算元件具有由第一成分所組成之第一電晶體；第二運算元件具有由第一成分所組成之第二電晶體；隔離電晶體係被設置於第一電晶體與第二電晶體間，並由與第一成分不同之第二成分所組成。
本發明之實施例之較廣的型式之又一者係涉及一種積體電路。此積體電路包含第一運算元件、第二運算元件及隔離閘極，其中第一運算元件具有由第一成分所組成之第一閘極；第二運算元件具有由第一成分所組成之第二閘極；隔離閘極係被設置於第一閘極與第二閘極間，並由與第一成分不同之第二成分所組成。
本發明之實施例之較廣的型式之又一者係涉及一種積體電路。此積體電路包含半導體基材、第一場效應電晶體(Field-Effect Transistor；FET)、第二場效應電晶體及隔離閘極電極，其中半導體基材具有第一主動區和第二主動區；第一場效應電晶體係被設置於第一主動區中，並具有第一功能性閘極電極；第二場效應電晶體係被設置於第二主動區中，並具有一第二功能性閘極電極；隔離閘極電極係被設置於第一功能性閘極電極與第二功能性閘極電極間，並具有第一導電性；第一功能性閘極電極和第二功能性閘極電極具有與第一導電性不同之第二導電性。
可理解的是，以下之揭露提供許多實施例或例子，以實施本發明之不同特徵。以下敘述特定例子之組件和其排列方式係用以簡化本揭露。其當然僅係舉例說明而無意圖成為本揭露之限制。本揭露可能重複參考號碼和/或文字於各種例子中。此重複係為了簡要與清楚說明的目的，其本身並未指出各種實施例間和/或所討論之配置間的關係。再者，在以下敘述中，形成第一特徵於第二特徵上或上方可包含第一特徵直接接觸第二特徵的實施例，亦可包含可形成額外的特徵於第一特徵和第二特徵之間的實施例，以使第一特徵可不直接接觸第二特徵。
請參照第1圖，其繪示半導體裝置100之上視示意圖。根據本揭露之一實施例，半導體裝置100包含相鄰近之n型金氧半場效應電晶體(N-type MOSFET；NMOSFET)裝置102和104，NMOSFET裝置102和104彼此之間或與其他裝置之間係被虛設結構所隔離。雖然只有繪示兩個NMOSFET裝置，但可理解的是，可施加多於兩個裝置和相反型式之MOSFET裝置於半導體裝置100中，其中此些相反型式之MOSFET裝置係以CMOS技術所形成。再者，可理解的是，半導體裝置100亦可包含電阻、電容、電感、二極體和其他典型地施加在積體電路中之適合的微電子元件。NMOSFET裝置102和104可分別形成於主動區106和108中。主動區106和108係被定義於半導體基材中。
此半導體基材包含如矽晶圓之半導體晶圓。或者，此半導體基材亦可包含如鍺之其他基本半導體。在一實施例中，此半導體基材可包含形成在主體半導體上之磊晶層(Epi Layer)。再者，此半導體基材可包含一絕緣層上矽晶(Semiconductor-On-Insulator；SOI)結構。在各種實施例中，此半導體基材可包含如n型埋藏層(n-type Buried Layer;NBL)、p型埋藏層(p-type Buried Layer;PBL)、和/或包含有埋藏氧化層(Box)之埋藏介電層的埋藏層。在一些實施例中，此半導體基材可包含如n型井和p型井之摻雜特徵。在本實施例中，此半導體基材包含p型摻雜矽基材。
主動區106和108係被隔離區110所包圍，例如：形成於基材中之淺溝渠隔離(STI)(Shallow Trench Isolation；STI)特徵或區域矽氧化(Local Oxidation of Silicon；LOCOS)特徵。如一例子所示，STI特徵的形成可包含乾式蝕刻一溝渠於基材中；及以如氧化矽、氮化矽或氮氧化矽之絕佳材質填充溝渠。被填滿之溝渠可具有如填充有氮化矽或氧化矽之熱氧化襯墊層的多層結構。在本實施例之更進一步中，可使用一製程順序來製造STI結構，例如：長成一墊氧化物；形成一低壓化學氣相沈積(Low Pressure Chemical Vapor Deposition；LPCVD)氮化層；使用光阻和光罩來圖案話一STI開口；蝕刻一溝渠於基材中，並可選擇性地長成一熱氧化襯墊層以改善溝渠介面；以如氧化物填充此溝渠；使用化學機械研磨(Chemical Mechanical Polishing；CMP)製程以回蝕並平坦化；及使用剝除氮化物製程來去除氮化矽。
主動區106和108包含源極和汲極(S/D)區。位於閘極結構120下方之通道係被定義於基材中，並設置在源極區和汲極區之間。通道係被施加應變(Strained)以賦予裝置載子遷移率並增強裝置性能。特別是，藉由磊晶製程來形成源極和汲極區，以完成具有應變的通道。在一實施例中，使用磊晶製程沉積碳化矽(SiC)於矽基材上，以形成源極和汲極區。在其他實施例中，使用磊晶製程沉積碳化矽於矽基材上並摻雜磷，以形成源極和汲極區。在又一實施例中，使用磊晶製程沉積磷化矽(SiP)於矽基材上，以形成源極和汲極區。在又一實施例中，沉積磊晶矽(Epi Si)於矽基材上，以形成源極和汲極區。再者，源極和汲極區可被提升至高於基材的表面。
閘極結構120係被形成於基材上，並插入在源極區和汲極區之間。閘極結構120在此可被稱為功能性或運算性閘極結構。閘極結構120包含閘極介電層和形成於閘極介電層上之閘極電極122。閘極結構120可被形成在p井上。閘極介電層可包含氧化矽層。或者，閘極介電層可選擇性地包含高介電常數介電材料、氮氧化矽、其他合適材料、或其結合物。高介電常數介電材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽(Silicates)、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽(Aluminates)、矽酸鋯(Zirconium Silicate)、鋁酸鋯(Zirconium Aluminate)或其結合物。閘極介電層可具有由如一層氧化矽和又一層高介電常數材料所組成的多層結構。
在本實施例中，閘極電極122包含n型工作函數(Work Function)金屬(n型金屬；n-Metal)以適當地做為NMOSFET裝置。n型金屬具有小於約4.33eV的工作函數。例如：n型金屬可包含Ti、Al、Zn、Nb、Ag、Mn、Zr、Ta、TiN、TaN和其他合適的金屬。閘極電極122可具有多層結構，並可於使用不同製程之結合的多步驟製程中形成。閘極電極122可於習知技藝所知之「閘極優先」或「閘極最後」的方法中形成。或者，閘極電極122可選擇性地包含被如磷或砷之n型摻質所摻雜之多晶矽層。
半導體裝置100更包含設置於主動區106和108中之虛設閘極結構130。亦即，主動區106和108之一邊緣係延伸至使其直接位於虛設閘極結構130的下方。據此，可增加磊晶碳化矽、磊晶磷化矽或磊晶矽體積，以減少近似STI(隔離區)110的晶面輪廓。因此，可改善裝置性能，例如：飽和電流(Idsat)。又，此增加的體積改善了後續形成在源極和汲極區上之接觸窗140的對準。在本實施例中，虛設閘極結構130包含虛設閘極介電層和形成在此虛設閘極介電層上之虛設閘極電極132。虛設閘極結構130可被形成在p井上。虛設閘極介電層係由與功能性閘極結構120之閘極介電層相同的材料所形成。然而，虛設閘極電極132係由與功能性閘極結構120之閘極電極122不同的成分所形成。在一實施例中，虛設閘極電極132係由p型工作函數金屬(p型金屬；p-Metal)所形成。p型金屬具有大於約4.8eV的工作函數。例如：p型金屬可包含Mo、Ru、In、Pt、PtSi、MoN、WN或其他合適的金屬。或者，虛設閘極電極132可由被如硼之p型摻質所摻雜之多晶矽層所形成。在又一實施例中，虛設閘極電極132係由中間能階態(Mid-Gap)金屬所形成，其中此中間能階態金屬具有介於n型金屬與p型金屬間之工作函數。中間能階態金屬可具有介於約4.33eV與約4.8eV之工作函數。例如：中間能階態金屬可包含TiN、NiSi或其他合適的金屬。
虛設閘極結構130可被設置來改善微影圖案密度的均勻度而。額外地，虛設閘極結構130可做為隔離結構。在本實施例中，由於相較於由n型金屬所形成之功能性閘極電極122，虛設閘極結構130係由p型金屬或中間能階態金屬所形成，故虛設閘極結構130總是保持在關閉狀態(Off-state)的條件中。比起位於功能性閘極結構120與p井間的能帶偏移(Band-Offset)，位於虛設閘極結構130與p井間的能帶偏移具有大於或等於1/2矽能隙差值(Silicon Band Gap Energy Difference)。可理解的是，半導體裝置100可包含如內層介電材料(Inter-level Dielectric；ILD)、接觸蝕刻終止層(Contact Etch Stop Layer；CESL)、內連線結構等之其他已知的結構和特徵，但為清楚描述的緣故，這些結構和特徵未被繪示出來。
請參照第2圖，其繪示半導體裝置200之上視示意圖。為了簡要與清楚描述的緣故，第1圖和第2圖中相似的特徵具有相同的編號。根據本揭露之一實施例，半導體裝置200包含相鄰近之p型金氧半場效應電晶體(P-type MOSFET；PMOSFET)裝置202和204，PMOSFET裝置202和204彼此之間或與其他裝置之間係被虛設結構所隔離。雖然只有繪示兩個PMOSFET裝置，但可理解的是，可施加多於兩個裝置和相反型式之MOSFET裝置於半導體裝置200中，其中此些相反型式之MOSFET裝置係以CMOS技術所形成。再者，可理解的是，半導體裝置200亦可包含電阻、電容、電感、二極體和其他典型地施加在積體電路中之適合的微電子元件。PMOSFET裝置202和204可分別形成於主動區206和208中。主動區206和208係被定義於半導體基材中。
此半導體基材包含如矽晶圓之半導體晶圓。或者，此半導體基材亦可包含如鍺之其他基本半導體。在一實施例中，此半導體基材可包含形成在主體半導體上之磊晶層。再者，此半導體基材可包含一絕緣層上矽晶(SOI)結構。在各種實施例中，此半導體基材可包含如n型埋藏層(NBL)、p型埋藏層(PBL)、和/或包含有埋藏氧化層(Box)之埋藏介電層的埋藏層。在一些實施例中，此半導體基材可包含如n型井和p型井之摻雜特徵。在本實施例中，此半導體基材包含n型摻雜矽基材。
主動區206和208係被隔離區110所包圍，例如：形成於基材中之淺溝渠隔離(STI)特徵或區域矽氧化(LOCOS)特徵。主動區206和208包含源極和汲極(S/D)區。位於閘極結構220下方之通道係被定義於基材中，並設置在源極區和汲極區之間。通道係被施加應變(Strained)以賦予裝置載子遷移率並增強裝置性能。特別是，藉由磊晶製程來形成源極和汲極區，以完成具有應變的通道。在一實施例中，使用磊晶製程沉積矽鍺(SiGe)於矽基材上，以形成源極和汲極區。在又一實施例中，沉積磊晶矽於矽基材上，以形成源極和汲極區。再者，源極和汲極區可被提升至高於基材的表面。
閘極結構220係被形成於基材上，並插入在源極區和汲極區之間。閘極結構220在此可被稱為功能性或運算性閘極結構。閘極結構220可被形成在n井上。閘極結構220包含閘極介電層和形成於閘極介電層上之閘極電極222。閘極介電層可包含氧化矽層。或者，閘極介電層可選擇性地包含高介電常數介電材料、氮氧化矽、其他合適材料、或其結合物。高介電常數介電材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其結合物。閘極介電層可具有由如一層氧化矽和又一層高介電常數材料所組成的多層結構。
在一實施例中，閘極電極222包含p型工作函數金屬(p型金屬)以適當地做為PMOSFET裝置。p型金屬具有大於約4.8eV的工作函數。例如：p型金屬可包含Mo、Ru、In、Pt、PtSi、MoN、WN或其他合適的金屬。閘極電極222可具有多層結構，並可於使用不同製程之結合的多步驟製程中形成。閘極電極222可於習知技藝所知之「閘極優先」或「閘極最後」的方法中形成。或者，閘極電極222可選擇性地包含被如硼之p型摻質所摻雜的多晶矽層。
半導體裝置200更包含設置於主動區206和208中之虛設閘極結構230。亦即，主動區206和208之一邊緣係延伸至使其直接位於虛設閘極結構230的下方。據此，可增加磊晶矽鍺(SiGe)或磊晶矽體積，以減少近似STI(隔離區)110的晶面輪廓。因此，可改善裝置性能，例如：飽和電流(Idsat)。又，此增加的體積改善了後續形成在源極和汲極區上之接觸窗140的對準。在本實施例中，虛設閘極結構230包含虛設閘極介電層和形成在此虛設閘極介電層上之虛設閘極電極232。虛設閘極結構230可被形成在n井上。虛設閘極介電層係由與功能性閘極結構220之閘極介電層相同的材料所形成。然而，虛設閘極電極232係由與功能性閘極結構220之閘極電極222不同的成分所形成。在一實施例中，虛設閘極電極232係由n型工作函數金屬(n型金屬)所形成。n型金屬具有小於約4.33eV的工作函數。例如：n型金屬可包含Ti、Al、Zn、Nb、Ag、Mn、Zr、Ta、TiN、TaN和其他合適的金屬。或者，虛設閘極電極232可由被如磷或砷之n型摻質所摻雜之多晶矽層所組成。在又一實施例中，虛設閘極電極232係由中間能階態金屬所形成，其中此中間能階態金屬具有介於n型金屬與p型金屬間之工作函數。中間能階態金屬可具有介於約4.33eV與約4.8eV之工作函數。例如：中間能階態金屬可包含TiN、NiSi或其他合適的金屬。
虛設閘極結構230可被設置來改善微影圖案密度的均勻度而。額外地，虛設閘極結構230可做為隔離結構。在本實施例中，由於相較於由p型金屬所形成之功能性閘極電極222，虛設閘極結構230係由n型金屬或中間能階態金屬所形成，故虛設閘極結構230總是保持在關閉狀態的條件中。比起位於功能性閘極結構220與n井間的能帶偏移，位於虛設閘極結構230與n井間的能帶偏移具有大於或等於1/2矽能隙差值。可理解的是，半導體裝置200可包含如內層介電材料(ILD)、接觸蝕刻終止層(CESL)、內連線結構等之其他已知的結構和特徵，但為清楚描述的緣故，這些結構和特徵未被繪示出來。
請參照第3圖，其繪示半導體裝置300之上視示意圖。除未設置隔離區以隔離相鄰近之裝置外，半導體裝置300係與第1圖之半導體裝置100相似。根據本揭露之一實施例，半導體裝置300包含相鄰近之n型金氧半場效應電晶體(NMOSFET)裝置302和304，NMOSFET裝置302和304彼此之間或與其他裝置之間係被虛設結構所隔離。雖然只有繪示兩個NMOSFET裝置，但可理解的是，可施加多於兩個裝置和相反型式之MOSFET裝置於半導體裝置300中，其中此些相反型式之MOSFET裝置係以CMOS技術所形成。再者，可理解的是，半導體裝置300亦可包含電阻、電容、電感、二極體和其他典型地施加在積體電路中之適合的微電子元件。NMOSFET裝置302和304可形成於主動區306中。主動區306係被定義於半導體基材中。
此半導體基材包含如矽晶圓之半導體晶圓。或者，此半導體基材亦可包含如鍺之其他基本半導體。在一實施例中，此半導體基材可包含形成在主體半導體上之磊晶層。再者，此半導體基材可包含一絕緣層上矽晶(SOI)結構。在各種實施例中，此半導體基材可包含如n型埋藏層(NBL)、p型埋藏層(PBL)、和/或包含有埋藏氧化層(Box)之埋藏介電層的埋藏層。在一些實施例中，此半導體基材可包含如n型井和p型井之摻雜特徵。在本實施例中，此半導體基材包含p型摻雜矽基材。
主動區306包含每一個NMOSFET裝置302和304之源極和汲極(S/D)區。位於閘極結構320下方之通道係被定義於基材中，並設置在源極區和汲極區之間。通道係被施加應變(Strained)以賦予裝置載子遷移率並增強裝置性能。特別是，藉由磊晶製程來形成源極和汲極區，以完成具有應變的通道。在一實施例中，使用磊晶製程沉積碳化矽(SiC)於矽基材上，以形成源極和汲極區。在其他實施例中，使用磊晶製程沉積碳化矽於矽基材上並摻雜磷，以形成源極和汲極區。在又一實施例中，使用磊晶製程沉積磷化矽(SiP)於矽基材上，以形成源極和汲極區。在又一實施例中，沉積磊晶矽於矽基材上，以形成源極和汲極區。又，源極和汲極區可被提升至高於基材的表面。再者，由於未設置淺溝渠隔離(STI)來隔離相鄰近之NMOSFET裝置302和304，磊晶碳化矽、磊晶磷化矽或磊晶矽具有減少的晶面輪廓。因此，可改善裝置性能，例如：飽和電流(Idsat)。
閘極結構320係被形成於基材上，並插入在源極區和汲極區之間。閘極結構320在此可被稱為功能性或運算性閘極結構。閘極結構320可被形成在p井上。閘極結構320包含閘極介電層和形成於閘極介電層上之閘極電極322。閘極介電層可包含氧化矽層。或者，閘極介電層可選擇性地包含高介電常數介電材料、氮氧化矽、其他合適材料、或其結合物。高介電常數介電材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其結合物。閘極介電層可具有由如一層氧化矽和又一層高介電常數材料所組成的多層結構。
在本實施例中，閘極電極322包含n型工作函數金屬(n型金屬)以適當地做為NMOSFET裝置。n型金屬具有小於約4.33eV的工作函數。例如：n型金屬可包含Ti、Al、Zn、Nb、Ag、Mn、Zr、Ta、TiN、TaN和其他合適的金屬。閘極電極322可具有多層結構，並可於使用不同製程之結合的多步驟製程中形成。閘極電極322可於習知技藝所知之「閘極優先」或「閘極最後」的方法中形成。或者，閘極電極322可選擇性地包含被如磷或砷之n型摻質所摻雜之多晶矽層。
半導體裝置300更包含設置於主動區306中之虛設閘極結構330。虛設閘極結構330可被形成在p井上。在本實施例中，虛設閘極結構330包含虛設閘極介電層和形成在此虛設閘極介電層上之虛設閘極電極332。虛設閘極介電層係由與功能性閘極結構320之閘極介電層相同的材料所形成。然而，虛設閘極電極332係由與功能性閘極結構320之閘極電極322不同的成分所形成。在一實施例中，虛設閘極電極332係由p型工作函數金屬(p型金屬)所形成。p型金屬具有大於約4.8eV的工作函數。例如：p型金屬可包含Mo、Ru、In、Pt、PtSi、MoN、WN或其他合適的金屬。或者，虛設閘極電極332可由被如硼之p型摻質所摻雜之多晶矽層所形成。在又一實施例中，虛設閘極電極332係由中間能階態金屬所形成，其中此中間能階態金屬具有介於n型金屬與p型金屬間之工作函數。中間能階態金屬可具有介於約4.33eV與約4.8eV之工作函數。例如：中間能階態金屬可包含TiN、NiSi或其他合適的金屬。
虛設閘極結構330可被設置來改善微影圖案密度的均勻度而。額外地，虛設閘極結構330可做為隔離結構，因而在此可被稱為與隔離電晶體相關之隔離閘極結構。隔離電晶體包含位於虛設閘極結構330下方之通道區；及與相鄰近之NMOSFET裝置302和304之每一側共有之源極和汲極區。在本實施例中，已觀察到，由於相較於由n型金屬所形成之功能性閘極電極322，虛設閘極結構330係由p型金屬或中間能階態金屬所形成，故虛設閘極結構330(即隔離電晶體)總是保持在關閉狀態的條件中。比起位於功能性閘極結構320與p井間的能帶偏移，位於虛設閘極結構330與p井間的能帶偏移具有大於或等於1/2矽能隙差值。據此，虛設閘極結構330確保相鄰近之NMOSFET裝置302和304間無漏電流發生。又，相鄰近之NMOSFET裝置302和304的功能性閘極結構320間之距離340為2個閘極距離(Gate Pitch)，而不是第1圖之半導體裝置100所使用的3個閘極距離。亦即，於第1圖之半導體裝置100中多使用1個閘極距離來隔離相鄰近之裝置。因此，相較於第1圖之半導體裝置100，在半導體裝置300的同樣面積中可形成較多裝置。可理解的是，半導體裝置300可包含如內層介電材料(ILD)、接觸蝕刻終止層(CESL)、內連線結構等之其他已知的結構和特徵，但為清楚描述的緣故，這些結構和特徵未被繪示出來。
請參照第4圖，其繪示半導體裝置400之上視示意圖。除未設置隔離區以隔離相鄰近之裝置外，半導體裝置400係與第2圖之半導體裝置200相似。根據本揭露之一實施例，半導體裝置400包含相鄰近之p型金氧半場效應電晶體(PMOSFET)裝置402和404，PMOSFET裝置402和404彼此之間或與其他裝置之間係被虛設結構所隔離。雖然只有繪示兩個PMOSFET裝置，但可理解的是，可施加多於兩個裝置和相反型式之MOSFET裝置於半導體裝置400中，其中此些相反型式之MOSFET裝置係以CMOS技術所形成。再者，可理解的是，半導體裝置400亦可包含電阻、電容、電感、二極體和其他典型地施加在積體電路中之適合的微電子元件。PMOSFET裝置402和404可形成於主動區406中。主動區406係被定義於半導體基材中。
此半導體基材包含如矽晶圓之半導體晶圓。或者，此半導體基材亦可包含如鍺之其他基本半導體。在一實施例中，此半導體基材可包含形成在主體半導體上之磊晶層。再者，此半導體基材可包含一絕緣層上矽晶(SOI)結構。在各種實施例中，此半導體基材可包含如n型埋藏層(NBL)、p型埋藏層(PBL)、和/或包含有埋藏氧化層(Box)之埋藏介電層的埋藏層。在一些實施例中，此半導體基材可包含如n型井和p型井之摻雜特徵。在本實施例中，此半導體基材包含n型摻雜矽基材。
主動區406包含每一個PMOSFET裝置402和404之源極和汲極(S/D)區。位於閘極結構420下方之通道係被定義於基材中，並設置在源極區和汲極區之間。通道係被施加應變(Strained)以賦予裝置載子遷移率並增強裝置性能。特別是，藉由磊晶製程來形成源極和汲極區，以完成具有應變的通道。在一實施例中，使用磊晶製程沉積矽鍺(SiGe)於矽基材上，以形成源極和汲極區。在又一實施例中，沉積磊晶矽於矽基材上，以形成源極和汲極區。又，源極和汲極區可被提升至高於基材的表面。再者，由於未設置淺溝渠隔離(STI)來隔離相鄰近之PMOSFET裝置402和404，矽鍺(SiGe)或磊晶矽具有減少的晶面輪廓。因此，可改善裝置性能，例如：飽和電流(Idsat)。
閘極結構420係被形成於基材上，並插入在源極區和汲極區之間。閘極結構420在此可被稱為功能性或運算性閘極結構。閘極結構420可被形成在n井上。閘極結構420包含閘極介電層和形成於閘極介電層上之閘極電極422。閘極介電層可包含氧化矽層。或者，閘極介電層可選擇性地包含高介電常數介電材料、氮氧化矽、其他合適材料、或其結合物。高介電常數介電材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其結合物。閘極介電層可具有由如一層氧化矽和又一層高介電常數材料所組成的多層結構。
在本實施例中，閘極電極422包含p型工作函數金屬(p型金屬)以適當地做為PMOSFET裝置。p型金屬具有大於約4.8eV的工作函數。例如：p型金屬可包含Mo、Ru、In、Pt、PtSi、MoN、WN或其他合適的金屬。閘極電極422可具有多層結構，並可於使用不同製程之結合的多步驟製程中形成。閘極電極422可於習知技藝所知之「閘極優先」或「閘極最後」的方法中形成。或者，閘極電極422可選擇性地包含被如硼之p型摻質所摻雜的多晶矽層。
半導體裝置400更包含設置於主動區406中之虛設閘極結構430。虛設閘極結構430可被形成在n井上。在本實施例中，虛設閘極結構430包含虛設閘極介電層和形成在此虛設閘極介電層上之虛設閘極電極432。虛設閘極介電層係由與功能性閘極結構420之閘極介電層相同的材料所形成。然而，虛設閘極電極432係由與功能性閘極結構420之閘極電極422不同的成分所形成。在一實施例中，虛設閘極電極432係由n型工作函數金屬(n型金屬)所形成。n型金屬具有小於約4.33eV的工作函數。例如：n型金屬可包含Ti、Al、Zn、Nb、Ag、Mn、Zr、Ta、TiN、TaN和其他合適的金屬。或者，虛設閘極電極432可由被如磷或砷之n型摻質所摻雜之多晶矽層所組成。在又一實施例中，虛設閘極電極432係由中間能階態金屬所形成，其中此中間能階態金屬具有介於n型金屬與p型金屬間之工作函數。中間能階態金屬可具有介於約4.33eV與約4.8eV之工作函數。例如：中間能階態金屬可包含TiN、NiSi或其他合適的金屬。
虛設閘極結構430可被設置來改善微影圖案密度的均勻度而。額外地，虛設閘極結構430可做為隔離結構。因而在此可被稱為與隔離電晶體相關之隔離閘極結構。隔離電晶體包含位於虛設閘極結構430下方之通道區；及與相鄰近之PMOSFET裝置402和404之每一側共有之源極和汲極區。在本實施例中，已觀察到，由於相較於由p型金屬所形成之功能性閘極電極422，虛設閘極結構430係由n型金屬或中間能階態金屬所形成，故虛設閘極結構430(即隔離電晶體)總是保持在關閉狀態的條件中。比起位於功能性閘極結構420與n井間的能帶偏移，位於虛設閘極結構430與n井間的能帶偏移具有大於或等於1/2矽能隙差值。據此，虛設閘極結構430確保相鄰近之PMOSFET裝置402和404間無漏電流發生。又，相鄰近之PMOSFET裝置402和404的功能性閘極結構420間的距離440為2個閘極距離，而不是第2圖之半導體裝置200所使用的3個閘極距離。亦即，於第2圖之半導體裝置200中多使用1個閘極距離來隔離相鄰近之裝置。因此，相較於第2圖之半導體裝置200，在半導體裝置400的同樣面積中可形成較多裝置。可理解的是，半導體裝置400可包含如內層介電材料(ILD)、接觸蝕刻終止層(CESL)、內連線結構等之其他已知的結構和特徵，但為清楚描述的緣故，這些結構和特徵未被繪示出來。
請參照第5圖，其繪示半導體裝置500之上視示意圖。除以下所討論之不同外，半導體裝置500係與第3圖之半導體裝置500相似。根據本揭露之一實施例，半導體裝置500包含相鄰近之n型金氧半場效應電晶體(NMOSFET)裝置502和504，NMOSFET裝置502和504彼此之間或與其他裝置之間係被虛設結構所隔離。雖然只有繪示兩個NMOSFET裝置，但可理解的是，可施加多於兩個裝置和相反型式之MOSFET裝置於半導體裝置500中，其中此些相反型式之MOSFET裝置係以CMOS技術所形成。再者，可理解的是，半導體裝置500亦可包含電阻、電容、電感、二極體和其他典型地施加在積體電路中之適合的微電子元件。NMOSFET裝置502和504可形成於主動區506中。主動區306係被定義於半導體基材中。在本實施例中，此半導體基材包含p型摻雜矽基材。
主動區506包含每一個NMOSFET裝置502和504之源極和汲極(S/D)區。位於閘極結構520下方之通道524係被定義於基材中，並設置在源極區和汲極區之間。通道524係被施加應變(Strained)以賦予裝置載子遷移率並增強裝置性能。特別是，藉由磊晶製程來形成源極和汲極區，以完成具有應變的通道。在一實施例中，使用磊晶製程沉積碳化矽(SiC)於矽基材上，以形成源極和汲極區。在其他實施例中，使用磊晶製程沉積碳化矽於矽基材上並摻雜磷，以形成源極和汲極區。在又一實施例中，使用磊晶製程沉積磷化矽(SiP)於矽基材上，以形成源極和汲極區。在又一實施例中，沉積磊晶矽於矽基材上，以形成源極和汲極區。又，源極和汲極區可被提升至高於基材的表面。再者，由於未設置淺溝渠隔離(STI)來隔離相鄰近之NMOSFET裝置502和504，磊晶碳化矽、磊晶磷化矽或磊晶矽具有減少的晶面輪廓。因此，可改善裝置性能，例如：飽和電流(Idsat)。
閘極結構520係被形成於基材上，並插入在源極區和汲極區之間。閘極結構520在此可被稱為功能性或運算性閘極結構。閘極結構520包含閘極介電層和形成於閘極介電層上之閘極電極522。閘極介電層可包含氧化矽層。或者，閘極介電層可選擇性地包含高介電常數介電材料、氮氧化矽、其他合適材料、或其結合物。高介電常數介電材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其結合物。閘極介電層可具有由如一層氧化矽和又一層高介電常數材料所組成的多層結構。
在本實施例中，閘極電極522包含n型工作函數金屬(n型金屬)以適當地做為NMOSFET裝置。n型金屬具有小於約4.33eV的工作函數。例如：n型金屬可包含Ti、Al、Zn、Nb、Ag、Mn、Zr、Ta、TiN、TaN和其他合適的金屬。閘極電極322可具有多層結構，並可於使用不同製程之結合的多步驟製程中形成。閘極電極522可於習知技藝所知之「閘極優先」或「閘極最後」的方法中形成。或者，閘極電極522可選擇性地包含被如磷或砷之n型摻質所摻雜之多晶矽層。
半導體裝置500更包含設置於主動區506中之虛設閘極結構530。在本實施例中，虛設閘極結構530包含虛設閘極介電層和形成在此虛設閘極介電層上之虛設閘極電極532。虛設閘極介電層係由與功能性閘極結構520之閘極介電層相同的材料所形成。額外地，虛設閘極電極532可由與閘極電極522相同的材料所形成。然而，相較於功能性閘極結構520之通道524，位於虛設閘極結構530下方之通道534具有不同的摻雜濃度。例如：通道534可透過離子植入被p型摻質所摻雜。在本實施例中，虛設閘極結構530之通道534被高於功能性閘極結構520之通道524的摻雜劑量所摻雜。在一實施例中，通道534的摻雜劑量係介於約7×1013 原子數/平方公分(atoms/cm2 )至1×1014 原子數/平方公分之間，而通道524的摻雜劑量係為約約5×1013 原子數/平方公分。據此，可調整與虛設閘極結構530相關聯之臨界電壓(Threshold Voltage)至高於與功能性閘極結構520相關聯之臨界電壓，即更多正電壓至NMOS裝置。
虛設閘極結構530可被設置來改善微影圖案密度的均勻度而。額外地，虛設閘極結構530可做為隔離結構，因而在此可被稱為與隔離電晶體相關之隔離閘極結構。隔離電晶體包含位於虛設閘極結構530下方之通道區534；及與相鄰近之NMOSFET裝置502和504之每一側共有之源極和汲極區。在本實施例中，已觀察到，由於與虛設閘極結構530相關聯之臨界電壓係高於與功能性閘極結構520相關聯之臨界電壓(即更多正電壓至NMOS裝置)，故虛設閘極結構530(即隔離電晶體)總是保持在關閉狀態的條件中。亦即，相較於功能性閘極結構520，需要較大的正電壓來開啟虛設閘極結構530。據此，虛設閘極結構530確保相鄰近之NMOSFET裝置502和504間無漏電流發生。在一些其他實施例中，應注意的是，虛設閘極電極532可由類似於第3圖之虛設閘極電極332的p型金屬或中間能階態金屬所形成。可理解的是，半導體裝置500可包含如內層介電材料(ILD)、接觸蝕刻終止層(CESL)、內連線結構等之其他已知的結構和特徵，但為清楚描述的緣故，這些結構和特徵未被繪示出來。
請參照第6圖，其繪示半導體裝置600之上視示意圖。除以下所討論之不同外，半導體裝置600係與第4圖之半導體裝置400相似。根據本揭露之一實施例，半導體裝置600包含相鄰近之p型金氧半場效應電晶體(PMOSFET)裝置602和604，PMOSFET裝置602和604彼此之間或與其他裝置之間係被虛設結構所隔離。雖然只有繪示兩個PMOSFET裝置，但可理解的是，可施加多於兩個裝置和相反型式之MOSFET裝置於半導體裝置600中，其中此些相反型式之MOSFET裝置係以CMOS技術所形成。再者，可理解的是，半導體裝置600亦可包含電阻、電容、電感、二極體和其他典型地施加在積體電路中之適合的微電子元件。PMOSFET裝置602和604可形成於主動區606中。主動區606係被定義於半導體基材中。在本實施例中，此半導體基材包含n型摻雜矽基材。
主動區606包含每一個PMOSFET裝置602和604之源極和汲極(S/D)區。位於閘極結構620下方之通道624係被定義於基材中，並設置在源極區和汲極區之間。通道624係被施加應變(Strained)以賦予裝置載子遷移率並增強裝置性能。特別是，藉由磊晶製程來形成源極和汲極區，以完成具有應變的通道。在一實施例中，使用磊晶製程沉積矽鍺(SiGe)於矽基材上，以形成源極和汲極區。在又一實施例中，沉積磊晶矽於矽基材上，以形成源極和汲極區。又，源極和汲極區可被提升至高於基材的表面。再者，由於未設置淺溝渠隔離(STI)來隔離相鄰近之PMOSFET裝置602和604，矽鍺(SiGe)或磊晶矽具有減少的晶面輪廓。因此，可改善裝置性能，例如：飽和電流(Idsat)。
閘極結構620係被形成於基材上，並插入在源極區和汲極區之間。閘極結構620在此可被稱為功能性或運算性閘極結構。閘極結構620包含閘極介電層和形成於閘極介電層上之閘極電極622。閘極介電層可包含氧化矽層。或者，閘極介電層可選擇性地包含高介電常數介電材料、氮氧化矽、其他合適材料、或其結合物。高介電常數介電材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其結合物。閘極介電層可具有由如一層氧化矽和又一層高介電常數材料所組成的多層結構。
在本實施例中，閘極電極622包含p型工作函數金屬(p型金屬)以適當地做為PMOSFET裝置。p型金屬具有大於約4.8eV的工作函數。例如：p型金屬可包含Mo、Ru、In、Pt、PtSi、MoN、WN或其他合適的金屬。閘極電極622可具有多層結構，並可於使用不同製程之結合的多步驟製程中形成。閘極電極622可於習知技藝所知之「閘極優先」或「閘極最後」的方法中形成。或者，閘極電極622可選擇性地包含被如硼之p型摻質所摻雜的多晶矽層。
半導體裝置600更包含設置於主動區606中之虛設閘極結構630。在本實施例中，虛設閘極結構630包含虛設閘極介電層和形成在此虛設閘極介電層上之虛設閘極電極632。虛設閘極介電層係由與功能性閘極結構620之閘極介電層相同的材料所形成。額外地，虛設閘極電極632可由與閘極電極622相同的材料所形成。然而，相較於功能性閘極結構520之通道524，位於虛設閘極結構630下方之通道634具有不同的摻雜濃度。例如：通道634可透過離子植入被n型摻質所摻雜。在本實施例中，虛設閘極結構630之通道634被高於功能性閘極結構520之通道524的摻雜劑量所摻雜。在一實施例中，通道634的摻雜劑量係介於約7×1013 原子數/平方公分至1×1014 原子數/平方公分之間，而通道624的摻雜劑量係為約約5×1013 原子數/平方公分。據此，可調整與虛設閘極結構630相關聯之臨界電壓(Threshold Voltage)至高於與功能性閘極結構620相關聯之臨界電壓，即更多負電壓至PMOS裝置。
虛設閘極結構630可被設置來改善微影圖案密度的均勻度而。額外地，虛設閘極結構630可做為隔離結構。因而在此可被稱為與隔離電晶體相關之隔離閘極結構。隔離電晶體包含位於虛設閘極結構630下方之通道區；及與相鄰近之PMOSFET裝置602和604之每一側共有之源極和汲極區。在本實施例中，已觀察到，由於與虛設閘極結構630相關聯之臨界電壓係高於與功能性閘極結構620相關聯之臨界電壓(即更多正電壓至PMOS裝置)，故虛設閘極結構630(即隔離電晶體)總是保持在關閉狀態的條件中。亦即，相較於功能性閘極結構620，需要較大的負電壓來開啟虛設閘極結構630。據此，虛設閘極結構630確保相鄰近之PMOSFET裝置602和604間無漏電流發生。在一些其他實施例中，應注意的是，虛設閘極電極632可由類似於第4圖之虛設閘極電極432的n型金屬或中間能階態金屬所形成。可理解的是，半導體裝置600可包含如內層介電材料(ILD)、接觸蝕刻終止層(CESL)、內連線結構等之其他已知的結構和特徵，但為清楚描述的緣故，這些結構和特徵未被繪示出來。
請參照第7圖，其繪示半導體裝置700之上視示意圖。除虛設閘極結構可被設置在隔離區上外，半導體裝置700係與第1圖之半導體裝置100相似。因此，為了簡要與清楚描述的緣故，第1圖和第7圖中相似的特徵具有相同的編號。根據本揭露之一實施例，半導體裝置700包含相鄰近之n型金氧半場效應電晶體(NMOSFET)裝置702和704，NMOSFET裝置702和704彼此之間或與其他裝置之間係被虛設結構所隔離。雖然只有繪示兩個NMOSFET裝置，但可理解的是，可施加多於兩個裝置和相反型式之MOSFET裝置於半導體裝置100中，其中此些相反型式之MOSFET裝置係以CMOS技術所形成。再者，可理解的是，半導體裝置700亦可包含電阻、電容、電感、二極體和其他典型地施加在積體電路中之適合的微電子元件。NMOSFET裝置702和704可分別形成於主動區706和708中。主動區706和708係被定義於半導體基材中。在本實施例中，虛設閘極結構130係被形成於隔離區110上。亦即主動區706和708被注意到是延伸在虛設閘極結構130的下方(如第1圖所示)。又，功能性閘極結構120相距有2個閘極距離，而不是第1圖所使用的3個閘極距離。
請參照第8圖，其繪示半導體裝置800之上視示意圖。除虛設閘極結構可被設置在隔離區上外，半導體裝置800係與第2圖之半導體裝置200相似。因此，為了簡要與清楚描述的緣故，第2圖和第8圖中相似的特徵具有相同的編號。根據本揭露之一實施例，半導體裝置800包含相鄰近之p型金氧半場效應電晶體(PMOSFET)裝置802和804，PMOSFET裝置802和804彼此之間或與其他裝置之間係被虛設結構所隔離。雖然只有繪示兩個NMOSFET裝置，但可理解的是，可施加多於兩個裝置和相反型式之MOSFET裝置於半導體裝置800中，其中此些相反型式之MOSFET裝置係以CMOS技術所形成。再者，可理解的是，半導體裝置800亦可包含電阻、電容、電感、二極體和其他典型地施加在積體電路中之適合的微電子元件。PMOSFET裝置802和804可分別形成於主動區806和808中。主動區806和808係被定義於半導體基材中。在本實施例中，虛設閘極結構230係被形成於隔離區110上。亦即主動區806和808被注意到是延伸在虛設閘極結構230的下方(如第2圖所示)。又，功能性閘極結構220相距有2個閘極距離，而不是第2圖所使用的3個閘極距離。
在上述參照第1圖至第8圖之金屬閘極結構實施例中，在沉積高介電常數介電材料層之前，形成介面層(如氧化矽層)於基材上。可使用熱氧化或原子層沉積(Atomic Layer Deposition；ALD)來形成此氧化矽層。此薄氧化矽層係被形成在矽基材上。高介電常數介電材料層係藉由原子層沉積或其他合適的沉積製程而被形成在氧化矽層上。覆蓋層(Capping Layer)被形成在高介電常數介電材料層上。此覆蓋層包含氧化鑭或其他合適的材料。阻障層係藉由物理氣相沉積(PVD)或其他合適的方法而被形成在覆蓋層上。覆蓋層包含氮化鈦或如上所提供之其他適當的材料。更藉由物理氣相沉積、化學氣相沈積(CVD)或其他合適的方法形成如鎢或鋁之多晶矽層或金屬層於金屬閘極層上。
接著，圖案化各種閘極材料層以形成運算元件和虛設閘極結構二者之閘極結構。此圖案化閘極材料層的方法包含施加各種乾式和溼式蝕刻步驟；使用定義各種開口之被圖案化的光罩。以一或多個蝕刻步驟來去除位於被圖案化之光罩的開口中的閘極層。在一實施例中，第一個蝕刻步驟使用含氟電漿來去除多晶矽層或金屬閘極層。被圖案化之光罩係形成在多重金屬層-閘極層結構層上。在一例子中，此被圖案化之光罩為由光學微影蝕刻製程所形成之被圖案化的光阻層。例示性的光學微影蝕刻製程包含：光阻塗佈之製程步驟、軟烤、光罩對準、曝光、曝光後烘烤和硬烤。亦可以使用如無光罩光學微影、電子束寫入(Electron-Beam Writing)、離子束寫入(Electron-Beam Writing)和分子壓印(Molecular Imprint)之其他適當的方法來實施或取代光學微影曝光製程。在又一實施例中，被圖案化之光罩包含被圖案化的硬罩幕層。在一例子中，此被圖案化的硬罩幕層包含氮化矽。如形成被圖案化的氮化矽硬罩幕之一例子所示，氮化矽層係藉由低壓化學氣相沉積(LPCVD)製程而被沉積在多晶矽層上。可使用光學微影製程進一步圖案化此氮化矽層，以形成被圖案化的光阻層；並使用蝕刻製程來蝕刻被圖案化的光阻層之開口中的氮化矽。或者，可使用其他介電材料做為被圖案化的硬罩幕。
再者，可進行一或多個離子值入步驟以形成各種摻雜區，如摻雜的源極和汲極、和/或輕摻雜汲極(LDD)特徵。在一例子中，輕摻雜汲極區係在閘極結構和/或磊晶源極和汲極區形成之後形成。可形成閘極間隙壁於金屬閘極結構的側壁上。進行重源極汲極摻雜製程以形成重摻雜的源極和汲極，因而重摻雜的源極和汲極係實質對準於間隙壁的外緣。閘極間隙壁可具有多層結構並可包含氧化矽、氮化矽、氮氧化矽或其他介電材料。n型或p型摻質所摻雜的源極和汲極區與輕摻雜汲極區係被如離子植入之習知摻雜製程所形成。用來形成相關之摻雜區的n型摻質雜質可包含磷、砷和/或其他材料。用來形成相關之摻雜區的p型摻質雜質可包含硼、銦和/或其他材料。矽化物係被形成在突出的源極和汲極特徵上，以減少接觸電阻。此矽化物可被一製程所形成，此製程包含：沉積金屬層；對此金屬層進行退火(Annealing)以使金屬層可與矽反應形成矽化物；再去除不反應的金屬層。
接著，形成內層介電材料(ILD)於基材上，並施加化學機械研磨(CMP)製程至此基材以拋光此基材。在又一例子中，在形成內層介電材料(ILD)前，形成接觸蝕刻終止層(CESL)於閘極結構的頂面。在一實施例中，以上所形成之閘極結構係最終金屬閘極結構，並保留在最終電路中(例如「閘極優先」的方法)。在又一實施例中，部分地去除以上所形成之閘極結構係最終金屬閘極結構，再針對如熱預算之各種製造考量，填充入適當的材料(例如「閘極最後」的方法)。在此方法中，繼續進行化學機械研磨(CMP)製程直到暴露出多晶矽表面為止。在又一實施例中，化學機械研磨(CMP)製程停止在硬罩幕層上，再使用溼式蝕刻製程來去除硬罩幕層。
形成多層內連線(Multilayer Interconnection；MLI)於基材上，以電性連接各種裝置特徵來形成功能性電路。多層內連線包含：垂直內連線，如習知之介層窗或接觸窗；及平行內連線，如金屬線。各種內連線特徵可實施包含銅、鎢和矽化物之各種導電材料。在一例子中，使用金屬鑲嵌(Damascene)製程來形成銅相關的多層內連線結構。在又一實施例中，鎢係被用來形成鎢插塞(Plug)於接觸窗孔中。半導體裝置100、200、300、400、500、600、700、800可被使用於各種應用中，如數位/邏輯電路、影像感應器裝置、異質半導體(Hetero-semiconductor)裝置；動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)晶胞、和/或其他微電子裝置(在此整體稱為微電子裝置)。當然，本揭露之態樣亦可應用於和/或立即調適至其他型式之電晶體，包含有單閘極電晶體、雙閘極電晶體和其他多閘極電晶體。本揭露之態樣亦可被使用於許多不同的應用中，包含有感測器晶胞、記憶體晶胞、邏輯晶胞和其他。
以上所述已勾畫幾個實施例的特徵。熟習此技藝者應察知他們可無困難地使用本揭露為基礎來設計或修改其他製程，以達成與在此所述之實施例相同的目的和/或優點。熟習此技藝者亦應了解此類的等同結構並未脫離本揭露之精神和範圍，而且在不脫離本揭露之精神和範圍內，他們可作各種之更動、取代與潤飾。例如：參照第5圖和第6圖之實施例所討論之通道區的不同摻雜濃度可另外以高臨界電壓環形植入(Halo Implant)或井植入來實施。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體裝置
102．．．NMOSFET裝置
104．．．NMOSFET裝置
106．．．主動區
108．．．主動區
110．．．隔離區
120．．．閘極結構
122．．．閘極電極
130．．．虛設閘極結構
132．．．虛設閘極電極
140．．．接觸窗
200．．．空隙
202．．．PMOSFET裝置
204．．．PMOSFET裝置
206．．．主動區
208．．．主動區
220．．．閘極結構
222．．．閘極電極
230．．．虛設閘極結構
232．．．虛設閘極電極
300．．．半導體裝置
302．．．NMOSFET裝置
304．．．NMOSFET裝置
306．．．主動區
320．．．閘極結構
322．．．閘極電極
330．．．虛設閘極結構
332．．．虛設閘極電極
340．．．距離
400．．．半導體裝置
402．．．PMOSFET裝置
404．．．PMOSFET裝置
406．．．主動區
420．．．閘極結構
422．．．閘極電極
430．．．虛設閘極結構
432．．．虛設閘極電極
440．．．距離
500．．．半導體裝置
502．．．NMOSFET
504．．．NMOSFET
506．．．主動區
520．．．閘極結構
522．．．閘極電極
524．．．通道
530．．．虛設閘極結構
532．．．虛設閘極電極
534．．．通道
600．．．半導體裝置
602．．．PMOSFET裝置
604．．．PMOSFET裝置
620．．．閘極結構
622．．．閘極電極
624．．．通道
630．．．虛設閘極結構
632．．．虛設閘極電極
634．．．通道
700．．．半導體裝置
702．．．NMOSFET裝置
704．．．NMOSFET裝置
706．．．主動區
708．．．主動區
800．．．半導體裝置
802．．．PMOSFET裝置
804．．．PMOSFET裝置
806．．．主動區
808．．．主動區
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下。要強調的是。各種特徵並未按實際尺寸繪示，其僅係做為說明的用途。事實上，各種特徵的數量與尺寸可任意增加或減少，以清楚討論。
第1圖至第8圖為繪示根據本揭露之各種態樣之半導體裝置之各種實施例的上視示意圖，其中此半導體裝置使用虛設閘極結構來隔離相鄰之裝置。
100．．．半導體裝置
102．．．NMOSFET裝置
104．．．NMOSFET裝置
106．．．主動區
108．．．主動區
110．．．隔離區
120．．．閘極結構
122．．．閘極電極
130．．．虛設閘極結構
132．．．虛設閘極電極
140．．．接觸窗

Claims (24)

  1. 一種積體電路，包含：一第一運算元件，具有由一第一成分所組成之一第一電晶體，該第一電晶體包含一第一閘極，該第一閘極具有一第一型金屬；一第二運算元件，具有由該第一成分所組成之一第二電晶體，該第二電晶體包含一第二閘極，該第二閘極具有該第一型金屬；以及一隔離電晶體，設置於該第一電晶體與該第二電晶體間，其中該隔離電晶體係由與該第一成分不同之一第二成分所組成，該隔離電晶體包含一隔離閘極，該隔離閘極具有一第二型金屬與一中間能階態(Mid-Gap)金屬之其中一者，該中間能階態金屬具有一工作函數(Work Function)，該工作函數係介於該第一型金屬與該第二型金屬之間，其中該第一型金屬為一p型金屬和一n型金屬之其中一者，該第二型金屬為一p型金屬和一n型金屬之其中另一者。
  2. 如請求項1所述之積體電路，其中該第一成分與該第二成分間之不同包含有一閘極結構。
  3. 如請求項2所述之積體電路，其中該第一型金屬為一n型金屬；該第二型金屬為一p型金屬。
  4. 如請求項2所述之積體電路，其中該第一電晶體和該第二電晶體分別包含一第一閘極和一第二閘極，該第一閘極和該第二閘極係被一第一型摻質所摻雜，該隔離電晶 體包含一隔離閘極，該隔離閘極係被與該第一型摻質之型式相反的一第二型摻質所摻雜。
  5. 如請求項2所述之積體電路，其中該第一型金屬為一p型金屬；該第二型金屬為一n型金屬。
  6. 如請求項1所述之積體電路，其中該第一成分與該第二成分間之不同包含有一通道區。
  7. 如請求項1所述之積體電路，其中該第一電晶體和該第二電晶體包含被一第一摻雜濃度所摻雜之通道區，該隔離電晶體包含被一第二摻雜濃度所摻雜之通道區，該第二摻雜濃度係大於該第一摻雜濃度。
  8. 如請求項1所述之積體電路，其中該第一閘極和該第二閘極係被設置於一主動區；該隔離閘極係被設置於該第一閘極與該第二閘極之間及該主動區中。
  9. 如請求項1所述之積體電路，其中該第一閘極係被設置於一第一主動區，該第二閘極係被設置於一第二主動區，該第一主動區和該第二主動區係被一隔離區所分開；該第一隔離閘極係被設置於該第一主動區；該積體電路更包含一又一隔離電晶體，該又一隔離電晶體具有該第二主動區之一第二隔離閘極，該第二隔離閘極係被設置於該第一閘極與該第二閘極之間，該又一隔離 電晶體具有該第二成分。
  10. 如請求項1所述之積體電路，其中該第一電晶體係被設置於一第一主動區中，該第二電晶體係被設置於一第二主動區中，該第一主動區和該第二主動區係被一隔離區所分開；該隔離電晶體係被設置於該隔離區中。
  11. 一種積體電路，包含：一第一運算元件，具有由一第一成分所組成之一第一閘極，該第一閘極包含一第一型金屬；一第二運算元件，具有由該第一成分所組成之一第二閘極，該第二閘極包含該第一型金屬；以及一隔離閘極，設置於該第一閘極與該第二閘極間，其中該隔離閘極係由與該第一成分不同之一第二成分所組成，該隔離閘極包含一第二型金屬與一中間能階態金屬之其中一者，該中間能階態金屬具有一工作函數，該工作函數係介於該第一型金屬與該第二型金屬之間，其中該第一型金屬為一n型金屬和一p型金屬的其中一者，該第二型金屬為該n型金屬和該p型金屬的其中另一者。
  12. 如請求項11所述之積體電路，其中該第一型金屬為一n型金屬；該第一型金屬為一p型金屬。
  13. 如請求項11所述之積體電路，其中該第一閘極和 該第二閘極係被一第一型摻質所摻雜，該隔離閘極係被與該第一型摻質相反之一第二型摻質所摻雜。
  14. 如請求項11所述之積體電路，其中該第一型金屬為一p型金屬；該第二型金屬為一n型金屬。
  15. 如請求項11所述之積體電路，其中該隔離閘極係被設置於該主動區中。
  16. 如請求項11所述之積體電路，其中該第一閘極係被設置於一第一主動區中，該第二閘極係被設置於一第二主動區中，該第一主動區和該第二主動區係被一隔離區所分開；該積體電路更包含一又一隔離閘極，該又一隔離閘極係被設置於該第二主動區中及該第一閘極與該第二閘極之間，該又一隔離閘極具有該第二成分。
  17. 如請求項11所述之積體電路，其中該第一閘極係被設置於一第一主動區中，該第二閘極係被設置於一第二主動區中，該第一主動區和該第二主動區係被一隔離區所分開；該隔離閘極係被設置於該隔離區中。
  18. 一種積體電路，包含：一半導體基材，具有一第一主動區和一第二主動區； 一第一場效應電晶體(FET)，設置於該第一主動區中，該第一場效應電晶體具有一第一功能性閘極電極；一第二場效應電晶體，設置於該第二主動區中，該第二場效應電晶體具有一第二功能性閘極電極；以及一隔離閘極電極，設置於該第一功能性閘極電極與該第二功能性閘極電極間，其中該隔離閘極電極具有一第一導電性，該第一功能性閘極電極和該第二功能性閘極電極具有與該第一導電性不同之一第二導電性，該第一導電性包含一第一型金屬與一中間能階態金屬之其中一者的導電性；該第二導電性包含一第二型金屬的導電性；該中間能階態金屬具有一工作函數，該工作函數係介於該第一型金屬與該第二型金屬之間。
  19. 如請求項18所述之積體電路，其中該第一型金屬為一n型金屬；該第二型金屬為一p型金屬。
  20. 如請求項18所述之積體電路，其中該第一型金屬為一p型金屬；該第二型金屬為一n型金屬。
  21. 如請求項18所述之積體電路，其中該第一導電性係與該第二導電性相反。
  22. 如請求項18所述之積體電路，其中該第一主動區和該第二主動區為一連續的主動區。
  23. 如請求項18所述之積體電路，更包含：一淺溝渠隔離(STI)，設置於該第一主動區與該第二主動區之間；具該第一導電性之一又一隔離閘極電極，該又一隔離閘極電極係被設置於該第一主動區中；其中該隔離閘極電極係被設置於該第二主動區中及該又一隔離閘極電極與該第二功能性閘極電極之間。
  24. 如請求項18所述之積體電路，其中該第一場效應電晶體和該第二場效應電晶體為n型，並具有磊晶碳化矽(Epi SiC)源極/汲極特徵、磷摻雜碳化矽源極/汲極特徵、及磷化矽(SiP)源極/汲極特徵其中一者；或第一場效應電晶體和該第二場效應電晶體為p型，並具有矽鍺(SiGe)源極/汲極特徵。
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