TWI602295B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本揭示係有關於半導體技術，且特別是有關於具有複數個閘極電極的半導體裝置及其製造方法。
半導體積體電路(integrated circuit，IC)工業已經歷了快速成長，積體電路的材料與設計上的技術演進已產生數個積體電路的世代，每一世代的積體電路較上一世代更小且更複雜。
在積體電路的發展史中，功能密度(每一晶片區內連接的裝置數目)增加，同時幾何尺寸(製程中所製造的最小的元件(或線路))縮小。此元件尺寸微縮化的製程一般來說具有增加生產效率與降低相關費用的益處。然而，這些進步也增加了加工與製造積體電路的複雜性。
因為元件尺寸持續縮小，所以製造製程持續變得更難以實施。因此，形成越來越小尺寸的可靠性半導體裝置是一種挑戰。
在一些實施例中，本揭示提供半導體裝置，包括半導體基底；第一閘極電極，位於半導體基底上方；第一閘極 介電層，位於第一閘極電極與半導體基底之間；第二閘極電極，位於半導體基底上方，其中第二閘極電極具有上部和位於上部與半導體基底之間的下部，且上部寬於下部；以及第二閘極介電層，位於第二閘極電極和半導體基底之間。
在其他實施例中，本揭示提供半導體裝置，包括半導體基底；第一閘極電極，位於半導體基底上方；第一閘極介電層，位於第一閘極電極與半導體基底之間；第二閘極電極，位於半導體基底上方，其中第二閘極電極的下部沿著朝向半導體基底的方向逐漸縮小；以及第二閘極介電層，位於第二閘極電極與半導體基底之間。
在另外一些實施例中，本揭示提供半導體裝置的製造方法，包括在半導體基底上方形成閘極電極層；以及透過蝕刻製程部分地去除閘極電極層以形成複數個閘極電極，其中這些閘極電極的其中之一的下部在蝕刻製程期間凹進。
100‧‧‧半導體基底
102、144a、144b、144c、144d‧‧‧閘極介電層
104‧‧‧閘極電極層
105U、111U、113U、115U‧‧‧上部
105L、111L、113L、115L‧‧‧下部
106‧‧‧硬遮罩
108a‧‧‧第一蝕刻操作
108b‧‧‧第二蝕刻操作
110A1、110A2、110B1、110B2‧‧‧閘極電極
114、114’、116、116’、118a’‧‧‧側壁
118a‧‧‧第一側壁
118b‧‧‧第二側壁
140‧‧‧介電層
142‧‧‧凹口
146a、146b、146c、146d‧‧‧金屬閘極電極
D1、D2‧‧‧距離
W1、W2、W3、W4、W5‧‧‧寬度
θ1、θ1’、θ2、θ2’、θ3、θ4‧‧‧角度
第1A-1G圖顯示依據本揭示的一些實施例之形成半導體裝置的製程的各製造階段的剖面示意圖。
第2A圖顯示依據本揭示的一些實施例之半導體裝置的剖面示意圖。
第2B圖顯示依據本揭示的一些實施例之半導體裝置的剖面示意圖。
第2C圖顯示依據本揭示的一些實施例之半導體裝置的剖面示意圖。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。例如，若翻轉圖式中的裝置，描述為位於其他元件或特徵部件“下方”或“在...之下”的元件，將定位為位於其他元件或特徵部件“上方”。因此，範例的用語“下方”可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
在此描述本揭示的一些實施例。第1A-1G圖顯示依 據本揭示的一些實施例之形成半導體裝置的製程的各製造階段的剖面示意圖。依據一些實施例，在第1A-1G圖描述的階段之前、期間及/或之後可提供額外的操作。對於不同的實施例，可取代或去除在此描述的一些階段，也可將額外的特徵加進半導體裝置。對於不同的實施例，可取代或去除下方描述的一些特徵。
如第1A圖所示，提供半導體基底100。在一些實施例中，半導體基底100是塊狀半導體基底，塊狀半導體基底可為半導體晶圓，例如矽晶圓。在一些實施例中，半導體基底100包含例如矽的元素半導體材料或例如鍺的其他元素半導體材料。在一些其他實施例中，半導體基底100包含化合物半導體。化合物半導體可包含碳化矽、砷化鎵、砷化銦、磷化銦、其他合適的化合物半導體或其組合。
在一些實施例中，半導體基底100為絕緣層覆半導體(semiconductor-on-insulator,SOI)基底。SOI基底可藉由植氧分離(separation by implantation of oxygen,SIMOX)製程、晶圓接合製程、其他合適的方法或其組合製造。
在一些實施例中，根據半導體裝置的設計要求，半導體基底100包含各種摻雜區(未顯示)。舉例來說，摻雜區包含p型井及/或n型井。在一些實施例中，摻雜區摻雜了p型摻雜劑。舉例來說，摻雜區摻雜了硼或二氟化硼(BF2)。在一些實施例中，摻雜區摻雜了n型摻雜劑。舉例來說，摻雜區摻雜了磷或砷。在一些實施例中，一些摻雜區為p型摻雜，且其他摻雜區為n型摻雜。
在一些實施例中，一個或多個隔離特徵(未顯示)形成於半導體基底100中以定義和隔離形成於半導體基底100中的各種裝置元件(未顯示)。舉例來說，隔離特徵包含淺溝槽隔離(shallow trench isolation，STI)特徵、區域性矽氧化(local oxidation of silicon，LOCOS)特徵、其他合適的隔離特徵或其組合。
在半導體基底100中可形成各種裝置元件的例子包含電晶體(例如：金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET))、互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極性接面型電晶體(bipolar junction transistor，BJT)、高電壓電晶體、高頻率電晶體、p通道及/或n通道場效電晶體(p-channel/n-channel field effect transistors，PFETs/NFETs)、二極體、其他合適的元件或其組合。實施各種製程以形成各種裝置元件，例如沉積、蝕刻、佈植、微影、退火、平坦化、其他合適的製程或其組合。
如第1A圖所示，依據一些實施例，閘極介電層102設置於半導體基底100上方。在一些實施例中，閘極介電層102由氧化矽、氮化矽、氮氧化矽、高介電常數(high-K)的介電材料、其他合適的介電材料或其組合製成。舉例來說，高介電常數的介電材料包含氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其他合適的高介電常數的材料或其組合。
在一些實施例中，閘極介電層102為偽(dummy)閘 極介電層，其將由另一種介電材料取代。舉例來說，偽閘極介電層為氧化矽層。在一些實施例中，使用化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、熱氧化製程、其他合適的製程或其組合沉積閘極介電層102。
如第1A圖所示，依據一些實施例，閘極電極層104設置於閘極介電層102上方。在一些實施例中，閘極電極層104包含多晶矽、金屬材料、其他合適的導電材料或其組合。在一些實施例中，閘極電極層104為偽閘極電極層且將由另一種例如金屬材料的導電材料取代。舉例來說，偽閘極電極層由多晶矽製成。在一些實施例中，使用化學氣相沉積製程、原子層沉積製程、其他合適的製程或其組合沉積閘極電極層104。
可對本揭示的實施例進行許多變化和修改。在一些實施例中，閘極電極層104為偽閘極電極層，且並未形成閘極介電層102。在一些其他實施例中，閘極電極層104與閘極介電層102形成於半導體基底100上方所形成的半導體鰭(未顯示)的上方。閘極電極層104與閘極介電層102用以形成鰭式場效電晶體(fin-like field effect transistor，FinFET)裝置的閘極堆疊。
在一些實施例中，閘極電極層104與閘極介電層102被圖案化成複數閘極線，閘極線可大致彼此平行，可使用微影與蝕刻製程形成閘極線。然後，依據一些實施例，每條閘極線更被圖案化成複數個閘極堆疊。然而，可以理解的是本揭示的實施例不限於此。在一些其他實施例中，在沒有預先形成閘極線的情況下，閘極電極層104與閘極介電層102被圖案化以 形成閘極堆疊。
如第1B圖所示，依據一些實施例，硬遮罩106形成於閘極電極層104上方以輔助後續形成閘極堆疊的圖案化製程。在一些實施例中，硬遮罩106由氧化矽、氮化矽、氮氧化矽、碳化矽、其他合適的材料或其組合製成。在一些實施例中，硬遮罩106具有多層結構。在一些實施例中，一個或多個圖案化光阻層(未顯示)形成於硬遮罩層上方。然後，實施一個或多個蝕刻製程將光阻層的圖案轉移至硬遮罩層，以形成硬遮罩106。
在一些實施例中，包含複數個蝕刻操作的蝕刻製程用於圖案化閘極電極層104與閘極介電層102以形成複數個閘極堆疊。舉例來說，實施蝕刻操作以部份地去除閘極電極層104的上部105U。然後，實施另一蝕刻操作以部份地去除閘極電極層104的下部105L。
如第1C圖所示，依據一些實施例，透過第一蝕刻操作108a部份地去除閘極電極層104的上部105U。在一些實施例中，去除未被硬遮罩106覆蓋的部份上部105U。可在製程腔室中實施第一蝕刻操作108a。在一些實施例中，用於第一蝕刻操作的反應氣體及/或液體包含Cl2、SF6、N2、CF4、CHF3、CH2F2、N2H2、O2、He、其他合適的化合物或其組合。製程腔室的壓力可維持在約1mtorr至約40mtorr的範圍內。第一蝕刻操作108a的溫度可維持在約攝氏10度至約攝氏50度的範圍內。第一蝕刻操作108a的偏壓功率可在約100W至約1000W的範圍內。
如第1D圖所示，依據一些實施例，透過第二蝕刻 操作108b部份地去除閘極電極層104的下部105L。在一些實施例中，也圖案化閘極介電層102，可實施另一蝕刻操作以圖案化閘極介電層102。因此，形成了包含閘極電極110A1、110A2、110B1、110B2及閘極介電層102的複數個閘極堆疊。在一些實施例中，閘極電極110A1、110A2形成在半導體基底100的一區域中，在此區域中，閘極電極的密度相對較高。閘極電極110B1、110B2形成在半導體基底100的另一區域中，在此區域中，閘極電極的密度相對較低。
如第1D圖所示，閘極電極110A2與閘極電極110A1分隔開距離D1。在一些實施例中，距離D1在約5nm至約100nm的範圍內。如第1D圖所示，閘極電極110A2與閘極電極110B1分隔開距離D2。在一些實施例中，閘極電極110B1也與閘極電極110B2分隔開一段距離，此距離大致等於距離D2。閘極電極110B1與閘極電極110B2之間的距離也表示為D2。在一些實施例中，距離D2大於距離D1，距離D2可在約150nm至約5000nm的範圍內。
在一些實施例中，在相同的製程腔室中實施第二蝕刻操作108b與第一蝕刻操作108a。在實施第二蝕刻操作108b之前，可將製程腔室抽真空以去除用於第一蝕刻操作108a中的反應氣體及/或液體。
在一些實施例中，用於第二蝕刻操作108b的反應氣體及/或液體包含Cl2、BCl3、N2、CF4、CHF3、CH2F2、N2H2、O2、其他合適的化合物或其組合。製程腔室的壓力可維持在約1mtorr至約10mtorr的範圍內。第二蝕刻操作108b的溫度可維持 在約攝氏10度至約攝氏50度的範圍內。第二蝕刻操作108b的偏壓功率可在約100W至約1000W的範圍內。
在一些實施例中，如第1D圖所示，在第二蝕刻操作108b期間將電壓施加於半導體基底100。因此，用於第二蝕刻操作108b的蝕刻劑可被吸引或控制來主要地蝕刻閘極電極層104的下部150L，閘極電極層104的上部105U可大致維持在第一蝕刻操作108a中已形成的輪廓。
在一些實施例中，施加於半導體基底100的電壓為交流電壓。在一些其他實施例中，施加於半導體基底100的電壓為直流電壓。在一些實施例中，間歇性地將電壓施加於半導體基底100。在一些實施例中，暫時地停止施加電壓以允許在閘極電極的上部的側壁上形成保護層(未顯示)。在一些實施例中，用於第二蝕刻操作108b的一些反應氣體及/或液體可形成保護層。因為暫時停止施加電壓，所以有足夠的時間在閘極電極的周圍均勻地分布蝕刻劑，降低不同閘極電極之間的蝕刻速率差異。然後，再次施加電壓以進一步去除閘極電極的下部，在去除閘極電極的下部期間，保護層可保護閘極電極的上部以維持閘極輪廓。
在一些實施例中，因為閘極電極的上部被保護，所以更容易控制蝕刻操作來確保完全地去除相鄰閘極電極之間的閘極電極層104。如第1D圖所示，依據一些實施例，一些閘極電極的下部凹進，例如閘極電極110A2、110B1、110B2。因此，顯著地防止相鄰閘極電極之間發生短路，也防止在相鄰的閘極電極之間形成殘餘物，改善了半導體裝置的品質與可靠 度。
在第二蝕刻操作108b中，可調整各種製程參數以控制閘極電極的輪廓。在一些實施例中，第二蝕刻操作108b中使用多種蝕刻劑的組合。舉例來說，Cl2用作第一蝕刻劑，且CHF3及/或CH2F2用作第二蝕刻劑。在一些實施例中，透過調整第一蝕刻劑與第二蝕刻劑的用量比例，可控制閘極電極的輪廓。舉例來說，透過提高第一蝕刻劑的份量，可增加橫向蝕刻率。因此，閘極電極的底部可更加凹進。還可以透過調整比如施加電壓的其他製程參數以控制閘極電極的輪廓。
如第1D圖所示，閘極電極110B1具有上部111U和下部111L。在一些實施例中，上部111U寬於111L。如第1D圖所示，閘極電極110B1具有靠近閘極電極110B1的頂部的寬度W1，閘極電極110B1也具有靠近閘極電極110B1的底部的寬度W3，閘極電極110B1還具有介於上部111U與111L之間的具有寬度W2的部分。在一些實施例中，寬度W1大於寬度W3，寬度W2大於寬度W3。
在一些實施例中，閘極電極110B1的下部111L具有側壁114，其為傾斜側壁。在一些實施例中，如第1D圖所示，閘極電極110B1的下部111L沿著朝向半導體基底100的方向逐漸縮小。如第1D圖所示，角度θ3在下部111L的側壁114與閘極電極110B1的底部之間。在一些實施例中，角度θ3在約90度至約130度的範圍內。
如第1D圖所示，閘極電極110A1具有上部113U與下部113L。在一些實施例中，上部113U的寬度與下部113L的寬 度大致相同。下部113L具有靠近閘極電極110A1的底部的寬度W4。在一些實施例中，寬度W4大致等於寬度W1。在一些實施例中，閘極電極110A1的下部113L的寬度W4大於閘極電極110B1的下部111L的寬度W3。
如第1D圖所示，下部113L具有側壁116，角度θ1在側壁116與閘極電極110A1的底部之間。在一些實施例中，在側壁114與閘極電極110B1的底部之間的角度θ3大於在側壁116與閘極電極110A1的底部之間的角度θ1。因為距離D2大於距離D1，用於形成閘極電極的蝕刻製程中的蝕刻劑可更容易地到達且蝕刻閘極電極110B1的底部。因此，相較於閘極電極110A1的底部，閘極電極110B1的底部111L凹進地更深。在一些實施例中，角度θ1在約90度至約125度的範圍內。在一些實施例中，閘極電極110A1的側壁116大致為垂直的側壁。在這些例子中，角度θ1大致等於約90度。
在一些實施例中，閘極電極110A1、110B1與110B2中的每一個都具有對稱的側壁。在一些實施例中，閘極電極110B1具有兩個傾斜的對稱側壁114。閘極電極110B1的底部與相對的兩側壁114之間的角度大致相同。相似地，閘極電極110A1具有兩個對稱側壁116，其大致上為垂直側壁。
然而，本揭示的實施例不限於此。在一些實施例中，閘極電極具有不對稱的側壁。如第1D圖所示，閘極電極110A2具有上部115U與下部115L，下部115L具有第一側壁118a與第二側壁118b，第一側壁118a在第二側壁118b與閘極電極110A1之間。在一些實施例中，如第1D圖所示，第一側壁118a 與第二側壁118b為不對稱側壁。如第1D圖所示，下部115L具有靠近閘極電極110A2的底部的寬度W5。在一些實施例中，寬度W5大於閘極電極110B1的寬度W3且小於閘極電極110A1的寬度W4。
如第1D圖所示，角度θ2在第一側壁118a與閘極電極110A2的底部之間，且角度θ4在第二側壁118a與閘極電極110A2的底部之間。在一些實施例中，如第1D圖所示，角度θ4大於角度θ2。在一些實施例中，角度θ2大致等於閘極電極110A1的角度θ1。在一些實施例中，角度θ4大致等於閘極電極110B1的角度θ3。
在一些實施例中，閘極電極與閘極介電層102為偽閘極電極與偽閘極介電層，且將在後續的製程中被取代。依據一些實施例，如第1E圖所示，介電層140沉積在半導體基底100上方以圍繞閘極電極110A1、110A2、110B1與110B2。介電層140可由氧化矽、氮氧化矽、硼矽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、摻氟矽玻璃(fluorinated silicate glass，FSG)、低介電常數材料、多孔介電材料、其他合適的介電材料或其組合製成。在一些實施例中，使用化學氣相沉積製程、旋轉塗佈製程、其他可應用的製程或其組合沉積介電層140。
在一些實施例中，在形成介電層140之前，間隙壁(未顯示)形成在閘極電極的側壁上。間隙壁可用來保護閘極電極且輔助源極/汲極特徵(未顯示)的形成。
在一些實施例中，介電層140最初覆蓋閘極電極與閘極電極上方的硬遮罩106。然後，在介電層140上實施平坦化製程以使介電層140變薄至暴露出閘極電極110A1、110A2、110B1與110B2。在平坦化製程期間，也可去除硬遮罩106。平坦化製程可包含化學機械研磨(chemical mechanical polishing，CMP)製程、研磨製程、蝕刻製程、其他可應用的製程或其組合。
如第1F圖所示，依據一些實施例，去除閘極電極110A1、110A2、110B1與110B2及閘極介電層102以在介電層140中形成凹口142。在一些實施例中，使用蝕刻製程去除閘極電極110A1、110A2、110B1與110B2及閘極介電層102。在一些其他實施例中，未去除閘極介電層102。
如第1G圖所示，依據一些實施例，閘極介電層144a、144b、144c與144d形成在凹口142中以取代閘極介電層102。在一些實施例中，從相同的介電層圖案化成閘極介電層144a、144b、144c與144d，因此閘極介電層144a、144b、144c與144d由相同的材料製成。在一些其他實施例中，閘極介電層144a、144b、144c與144d中的一些由不同的材料製成。在一些其他實施例中，閘極介電層144a、144b、144c與144d由具有高介電常數的介電材料製成。舉例來說，高介電常數的介電材料包含氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其他合適的高介電常數的材料或其組合。
如第1G圖所示，依據一些實施例，金屬閘極電極 146a、146b、146c與146d形成於凹口142中以分別取代閘極電極110A1、110A2、110B1與110B2。金屬閘極電極146a、146b、146c與146d的輪廓分別與閘極電極110A1、110A2、110B1與110B2的輪廓大致相同。在一些實施例中，金屬閘極電極146a、146b、146c與146d的每一個包含複數個金屬層，金屬閘極電極146a、146b、146c與146d的每一個可包含一個或多個功函數層(未顯示)、一個或多個阻障層(未顯示)與一個或多個金屬填充層。
功函數層用於提供電晶體所需的功函數以提升裝置效能。在形成N型金屬氧化物半導體(NMOS)電晶體的實施例中，功函數層可以是能夠提供適用於裝置的功函數值，例如等於或小於約4.5eV的n型金屬層。n型金屬層可包含金屬、金屬碳化物、金屬氮化物或其組合。舉例來說，n型金屬層包含氮化鈦、鉭、氮化鉭、其他合適的材料或其組合。
另一方面，在形成P型金屬氧化物半導體(PMOS)電晶體的實施例中，功函數層可以是能夠提供適用於裝置的功函數值，例如等於或大於約4.8eV的p型金屬層。p型金屬層可包含金屬、金屬碳化物、金屬氮化物、其他合適的材料或其組合。舉例來說，p型金屬層包含氮化鉭、氮化鎢、鈦、氮化鈦、其他合適的材料或其組合。
功函數層也可由鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化合物、釕、鈀、鉑、鈷、鎳、導電金屬氧化物或其組合製成。可調整功函數層的厚度及/或成分以調整功函數等級。舉例來說，依據氮 化鈦層的厚度及/或成分，氮化鈦層可用作p型金屬層或n型金屬層。
在一些實施例中，一個或多個閘極介電層與用於形成金屬閘極電極的一個或多個金屬層沉積在介電層140和凹口142的側壁和底部上。可使用合適的沉積製程依序地沉積這些層。沉積製程可包含化學氣相沉積製程、原子層沉積製程、電鍍製程、無電電鍍製程、旋轉塗佈製程、其他合適的製程或其組合。
如第1F圖所示，凹口142的下部的側壁為傾斜或垂直。凹口142的輪廓可讓閘極介電層與金屬層的沉積更容易地實施。然後，實施平坦化製程以去除凹口142以外的閘極介電層與金屬層，以形成金屬閘極堆疊，如第1G圖所示。
可對本揭示的實施例進行許多變化和修改。舉例來說，可調整形成閘極電極的蝕刻製程的條件以控制閘極電極的輪廓。因此，閘極電極110A1、110A2、110B1與110B2的輪廓與對應的金屬閘極電極146a、146b、146c與146d的輪廓具有很多變化。
第2A-2C圖顯示依據本揭示的一些實施例之半導體裝置的剖面示意圖。如第2A圖所示，閘極電極110A1的下部113L具有傾斜的側壁116’，閘極電極110A1的側壁116’與底部之間的角度θ1’大於90度。舉例來說，角度θ1’在約95度至約125度的範圍內。在一些實施例中，如第2A圖所示，靠近閘極電極110A1的底部的寬度W4小於靠近閘極電極110A1的頂部的寬度W1。換言之，在一些實施例中，上部113U寬於下部113L。
如第2A圖所示，閘極電極110A2具有傾斜的側壁118a’，角度θ2’在閘極電極110A2的側壁118a’和底部之間。在一些實施例中，角度θ2’大於90度，角度θ2’可在約95度至約125度的範圍內。在一些實施例中，角度θ2’大致等於角度θ1’且小於角度θ4或閘極電極110B1的角度θ3。
本揭示的實施例具有許多變化。舉例來說，閘極電極的側壁不限於平面。在一些實施例中，閘極電極的側壁是彎曲的。透過調整蝕刻條件，可形成具有彎曲側壁的閘極電極。如第2B圖所示，閘極電極110B1的下部111L具有側壁114’。在一些實施例中，側壁114’為彎曲的側壁。在一些實施例中，閘極電極110B2的下部也具有彎曲的側壁。在一些其他實施例中，閘極電極110B2的下部的側壁不是彎曲的。在一些其他實施例中，彼此分隔開較小距離的閘極電極110A1及/或閘極電極110A2也具有彎曲的側壁。
本揭示的實施例具有許多變化。閘極電極的凹進之下部的側壁不限於傾斜或彎曲。在一些實施例中，閘極電極的凹進下部的側壁為大致垂直的側壁。如第2C圖所示，閘極電極110B1的下部111L具有側壁114”。在一些實施例中，側壁114”為垂直側壁。在這些例子中，在閘極電極110B1的側壁114”與底部之間的角度θ3’大致等於約90度。如第2C圖所示，依據一些實施例，閘極電極110A2的側壁118b也為垂直側壁。在這些例子中，在閘極電極110A2的側壁118b與底部之間的角度θ4’大致等於約90度。
本揭示的實施例形成具有多個閘極電極的半導體 裝置。透過調整形成閘極電極的蝕刻製程的條件，一些閘極電極的底部凹進。由於閘極的輪廓，顯著地防止相鄰閘極電極之間發生短路，也防止在相鄰的閘極電極之間形成殘餘物，改善半導體裝置的品質與可靠度。
依據本揭示的一些實施例，提供半導體裝置。半導體裝置包含半導體基底和第一閘極電極位於半導體基底上方。半導體裝置也包含第一閘極介電層位於第一閘極電極與半導體基底之間。半導體裝置更包含第二閘極電極位於半導體基底上方，其中第二閘極電極具有上部和位於上部與半導體基底之間的下部，且上部寬於下部。此外，半導體裝置包含第二閘極介電層位於第二閘極電極與半導體基底之間。
依據本揭示的一些實施例，提供半導體裝置。半導體裝置包含半導體基底和第一閘極電極位於半導體基底上方。半導體裝置也包含第一閘極介電層位於第一閘極電極與半導體基底之間。半導體裝置更包含第二閘極電極位於半導體基底上方，其中第二閘極電極的下部沿著朝向半導體基底的方向逐漸縮小。此外，半導體裝置包含第二閘極介電層位於第二閘極電極與半導體基底之間。
依據本揭示的一些實施例，提供半導體裝置的製造方法。半導體裝置的製造方法包含在半導體基底上方形成閘極電極層。半導體裝置的製造方法也包含透過蝕刻製程部分地去除閘極電極層以形成複數個閘極電極，這些閘極電極的其中之一的一下部在蝕刻製程期間凹進。
前述內文概述了許多實施例的特徵，使本技術領 域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100‧‧‧半導體基底
102‧‧‧閘極介電層
106‧‧‧硬遮罩
108b‧‧‧第二蝕刻操作
110A1、110A2、110B1、110B2‧‧‧閘極電極
111U、113U、115U‧‧‧上部
111L、113L、115L‧‧‧下部
114、116‧‧‧側壁
118a‧‧‧第一側壁
118b‧‧‧第二側壁
D1、D2‧‧‧距離
W1、W2、W3、W4、W5‧‧‧寬度
θ1、θ2、θ3、θ4‧‧‧角度

Claims (14)

  1. 一種半導體裝置，包括：一半導體基底；一第一閘極電極，位於該半導體基底上方，其中該第一閘極電極具有一上部和位於該上部與該半導體基底之間的一下部；一第一閘極介電層，位於該第一閘極電極與該半導體基底之間；一第二閘極電極，位於該半導體基底上方，其中該第二閘極電極具有一上部和位於該上部與該半導體基底之間的一下部，且該第二閘極電極的該上部寬於該第二閘極電極的該下部；一第二閘極介電層，位於該第二閘極電極與該半導體基底之間；以及一第三閘極電極，位於該半導體基底上方且在該第一閘極電極與該第二閘極電極之間，其中該第三閘極電極具有一上部和位於該上部與該半導體基底之間的一下部，且其中該第三閘極電極的該下部寬於該第二閘極電極的該下部並窄於該第一閘極電極的該下部。
  2. 如申請專利範圍第1項所述之半導體裝置，其中一第一角度在該第一閘極電極的該下部的一側壁與該第一閘極電極的一底部之間，一第二角度在該第二閘極電極的該下部的一側壁與該第二閘極電極的一底部之間，且該第二角度大於該第一角度，其中該第二角度在約90度至約130度的範圍 內。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一閘極電極的該上部與該第一閘極電極的該下部一樣寬。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第一閘極電極的該上部寬於該第一閘極電極的該下部。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第二閘極電極的該下部具有一傾斜的側壁或一彎曲的側壁。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該第一閘極電極的該下部具有一垂直的側壁。
  7. 如申請專利範圍第1項所述之半導體裝置，其中：該第三閘極電極與該第一閘極電極分隔開一第一距離；該第三閘極電極與該第二閘極電極分隔開一第二距離；以及該第二距離大於該第一距離。
  8. 如申請專利範圍第7項所述之半導體裝置，其中：該第三閘極電極的該下部具有一第一側壁和一第二側壁；該第一側壁在該第二側壁與該第一閘極電極之間；一第三角度在該第三閘極電極的該第一側壁與一底部之間；一第四角度在該第三閘極電極的該第二側壁與該底部之間；以及該第四角度大於該第三角度。
  9. 一種半導體裝置，包括：一半導體基底； 一第一閘極電極，位於該半導體基底上方，其中該第一閘極電極具有一上部和位於該上部與該半導體基底之間的一下部；一第一閘極介電層，位於該第一閘極電極與該半導體基底之間；一第二閘極電極，位於該半導體基底上方，其中該第二閘極電極具有一上部和位於該上部與該半導體基底之間的一下部，且該第二閘極電極的該下部沿著朝向該半導體基底的一方向逐漸縮小；一第二閘極介電層，位於該第二閘極電極與該半導體基底之間；以及一第三閘極電極，位於該半導體基底上方且在該第一閘極電極與該第二閘極電極之間，其中該第三閘極電極具有一上部和位於該上部與該半導體基底之間的一下部，且其中該第三閘極電極的該下部寬於該第二閘極電極的該下部並窄於該第一閘極電極的該下部。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該第一閘極電極與該第二閘極電極為金屬閘極電極。
  11. 一種半導體裝置的製造方法，包括：在一半導體基底上方形成一閘極電極層；以及透過一蝕刻製程部分地去除該閘極電極層以形成複數個閘極電極，其中該些閘極電極的其中之一的一下部在該蝕刻製程期間凹進。
  12. 如申請專利範圍第11項所述之半導體裝置的製造方法，其 中該蝕刻製程包括：透過一第一蝕刻操作部份地去除該閘極電極層的一上部；以及透過一第二蝕刻操作部份地去除該閘極電極層的一下部，其中在該第二蝕刻操作期間發生該閘極電極的該下部的凹進。
  13. 如申請專利範圍第12項所述之半導體裝置的製造方法，更包括在該第二蝕刻操作期間將一電壓施加於該半導體基底，其中間歇性地將該電壓施加於該半導體基底。
  14. 如申請專利範圍第11項所述之半導體裝置的製造方法，更包括：在該半導體基底上方形成一介電層以圍繞該些閘極電極；以及以複數個金屬閘極電極取代該些閘極電極。
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