KR101777020B1 - 반도체 컴포넌트 및 이의 제조 방법 - Google Patents

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Abstract

기판, 기판 상에 배치된 계면 층, 기판 상에 배치된 제1 금속 게이트 구조물 및 제2 금속 게이트 구조물을 포함하는 반도체 컴포넌트가 제공된다. 제1 금속 게이트 구조물은, 계면 층 상에 배치된 제1 하이 k 유전체 층과, 제1 하이 k 유전체 층 상에 배치된 제1 금속 게이트 층을 포함한다. 제2 금속 게이트 구조물은, 계면 층 상에 배치된 제2 하이 k 유전체 층과, 제2 하이 k 유전체 층 상에 배치된 제3 하이 k 유전체 층과, 제3 하이 k 유전체 층 상에 배치된 제2 금속 게이트 층을 포함한다.

Description

반도체 컴포넌트 및 이의 제조 방법{SEMICONDUCTOR COMPONENT AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 컴포넌트 및 이의 제조 방법에 관한 것이다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 경험하였다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대들을 만들어 왔으며, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. IC 발전 동안, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 개수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일링 다운은 또한 IC의 프로세싱 및 제조 복잡도를 증가시켰으며, 이들 발전이 실현되기 위해 IC 프로세싱 및 제조에 있어서 마찬가지의 발전이 필요하다.
더 작은 특징부(feature) 크기는, 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor) 디바이스와 같은 멀티게이트 디바이스를 사용한다. FinFET은, 게이트가 기판으로부터 연장한 "핀(fin)" 상에 그를 둘러싸며 형성되기 때문에 그리 불리는 것이다. 이 용어가 본 개시에서 구현될 때, FinFET 디바이스는 임의의 핀 기반의 멀티게이트 트랜지스터이다. FinFET 디바이스는, 채널 영역을 포함하는 핀의 상부 및/또는 측부 상에 게이트를 제공하면서, 디바이스의 게이트 폭의 축소를 가능하게 할 수 있다. 기술 노드가 축소함에 따라 구현된 또다른 발전으로는, 일부 IC 설계에서, 감소된 특징부 크기와 함께 디바이스 성능을 개선하도록, 통상적으로 폴리실리콘 게이트 전극을 금속 게이트로 교체하는 것이 있다. 금속 게이트 전극을 형성하는 하나의 방법은 "게이트 라스트(gate last)" 또는 "교체 게이트(replacement gate)" 방법인데, 더미 게이트, 통상적으로 폴리실리콘이 금속 게이트로 교체된다. 프로세스에 있어서 나중에 금속 게이트를 제공하는 것은, 프로세싱 동안 일함수 금속의 안정성의 문제를 피할 수 있다.
그러나, 금속 게이트 FinFET과 같은 디바이스에서 적절한 응력 및/또는 게이트 저항을 제공하는데 있어서 난제가 제기된다. 예를 들어, 게이트 상의 낮은 응력 및/또는 높은 게이트 저항은 디바이스의 성능 저하를 야기할 수 있다.
기판, 기판 상에 배치된 계면 층, 기판 상에 배치된 제1 금속 게이트 구조물 및 제2 금속 게이트 구조물을 포함하는 반도체 컴포넌트가 제공된다. 제1 금속 게이트 구조물은, 계면 층 상에 배치된 제1 하이 k 유전체 층과, 제1 하이 k 유전체 층 상에 배치된 제1 금속 게이트 층을 포함한다. 제2 금속 게이트 구조물은, 계면 층 상에 배치된 제2 하이 k 유전체 층과, 제2 하이 k 유전체 층 상에 배치된 제3 하이 k 유전체 층과, 제3 하이 k 유전체 층 상에 배치된 제2 금속 게이트 층을 포함한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 FinFET 디바이스의 실시예의 사시도이다.
도 2a 내지 도 2g는 본 개시의 일부 실시예에 따라 FinFET 디바이스를 형성하는 방법을 예시한 사시도들이다.
도 3은 본 개시의 일부 실시예에 따른 반도체 컴포넌트의 단면도이다.
도 4a 내지 도 4e는 본 개시의 일부 실시예에 따라 FinFET 디바이스를 제조하는 다양한 상태들의 개략도이다.
도 5는 본 개시의 일부 실시예에 따른 반도체 컴포넌트의 단면도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 개시는 일반적으로, FinFET 디바이스와 같은 반도체 컴포넌트 및 FinFET 디바이스 또는 디바이스의 일부를 제조하는 방법에 관한 것이다. 특징부 크기가 계속해서 감소함에 따라 디바이스 성능을 개선하기 위해 게이트 산화물 및 폴리실리콘 게이트 전극을 하이 k(high-k) 게이트 유전체 및 금속 게이트 전극으로 교체하려는 바램이 있어왔다. 게이트 라스트(또는 게이트 교체) 접근은, 금속 재료에 대한 고온 처리의 쟁점에 대처하고자 구현되었다. 그러나, 금속 게이트 FinFET와 같은 디바이스에서 적절한 응력 및/또는 게이트 저항을 제공하는데 있어서 난제가 제기된다. 예를 들어, 게이트에 대한 낮은 응력 및/또는 높은 게이트 저항은 디바이스 성능의 저하를 야기할 수 있다. 따라서, 게이트 누설 및/또는 일함수가 개선될 수 있도록, 금속 게이트 FinFET과 같은 디바이스에서 응력 및/또는 게이트 저항을 균형잡는 것이 필요하다.
도 1은 본 개시의 일부 실시예에 따른 FinFET 디바이스의 실시예의 사시도이다. FinfET 디바이스(100)는 기판(102)을 포함한다. 일부 실시예에서, 기판(102)은 벌크 실리콘 기판을 포함한다. 기판(102)은 결정질 구조의 실리콘일 수 있다. 다른 실시예에서, 기판(102)은 게르마늄과 같은 다른 원소 반도체를 포함할 수 있고, 또는 실리콘 카바이드, 갈륨 비소화물, 인듐 비소화물, 및 인듐 인화물과 같은 화합물 반도체를 포함할 수 있다. 일부 다른 실시예에서, 기판(102)은 SOI(silicon-on-insulator) 기판을 포함한다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 기타 적합한 방법을 사용하여 제조될 수 있다.
FinFET 디바이스(100)는, 기판(102)으로부터 연장하는 핀 구조물(104, 106)(예를 들어, Si 핀)을 더 포함한다. 일부 실시예에서, 핀 구조물(104, 106)은 게르마늄을 선택적으로 포함할 수 있다. 핀 구조물(104, 106)은 포토리소그래피 및 에칭과 같은 적합한 프로세스를 사용함으로써 제조될 수 있다. 일부 실시예에서, 핀 구조물(104, 106)은 건식 에칭 또는 플라즈마 프로세스를 사용하여 기판(102)으로부터 에칭된다. STI(shallow trench isolation) 구조물(108)은 핀(104, 106)을 둘러싼다. STI 구조물(108)은 임의의 적합한 절연 재료를 포함할 수 있다. 2개의 핀 구조물이 예시되어 있지만, 추가의 평행 핀들이 마찬가지 방식으로 형성될 수 있다는 것을 이해하여야 한다.
FinFET 디바이스(100)는 게이트 구조물(110)을 더 포함한다. 게이트 구조물(110)은 핀 구조물(104, 106)의 중심 부분 상에 형성된다. 일부 실시예에서, 핀 구조물 위에 복수의 게이트 구조물이 형성된다. 게이트 구조물(110)은 게이트 유전체 층 및 게이트 전극을 포함한다. 다수의 다른 층, 예를 들어 캐핑 층, 계면 층, 스페이서 요소, 및/또는 기타 적합한 특징부가 또한 존재할 수 있다는 것을 이해하여야 한다. 일부 실시예에서, 게이트 유전체 층은 실리콘 산화물과 같은 계면 층을 포함할 수 있다. 게이트 유전체 층은, 실리콘 질화물, 실리콘 산질화물, 높은 유전 상수(하이 k)를 갖는 유전체, 및/또는 이들의 조합과 같은 다른 유전체 재료를 더 포함할 수 있다. 하이 k 유전체 재료의 예는, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물 및/또는 이들의 조합을 포함한다. 게이트 전극은 폴리실리콘 및/또는 TiN, TaN, NiSi, CoSi, Mo, Cu, W, Al, Co, 및/또는 기타 적합한 전도성 재료와 같은 금속 화합물을 포함한 금속을 포함할 수 있다. 게이트 전극은 아래에 설명되는 바와 같이 게이트 라스트 프로세스(또는 게이트 교체 프로세스)로 형성될 수 있다.
핀 구조물(104, 106)은 게이트 구조물(110)로 둘러싸인 채널 영역(112)을 포함한다. 핀 구조물(104, 106)은 N 타입 FinFET(NMOS 디바이스) 또는 P 타입 FinFET(PMOS 디바이스)에 대한 적합한 채널을 제공하도록 도핑될 수 있다. 핀 구조물(104, 106)은 이온 주입, 확산, 어닐링 및/또는 다른 적합한 프로세스와 같은 프로세스를 사용하여 도핑될 수 있다. 핀 구조물(104, 106)은, FinFET 디바이스(100)와 연관된 소스 영역(114) 및 드레인 영역(116)을 포함한다. 소스 영역(114) 및 드레인 영역(116)은, NMOS 디바이스를 위한 에피텍셜(에피) 실리콘(Si) 또는 에피 실리콘 카바이드(SiC), 및 PMOS 디바이스를 위한 에피 실리콘 게르마늄(SiGe) 또는 에피 게르마늄(Ge)을 포함할 수 있다. FinFET 디바이스(100)는 마이크로프로세서, 메모리 셀(예를 들어, SRAM), 및/또는 다른 집적 회로에 포함된 디바이스일 수 있다.
도 2a 내지 도 2f는 본 개시의 일부 실시예에 따라 FinFET 디바이스를 형성하는 방법을 예시한 사시도들이다. 도 2a에서, 반도체 기판이 제공된다. 반도체 기판은 제1 방향으로 연장한 복수의 핀 구조물(202)을 갖는 실리콘 함유 기판(200)일 수 있다. 그 후에, STI로서 핀 구조물(202) 사이의 갭의 하부 부분을 채우도록 절연 층(204)이 형성된다. 절연 층(204)의 재료는 실리콘 산화물일 수 있지만, 이에 한정되는 것은 아니다. 절연 층(204)을 형성하는 방법은, 핀 구조물(202)을 덮으며 기판(200) 상에 절연 재료 층을 성막하고, 절연 층(204)을 평평하게 하도록 선택적으로 평탄화 프로세스를 수행한 다음, 핀 구조물(202)의 상부 부분이 노출될 때까지 에칭 백(etch back) 프로세스를 수행하는 것을 포함한다. 핀 구조물(202)은 소스 영역, 드레인 영역 , 및 소스 영역과 드레인 영역을 연결하는 채널 영역을 포함할 수 있다.
도 2b를 참조하면, 계면 층(206)이 핀 구조물(202)을 덮으며 기판(200) 상에 등각으로(conformally) 형성된다. 계면 층(206)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함한다. 계면 층(206)은, ALD(atomic layer deposition) 프로세스, CVD(chemical vapor deposition) 프로세스, PVD(physical vapor deposition) 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성된다. 계면 층(206)은 열 산화 처리(thermal oxidation treatment)가 아닌 성막 프로세스에 의해 형성된다는 것을 주목한다. 열 산화 처리로 인한 실리콘 소비가 일어나지 않으므로, 핀(102)의 형상은 계면 층(206)을 형성하는 단계 동안 변형되지 않는다. 도 2b에 도시된 바와 같이, 계면 층(206)은 각각의 핀(202)의 표면을 따라 등각으로 형성된다. 본 실시예에서, 계면 층(206)이 어떠한 실리콘도 소비하지 않고서 성막 프로세스에 의해 형성되므로, 핀 구조물(202)의 형상은 계면 층(206)의 형성 후에 명확하게 유지된다.
그 후에, 더미 게이트 재료 층(208) 및 마스크 층(210)이 계면 층(206) 상에 순차적으로 형성된다. 더미 게이트 재료 층(208)은 폴리실리콘을 포함한다. 마스크 층(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함한다. 더미 게이트 재료 층(208) 및 마스크 층(210)의 각각은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다. 도 2b에서는, 단일 마스크 층(210)이 설명을 위한 목적으로 제공되어 있지만, 본 개시는 이에 한정되지 않는다. 다른 실시예에서, 마스크 층(210)은, 예를 들어 하부 실리콘 질화물 층 및 상부 실리콘 산화물 층을 포함하는 다층 구조물일 수 있다.
도 2c를 참조하면, 마스크 층(210), 더미 게이트 재료 층(208) 및 계면 층(206)은, 기판(200) 상에 순차적으로 형성된 계면 층(206), 더미 게이트 재료 층(208) 및 마스크 층(210)을 포함한 적층 구조물(212)을 형성하도록 패터닝된다. 적층 구조물(212)은 핀 구조물(202)과 교차하고, 제1 방향과 상이한 제2 방향으로 연장한다. 일부 실시예에서, 제2 방향은 제1 방향에 수직이다. 패터닝 단계는 포토리소그래피 및 에칭 프로세스를 수행하는 것을 포함한다.
도 2d를 참조하면, 스페이서(214)가 적층 구조물(212) 옆에 형성된다. 스페이서(214)를 형성하는 방법은, 기판(200) 상에 실리콘 산화물 층을 형성한 다음, 실리콘 산화물 층의 일부를 제거하도록 이방성 에칭 프로세스를 수행하는 것을 포함한다. 그 다음, 소스 및 드레인 영역(도 1 참조)이 스페이서(214) 옆의 기판(200)에 형성된다. 그 후에, 컨택 에칭 정지 층(CESL; contact etch stop layer)(216) 및 층간 유전체(ILD; interlayer dielectric) 층(218)이 적층 구조물(212)을 덮도록 기판(200) 상에 순차적으로 형성된다. CESL(216)은 실리콘 질화물을 포함한다. ILD 층(218)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 저 유전상수 유전체 재료 또는 이들의 조합을 포함한다. CESL(216) 및 ILD 층(218)의 각각은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다. 그 후에, ILD 층(218)의 일부와 CESL(216)의 일부가, 적층 구조물(212)의 상부를 노출시키도록 제거된다.
도 2e를 참조하면, 적층 구조물(212)은 ILD 층(218)에 트렌치(220)를 형성하도록 제거된다. 제거 단계는 에칭 백 프로세스를 수행하는 것을 포함한다. 계면 층(206)은 적층 구조물(212)을 제거하는 단계 동안 제거되므로 희생 층으로서 간주될 수 있다는 것을 주목하자.
도 2f를 참조하면, 또다른 계면 층(222) 및 제1 하이 k 유전체 층(224)이 적어도 트렌치(220)의 표면 상에 순차적으로 형성된다. 계면 층(222)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함한다. 계면 층(222)은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성된다. 계면 층(222)은 열 산화 처리가 아닌 성막 프로세스에 의해 형성된다는 것을 주목하여야 한다. 열 산화 처리로 인한 실리콘 소비가 일어나지 않으므로, 핀 구조물(202)의 형상은 계면 층(222)을 형성하는 단계 동안 변형되지 않는다. 계면 층(222)은 각각의 핀(202)의 표면을 따라 등각으로 형성된다. 일부 실시예에서, 계면 층(222)이 어떠한 실리콘도 소비하지 않고서 성막 프로세스에 의해 형성되므로, 핀 구조물(202)의 형상은 계면 층(222)의 형성 후에 명확하게 유지된다.
제1 하이 k 유전체 층(224)은 높은 유전 상수를 갖는 하이 k 재료를 포함한다. 하이 k 재료는 희토류 금속 산화물과 같은 금속 산화물일 수 있다. 하이 k 재료는, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO4), 하프늄 실리콘 산질화물(HfSiON), 알루미늄 산화물(Al2O3), 란탄 산화물(La2O3), 탄탈 산화물(Ta2O5), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 스트론튬 티탄산염 산화물(SrTiO3), 지르코늄 실리콘 산화물(ZrSiO4), 하프늄 지르코늄 산화물(HfZrO4), SBT(SrBi2Ta2O9), PZT(PbZrxTi1-xO3), 및 BST(BaxSr1-xTiO3)로 구성된 그룹으로부터 선택될 수 있으며, 여기에서 x는 0과 1 사이이다. 제1 하이 k 유전체 층(224)은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성된다.
그 후에, 복합 금속 층(236)이 적층 금속 게이트로서 적어도 트렌치(220)를 채우도록 기판(200) 상에 형성된다. 복합 금속 층(236)의 세부사항은 도 4a 내지 도 4e에서 설명된다. 복합 금속 층(236)의 각각의 층은, ALD 프로세스, CVD 프로세스, PVD 프로세스, 스퍼터 성막 프로세스 등과 같은 성막 프로세스에 의해 형성될 수 있다.
일부 실시예에서, FinFET 디바이스는, 도 2e 다음에 이어지는 도 2g에 도시된 바와 같이, 제1 하이 k 유전체 층(224) 상에 제2 하이 k 유전체 층(226)을 선택적으로 포함할 수 있다. 제1 하이 k 유전체 층(224)과 제2 하이 k 유전체 층(226)은 상이한 하이 k 재료로 제조된다. 제2 하이 k 유전체 층(226)은 제1 하이 k 유전체 층(224)의 유선 상수보다 작거나 큰 유전 상수를 가질 수 있다. 제2 하이 k 유전체 층(226)은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO4), 하프늄 실리콘 산질화물(HfSiON), 알루미늄 산화물(Al2O3), 란탄 산화물(La2O3), 탄탈 산화물(Ta2O5), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 스트론튬 티탄산염 산화물(SrTiO3), 지르코늄 실리콘 산화물(ZrSiO4), 하프늄 지르코늄 산화물(HfZrO4), SBT(SrBi2Ta2O9), PZT(PbZrxTi1-xO3), 및 BST(BaxSr1-xTiO3)로 구성된 그룹으로부터 선택될 수 있으며, 여기에서 x는 0과 1 사이이다. 제2 하이 k 유전체 층(226)은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성된다.
그 후에, 트렌치(220) 밖의 계면 층(222), 제1 하이 k 유전체 층(224), 제2 하이 k 유전체 층(226)(선택적으로), 및 복합 금속 층(236)이 제거된다. 따라서, FinFET 디바이스가 얻어지며, 제1 하이 k 유전체 층(224), 및 제2 하이 k 유전체 층(226)(선택적으로)은 게이트 유전체 층으로서의 역할을 하고, 복합 층(236)은 금속 게이트 전극으로서의 역할을 한다. 컨택 에칭 정지 층(CESL)(216) 및 층간 유전체(ILD) 층(218)은 도 1에 나타나 있다.
본 개시의 일부 실시예에 따른 반도체 컴포넌트의 단면도인 도 3을 참조한다. 일부 실시예에서, 반도체 컴포넌트는, 제1 하이 k 유전체 층(224)을 갖는 FinFET 디바이스(300a)와, 제1 하이 k 유전체 층(224) 및 제2 하이 k 유전체 층(226)을 둘 다 갖는 FinFET 디바이스(300b)의 둘 다를 포함한다. 단층 하이 k 유전체를 갖는 FinFET 디바이스(300a)의 양의, 이중층 하이 k 유전체를 갖는 FinFET 디바이스(300b)의 양에 대한 비율은, 상이한 요구에 따라 설계될 수 있다. 예를 들어, 일부 실시예에서, FinFET 디바이스(300a)의 양은 FinFET 디바이스(300b)의 양보다 더 많다. 그러나, FinFET 디바이스(300a)의 양은 FinFET 디바이스(300b)의 양보다 작거나 같을 수 있다. 또한, FinFET 디바이스(300a) 및 FinFET 디바이스(300b)의 위치 및 구성은 상이한 요건에 따라 달라질 수 있다.
FinFET 디바이스(300a)의 FinFET 디바이스(300b)에 대한 비율은 문턱 전압(VT)을 조정하도록 이용될 수 있다. 예를 들어, FinFET 디바이스(300b)의 문턱 전압은, FinFET 디바이스(300a)의 문턱 전압에 비교하여, 음의 방향을 향해 이동된다. 따라서, FinFET 디바이스(300a)의 FinFET 디바이스(300b)에 대한 비율 및 이의 구성을 적절하게 설계함으로써, 반도체 컴포넌트의 포화 전류(Isat) 및 누설이 개선될 수 있다.
또한, 이중층 하이 k 유전체를 갖는 FinFET 디바이스(300b)를 통합함으로써문턱 전압이 조정될 수 있으므로, 금속 게이트를 형성하는 복합 금속 층(236)의 적층 층들이 감소될 수 있다. 금속 게이트의 층들을 형성하는 루프 감소는 반도체 컴포넌트를 형성하는 비용 및 제조 시간을 절약할 수 있다.
도 4a 내지 도 4e는 본 개시의 일부 실시예에 따라 FinFET 디바이스(300a) 및 FinFET 디바이스(300b)를 제조하는 상이한 상태들의 개략도이다. 보다 구체적으로, 도 4a 내지 도 4e는 FinFET 디바이스(300a) 및 FinFET 디바이스(300b)의 복합 금속 층(236)의 제조와 관련된 것이며, 복합 금속 층(236)은 트렌치(220)(도 2e 참조)를 채우며 형성된다. 도 4a에서, 계면 층(222)이 기판(200) 상에 형성되고, 제1 하이 k 유전체 층(224)이 계면 층(222) 상에 형성된다. 계면 층(222)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함한다. 계면 층(222)은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성된다. 제1 하이 k 유전체 층(224)은 높은 유전 상수를 갖는 하이 k 재료를 포함한다. 하이 k 재료는 희토류 금속 산화물과 같은 금속 산화물일 수 있다. 제1 하이 k 유전체 층(224)은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성된다.
도 4b를 참조하면, 제2 하이 k 유전체 층(226)이 제1 하이 k 유전체 층(224)의 일부 상에 형성된다. 제2 하이 k 유전체 층(226)은 높은 유전 상수를 갖는 하이 k 재료를 포함한다. 하이 k 재료는 희토류 금속 산화물과 같은 금속 산화물일 수 있다. 제1 하이 k 유전체 층(224)의 유전 상수는 제2 하이 k 유전체 층(224)의 유전 상수보다 크거나 작을 수 있다. 제1 하이 k 유전체 층(224)의 두께는, 제2 하이 k 유전체 층(226)의 두께보다 크거나, 같거나, 또는 작을 수 있다. 제2 하이 k 유전체 층(226)은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성된다.
도 4c를 참조하면, 배리어 층(240)이 제2 하이 k 유전체 층(226) 및 제1 하이 k 유전체 층(224)의 노출된 부분 상에 이를 캡핑하며 형성된다. 배리어 층(240)은 티타늄 질화물(TiN) 층과 같은 금속 층일 수 있다. 배리어 층(240)은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다.
배리어 층(240)은 또한, 암모니아(NH3)와 사염화티타늄(TiCl4) 사이의 열 화학적 기상 증착 반응을 사용하는 것과 같은 질화(nitridation) 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 배리어 층(240)의 표면은, 암모니아 가스를 사용하는 것과 같은 질화 프로세스에 의해 더 처리될 수 있다. 대안으로서, 일부 실시예에서, 제1 하이 k 유전체 층(224), 제2 하이 k 유전체 층(226) 및 배리어 층(240)의 밀도 및 품질을 개선하도록 PMA(post metal anneal) 프로세스가 이용될 수 있다.
도 4d에서, 일함수 금속 층(242)이 배리어 층(240) 상에 형성된다. 일부 실시예에서, FinFET 디바이스는 NMOS 디바이스일 수 있고, 일함수 금속 층(242)은, 예를 들어 Ti, Ag, Al, TiAlMo, Ta, TaN, TiAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr 또는 이들의 조합으로 제조될 수 있다. 대안으로서, FinFET 디바이스는 PMOS 디바이스일 수 있고, 일함수 금속 층(242)은 예를 들어, TiN, W, Ta, Ni, Pt, Ru, Mo, Al, WN, 또는 이들의 조합으로 제조될 수 있다. 일함수 금속 층(242)은 ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다.
도 4e에서, 금속 게이트 층(244)이 일함수 금속 층(242) 상에 형성된다. 금속 게이트 층(244)은 ALD, PVD, CVD, 또는 다른 프로세스에 의해 일함수 금속 층(242) 상에 성막된다. 금속 게이트 층(244)은 예를 들어, Al, W, Co, Cu로 제조될 수 있다.
제1 하이 k 유전체 층(224) 또는 제1 하이 k 유전체 층(224)과 제2 하이 k 유전체 층(226)은, FinFET 디바이스(300a) 및 FinFET 디바이스(300b)(도 3 참조)의 게이트 유전체로서 이용된다. 아래에서 위로, 배리어 층(240), 일함수 금속 층(242), 및 금속 게이트 층(244)을 포함하는 복합 금속 층(236)은 FinFET 디바이스(300a) 및 FinFET 디바이스(300b)의 금속 게이트 구조로서 형성되어 이용된다.
반도체 컴포넌트는, 제1 하이 k 유전체 층(224)을 갖는 FinFET 디바이스(300a), 그리고 제1 하이 k 유전체 층(224)과 제2 하이 k 유전체 층(226)을 갖는 FinFET 디바이스(300b) 둘 다 이용할 수 있으며, 그리하여 FinFET 디바이스(300a) 및 FinFET 디바이스(300b)를 구성함으로써 반도체 컴포넌트의 성능이 조정될 수 있다. 따라서, 금속 게이트 층(244)의 두께 및 층들이 감소될 수 있다.
그러나, 이 개념은 다른 능동 소자에도 이용될 수 있으며, 예를 들어 P 채널 전계 효과 트랜지스터(PFET; P-channel field effect transistor), N 채널 전계 효과 트랜지스터(NFET; N-channel field effect transistor), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor), 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 및 고주파수 트랜지스터, 및 기타 메모리 유닛, 이들의 임의의 조합 및/또는 다른 반도체 컴포넌트에도 이용될 수 있다.
도 5는 본 개시의 일부 실시예에 따른 반도체 컴포넌트의 단면도이다. 반도체 컴포넌트(400)는 디바이스(410a) 및 디바이스(410b)를 포함하며, 디바이스(410a)는 기판(420)의 제1 영역(430) 상에 형성되고, 디바이스(410b)는 기판(420)의 제2 영역(440) 상에 형성된다. 디바이스(410a)는 기판(420)에 소스(432) 및 드레인(434), 그리고 기판(420) 상의 금속 게이트 구조물(450)을 갖는다. 금속 게이트 구조물(450)은, 아래에서 위로, 계면 층(452), 제1 하이 k 유전체 층(454), 일함수 금속 층(456), 및 금속 게이트 층(458)을 포함하며, 제1 하이 k 유전체 층(454)은 게이트 유전체로서의 역할을 하고, 일함수 금속 층(456) 및 금속 게이트 층(458)은 금속 게이트로서의 역할을 한다. 디바이스(410b)는 기판(420)에 소스(442) 및 드레인(444), 그리고 기판(420) 상의 금속 게이트 구조물(460)을 갖는다. 금속 게이트 구조물(460)은, 아래에서 위로, 계면 층(462), 제1 하이 k 유전체 층(464), 제2 하이 k 유전체 층(466), 일함수 금속 층(468), 및 금속 게이트 층(470)을 포함하며, 제1 하이 k 유전체 층(464), 제2 하이 k 유전체 층(466)은 게이트 유전체로서의 역할을 하고, 일함수 금속 층(468) 및 금속 게이트 층(470)은 금속 게이트로서의 역할을 한다. 계면 층(452 및 462)은 동일한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 제1 하이 k 유전체 층(454 및 464)은 동일한 재료로 제조되고 동일한 프로세스에 의해 형성된다. 일부 실시예에서, 제1 하이 k 유전체 층(454) 및 제2 하이 k 유전체 층(466)은 동일한 재료로 제조되고 동일한 프로세스에 의해 형성된다.
상기 설명된 바와 같이, 둘 다의 디바이스(410a 및 410b)를 사용함으로써 반도체 컴포넌트의 성능이 조정될 수 있다. 따라서, 금속 게이트 층(458 및 470)의 두께 및 층들이 감소될 수 있다. 금속 게이트(450 및 460)의 제조 루프가 감소되므로, 비용 및 제조 시간도 또한 감소될 수 있다.
상기 실시예에 따르면, 반도체 컴포넌트는, 단층 하이 k 유전체 층을 갖는 디바이스와 이중층 하이 k 유전체 층을 갖는 디바이스를 이용하고, 따라서 디바이스의 구성 및 비율에 의해 문턱 전압, 포화 전류, 및 누설과 같은 성능이 개선될 수 있다. 그러므로, 금속 게이트 층의 층들과 두께가 감소될 수 있고, 금속 게이트의 제조 루프가 단순화될 수 있다.
본 개시의 양상은, 기판, 기판 상에 배치된 계면 층, 기판 상에 배치된 제1 금속 게이트 구조물 및 제2 금속 게이트 구조물을 포함하는 반도체 컴포넌트를 제공한다. 제1 금속 게이트 구조물은, 계면 층 상에 배치된 제1 하이 k 유전체 층과, 제1 하이 k 유전체 층 상에 배치된 제1 금속 게이트 층을 포함한다. 제2 금속 게이트 구조물은, 계면 층 상에 배치된 제2 하이 k 유전체 층과, 제2 하이 k 유전체 층 상에 배치된 제3 하이 k 유전체 층과, 제3 하이 k 유전체 층 상에 배치된 제2 금속 게이트 층을 포함한다.
본 개시의 다른 양상은, 제1 디바이스 및 제2 디바이스를 포함하는 반도체 디바이스를 제공한다. 제1 디바이스는, 제1 소스, 제1 드레인, 및 제1 소스와 상기 제1 드레인 사이에 배치된 제1 금속 게이트 구조물을 포함한다. 제1 금속 게이트 구조물은, 제1 하이 k 유전체 층과, 제1 하이 k 유전체 층 상에 배치된 제1 금속 게이트 층을 포함한다. 제2 디바이스는, 제2 소스, 제2 드레인, 및 제2 소스와 제2 드레인 사이에 배치된 제2 금속 게이트 구조물을 포함한다. 제2 금속 게이트 구조물은, 제2 하이 k 유전체 층과, 제2 하이 k 유전체 층 상에 배치된 제3 하이 k 유전체 층과, 제3 하이 k 유전체 층 상에 배치된 제2 금속 게이트 층을 포함한다.
본 개시의 또다른 양상은 반도체 컴포넌트를 제조하는 방법을 제공한다. 방법은, 기판 상에 계면 층을 형성하는 단계, 계면 층 상에 제1 하이 k 유전체 층을 형성하는 단계, 제1 하이 k 유전체 층의 일부 상에 제2 하이 k 유전체 층을 형성하는 단계, 제2 하이 k 유전체 층과 제1 하이 k 유전체 층의 노출된 부분 상에 배리어 층을 형성하는 단계, 및 배리어 층 상에 금속 게이트 층을 형성하는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 컴포넌트에 있어서,
    기판;
    상기 기판 상에 배치된 계면 층;
    상기 기판 상에 배치된 제1 금속 게이트 구조물; 및
    상기 기판 상에 배치된 제2 금속 게이트 구조물을 포함하고,
    상기 제1 금속 게이트 구조물은,
    상기 계면 층 상에 배치된 제1 하이 k(high-k) 유전체 층과,
    상기 제1 하이 유전체 층과 접속하고 있는 제1 배리어 층과,
    상기 제1 배리어 층 상에 배치된 제1 금속 게이트 층을 포함하고,
    상기 제2 금속 게이트 구조물은,
    상기 계면 층 상에 배치된 제2 하이 k 유전체 층과,
    상기 제2 하이 k 유전체 층 상에 배치된 제3 하이 k 유전체 층과,
    상기 제3 하이 k 유전체 층 상에 배치된 제2 금속 게이트 층을 포함하고,
    상기 제2 하이 k 유전체 층은 상기 제3 하이 k 유전체 층과 상기 계면 층 사이에 있고, 상기 제1 하이 k 유전체 층과 상기 제3 하이 k 유전체 층은 상이한 물질로 제조되는 것인, 반도체 컴포넌트.
  2. 청구항 1에 있어서, 상기 제2 하이 k 유전체 층의 유전 상수는 상기 제3 하이 k 유전체 층의 유전 상수보다 더 큰 것인 반도체 컴포넌트.
  3. 청구항 1에 있어서, 상기 제1 하이 k 유전체 층과 상기 제2 하이 k 유전체 층은 동일한 재료로 제조되는 것인 반도체 컴포넌트.
  4. 청구항 1에 있어서, 상기 제1 배리어 층 상에 배치된 제1 일함수 금속 층을 더 포함하는 반도체 컴포넌트.
  5. 삭제
  6. 청구항 1에 있어서, 상기 제3 하이 k 유전체 층 상에 배치된 제2 일함수 금속 층을 더 포함하는 반도체 컴포넌트.
  7. 청구항 6에 있어서, 상기 제3 하이 k 유전체 층과 상기 제2 일함수 금속 층 사이에 배치된 제2 배리어 층을 더 포함하는 반도체 컴포넌트.
  8. 반도체 컴포넌트에 있어서,
    복수의 제1 디바이스들; 및
    복수의 제2 디바이스들을 포함하고,
    상기 복수의 제1 디바이스들 각각은,
    제1 소스;
    제1 드레인; 및
    상기 제1 소스와 상기 제1 드레인 사이에 배치된 제1 금속 게이트 구조물을 포함하며, 상기 제1 금속 게이트 구조물은,
    제1 하이 k 유전체 층과,
    상기 제1 하이 k 유전체 층 상에 배치된 제1 금속 게이트 층을 포함하고,
    상기 복수의 제2 디바이스들 각각은,
    제2 소스;
    제2 드레인; 및
    상기 제2 소스와 상기 제2 드레인 사이에 배치된 제2 금속 게이트 구조물을 포함하며, 상기 제2 금속 게이트 구조물은,
    제2 하이 k 유전체 층과,
    상기 제2 하이 k 유전체 층 상에 배치된 제3 하이 k 유전체 층과,
    상기 제3 하이 k 유전체 층 상에 배치된 제2 금속 게이트 층을 포함하고,
    상기 복수의 제1 디바이스들의 개수는 상기 복수의 제2 디바이스들의 개수보다 크거나 작고, 상기 제1 하이 k 유전체 층과 상기 제3 하이 k 유전체 층은 상이한 물질로 제조되는 것인, 반도체 컴포넌트.
  9. 청구항 8에 있어서, 상기 복수의 제1 디바이스들 중 적어도 하나의 디바이스의 문턱 전압은 상기 복수의 제2 디바이스들 중 적어도 하나의 디바이스의 문턱 전압과 상이한 것인 반도체 컴포넌트.
  10. 반도체 컴포넌트를 제조하는 방법에 있어서,
    기판 상에 계면 층을 형성하는 단계;
    상기 계면 층 상에 제1 하이 k 유전체 층을 형성하는 단계;
    상기 제1 하이 k 유전체 층의 제1 일부 상에 제2 하이 k 유전체 층을 형성하는 단계로서, 상기 제1 하이 k 유전체 층의 상기 제1 일부는 상기 제2 하이 k 유전체 층과 상기 계면 층 사이에 있고, 상기 제1 하이 k 유전체 층과 상기 제2 하이 k 유전체 층은 상이한 물질로 제조되는 것인, 제2 하이 k 유전체 층을 형성하는 단계;
    상기 제2 하이 k 유전체 층과 상기 제1 하이 k 유전체 층의 제2 부분 상에 직접 배리어 층을 형성하는 단계; 및
    상기 배리어 층 상에 금속 게이트 층을 형성하는 단계를 포함하는 반도체 컴포넌트의 제조 방법.
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