KR20120039136A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법으로는 기판 상에 게이트 절연막 패턴, 예비 금속 베리어막 패턴 및 희생 게이트 및 게이트 스페이서를 형성하고, 게이트 스페이서의 양측 기판 상에 소스/드레인 영역을 형성한다. 희생 게이트의 상면 높이로 절연막 패턴을 형성하고, 희생 게이트를 제거한 후 예비 금속 베리어막 패턴의 상부를 제거하여 금속 베리어막 패턴을 형성한다. 기판의 NMOS 영역을 커버하고 희생 게이트 및 예비 금속 베리어막 패턴이 제거된 영역에 금속막을 매립하고 평탄화하여, 기판의 PMOS 영역 상에 게이트 절연막 패턴, 금속 베리어막 패턴 및 금속막 패턴을 포함하는 게이트 구조물을 형성한다. 따라서, 예비 금속 베리어막 패턴의 상부를 제거함으로써, PMOS의 경우에서 음전압 온도 불안정성이 열화되는 것을 감소시킬 수 있다.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 고유전 물질(high-k dielectric material)을 포함하는 게이트 절연막 및 금속을 포함하는 게이트 전극을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
상보형(complementary) 모오스(이하, "CMOS"라 한다) 트랜지스터는 고유전 물질로 이루어진 게이트 절연막과 베리어 금속으로서 티타늄 질화물을 포함하는 게이트 전극을 구비한다.
티타늄 질화물을 베리어 금속으로 사용하여 게이트 전극을 형성할 때, 금속 베리어막의 두께를 두껍게 형성시켜 산소와의 반응으로 인한 계면층의 형성을 감소시킴으로써 성능 향상 효과를 얻을 수 있다. 하지만, 상기 금속 베리어막의 두께가 두꺼울수록 상기 고유전 물질로 이루어진 게이트 절연막은 PMOS의 경우에서 음전압 온도 불안정성(NBTI; negative-bias temperature instability)이 열화되는 문제가 발생되고 있다. 따라서, 상보형 모오스 트랜지스터의 성능의 향상 및 음전압 온도 불안정성의 저하를 모두 만족시키는 효과적인 방법이 요구되고 있다.
본 발명의 목적은 성능이 향상되고, 음전압 온도 불안정성을 개선시키는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은, NMOS 영역과 PMOS 영역을 포함하는 기판 상에 고유전 물질을 포함하는 게이트 절연막 패턴, 예비 금속 베리어막 패턴 및 폴리실리콘으로 이루어진 희생 게이트 및 게이트 스페이서를 형성한다. 상기 게이트 스페이서의 양측 기판 상에 불순물을 주입하여 소스/드레인 영역을 형성한다. 상기 희생 게이트의 상면 높이로 절연막 패턴을 형성한다. 상기 희생 게이트를 제거한다. 상기 예비 금속 베리어막 패턴의 상부를 제거하여 금속 베리어막 패턴을 형성한다. 상기 기판의 NMOS 영역을 커버하는 마스크를 형성한다. 상기 희생 게이트 및 예비 금속 베리어막 패턴이 제거된 영역에 금속막을 매립하고 평탄화하여, 상기 기판의 PMOS 영역 상에 상기 게이트 절연막 패턴, 상기 금속 베리어막 패턴 및 금속막 패턴을 포함하는 게이트 구조물을 형성한다.
예시적인 실시예들에 따르면, 상기 금속막 패턴과 상기 금속 베리어막 패턴 및 상기 절연막 패턴의 사이에 일함수 설정 금속막 패턴을 더 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 일함수 설정 금속막 패턴은 중심부가 에지부보다 얇게 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 절연막은 산화하프늄(HfO2), 산화지르코늄(ZrO2), 산화란타늄(La2O3), 산화프라세오디뮴(Pr2O3), 산화디스프로슘(Dy2O3), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 산질화물(HfON), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란탄 산화물(HfLaO), 지르코늄 실리콘 산화물(ZrSiO), BST{(Ba,Sr)TiO3}, PZT{Pb(Zr,Ti)O3} 등을 포함하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 예비 금속 베리어막은 티타늄 질화물을 포함하여 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 금속 베리어막 패턴은 5Å 내지 15Å의 두께로 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 희생 게이트의 제거 방법은 1차 건식 식각 공정을 이용하며, 상기 1차 건식 식각 공정은 브롬화수소(HBr), 염소(Cl2), 삼불화질소(NF3) 및 사불화탄소(CF4)를 포함하는 식각 가스를 이용할 수 있다.
또한, 상기 예비 금속 베리어막의 상부 제거 방법은 상기 1차 건식 식각 공정 보다 절연물에 비해 금속에 대한 식각 선택비가 우수한 반응 가스로 식각하는 2차 건식 식각 공정을 이용할 수 있다.
예시적인 실시예들에 따르면, 상기 예비 금속 베리어막 패턴의 상부는 브롬화수소 가스(HBr), 염소 가스(Cl2) 및 사불화탄소(CF4)를 포함하는 반응 가스를 이용하여 제거될 수 있다.
예시적인 실시예들에 따르면, 상기 소스/드레인 영역을 형성한 후에, 700℃ 내지 1,050℃의 온도에서 열처리하는 공정을 더 수행할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는 희생 게이트 구조물을 형성하고 소스/드레인 영역을 형성한 후 희생 게이트를 제거하고, 예비 금속 베리어막 패턴의 상부를 제거한다. 즉, 소스/드레인 정션을 형성하기 위한 열처리를 수행하는 동안에는 금속 베리어막 패턴의 두께를 두껍게 형성함으로써 산소와의 반응으로 인한 계면층의 형성이 감소될 수 있다. 또한, 예비 금속 베리어막 패턴의 상부를 제거하여 금속 베리어막 패턴을 형성함으로써, PMOS의 경우에서 음전압 온도 불안정성(NBTI)이 열화되는 것을 감소시킬 수 있다. 따라서, CMOS 트랜지스터를 포함하는 반도체 장치의 성능 및 열화 신뢰성을 동시에 개선시킬 수 있다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 예비 금속 베리어막 패턴과 예비 금속 베리어막 패턴의 상부를 제거하여 형성한 금속 베리어막 패턴에 동일한 스트레스를 주었을 경우의 문턱전압 변화를 측정한 결과를 나타내는 그래프이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, PMOS 영역(I)과 NMOS 영역(II)을 포함하는 기판(100)을 마련한다. 우선, 실리콘웨이퍼와 같은 P형 단결정 실리콘 기판(100)에 셸로우 트렌치 소자 분리(shallow trench isolation; STI) 방법을 이용하여 소자 분리막(110)을 형성함으로써, 기판(100)에 활성 영역들을 정의할 수 있다.
이어서, 기판(100)의 PMOS 영역(I)에 N형 불순물을 도핑시킴으로써, 기판(100)의 상부에 N형 웰을 형성할 수 있다. 한편, 기판(100)의 NMOS 영역(II)에 이온 주입을 실시하여 P형 불순물을 도핑시킴으로써, 기판(100)의 상부에 P형 웰을 형성할 수 있다
예시적인 실시예들에 따르면, 기판(100) 상에 인터페이스 박막(도시되지 않음)을 더 형성할 수도 있다. 상기 인터페이스 박막은 실리콘 산질화물을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 인터페이스 박막은 산소 분위기에서 고온 열처리로 기판(100) 상에 실리콘 산화물을 성장시킨 후, 플라즈마 질화처리 또는 열 질화처리시켜 10Å 내지 15Å의 두께를 갖도록 형성될 수 있다.
이하에서는, 상기 인터페이스 박막을 형성하는 공정을 생략한 경우를 설명한다.
기판(100) 상에 고유전 물질로 이루어지는 게이트 절연막(120)을 형성한다. 일 실시예에 따르면, 게이트 절연막(120)은 화학기상증착 공정 또는 원자층 적층 공정에 의해 형성할 수 있다.
예를 들어, 상기 고유전 물질은 하프늄, 지르코늄, 란탄, 프라세오디뮴, 티타늄 등을 포함하는 금속 산화물을 포함할 수 있다. 보다 구체적으로, 상기 고유전 물질은 산화하프늄(HfO2), 산화지르코늄(ZrO2), 산화란타늄(La2O3), 산화프라세오디뮴(Pr2O3), 산화디스프로슘(Dy2O3), 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 산질화물, 하프늄 알루미늄 산화물, 하프늄 란탄 산화물, 지르코늄 실리콘 산화물, BST{(Ba,Sr)TiO3}, PZT{Pb(Zr,Ti)O3} 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 화학기상증착 공정은 400℃ 내지 500℃의 온도와 1Torr 내지 5Torr의 압력의 공정 조건에서 수행된다. 예를 들어, 하프늄 실리콘 산화물을 포함하는 게이트 절연막(120)을 형성할 경우, 하프늄 소스 물질로 HfCl4를 사용하고, 실리콘 소스 물질로 SiH2Cl2(DCS), SiH4 또는 이들의 혼합물을 사용하고, 산소 소스 물질로 O2를 사용할 수 있다.
예시적인 실시예들에 따르면, 상기 원자층 적층 공정은 150℃ 내지 500℃의 온도와 0.1Torr 내지 5Torr의 압력의 공정 조건에서 수행된다. 예를 들어, 상기 원자층 적층 공정에서는 적층과 정화(purging)를 반복적으로 실시함으로서 원하는 두께를 갖는 게이트 절연막(120)을 용이하게 얻는다. 예를 들어, 하프늄 실리콘 산화물을 포함하는 게이트 절연막(120)을 형성할 경우, 하프늄 소스 물질로 Hf(OtBu)4, Hf(NEtMe)4 등의 금속 유기 전구체를 사용하고, 실리콘 소스 물질로 TDMAS(tetrakis dimethyl amino silicon)을 사용하고, 산소 소스 물질로 O3 또는 O2 플라즈마 등을 사용할 수 있다. 예를 들어 하프늄 알루미늄 산화물을 포함하는 게이트 절연막(120)을 형성할 경우에는, 상기 실리콘 소스 물질 대신에 알루미늄 소스 물질로 TMA(trimethyl aluminium), AlCl3, AlH3N(CH3)3 등을 사용할 수 있다.
게이트 절연막(120) 상에 예비 금속 베리어막(130)을 형성한다.
예비 금속 베리어막(130)은 금속 산화물을 사용하여 형성할 수 있다. 예를 들어, 예비 금속 베리어막(130)은 티타늄 질화물을 사용하여 화학기상증착 공정, 원자층 적층 공정 또는 스퍼터링(sputtering) 공정에 의해 형성될 수 있다.
상기 화학기상증착 공정은, 소스 가스로서 TiCl4를 사용하고 반응 가스로는 NH3을 사용할 수 있다. 예시적인 실시예들에 따르면, 상기 소스 가스와 상기 반응 가스의 유량은 각각 10sccm 내지 1000sccm로 하고, 300℃ 내지 500℃의 온도 및 0.1Torr 내지 2Torr의 압력의 공정 조건에서 상기 화학기상증착 공정이 수행된다.
예비 금속 베리어막(130)은 제1 두께로 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 제1 두께는 20Å 내지 50Å의 두께로 형성된다. 상기와 같이 예비 금속 베리어막(130)을 상기 제1 두께로 형성함으로써, 후속하여 수행되는 어닐링 공정 시 열에 의해 산소와의 반응으로 인한 계면층이 형성되는 현상이 감소될 수 있다.
예비 금속 베리어막(130) 상에 폴리실리콘막(140)을 형성한다.
예시적인 실시예들에 따르면, 폴리실리콘막(140)은 폴리 실리콘 혹은 도핑된 폴리 실리콘을 사용하여 형성할 수 있다. 폴리실리콘막(140)은 화학기상증착 공정에 의해 형성할 수 있다. 상기 화학기상증착 공정은, 실란(SiH4)을 소스 가스로 사용하여, 약 650℃ 내지 750℃의 온도와 약 1 Torr 내지 200 Torr의 압력의 공정 조건에서 폴리 실리콘을 증착함으로써 수행될 수 있다. 실시예들에 있어서, 폴리실리콘막(140)은 약 1,000Å 이하의 두께를 갖도록 형성된다.
도 2를 참조하면, 사진 식각 공정을 통해, 폴리실리콘막(140), 예비 금속 베리어막(130) 및 게이트 절연막(120)을 패터닝하여, 기판(100)의 PMOS 영역(I) 상에 제1 희생 게이트 구조물(152)을 형성하고, 기판의 NMOS 영역(II) 상에 제2 희생 게이트 구조물(154)을 형성한다.
제1 희생 게이트 구조물(152)은 기판(100) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(122), 제1 예비 금속 베리어막 패턴(132) 및 제1 희생 게이트(142)를 포함한다. 제2 희생 게이트 구조물(154)은 기판(100) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(124), 제2 예비 금속 베리어막 패턴(134) 및 제2 희생 게이트(144)를 포함한다.
이후, 제1 및 제2 희생 게이트 구조물들(152, 154)을 이온 주입 마스크로 사용하는 LDD 이온 주입 공정을 통해, 기판(100)에 제1 및 제2 LDD 영역들(102, 104)을 형성한다.
도 3을 참조하면, 제1 및 제2 희생 게이트 구조물들(152, 154)의 측면들 상에 제1 및 제2 스페이서들(162, 164)을 형성한다. 제1 및 제2 스페이서들(162, 164)은 희생 게이트 구조물들(152, 154)의 양측벽 상에 실리콘 질화물로 형성할 수 있다. 이때, 제1 및 제2 희생 게이트 구조물들(152, 154)들과 제1 및 제2 스페이서들(162, 164) 사이는 열산화시켜 스크린 산화막(도시되지 않음)이 형성될 수 있다. 상기 스크린 산화막은 상기 실리콘 질화물이 제1 및 제2 희생 게이트 구조물들(152, 154)에 응력을 가하는 것을 방지하기 위해 형성할 수 있다.
제1 및 제2 스페이서(162, 164)들은 기판(100)의 전체 표면에 질화막을 증착한 후, 상기 질화막을 이방성 식각하여 완성할 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 희생 게이트 구조물들(152, 154)들 상에는 다중 스페이서들이 형성될 수도 있다. 상기 다중 스페이서들은 스크린 산화막 상에 질화막 스페이서, 산화막 스페이서 및 질화막 스페이서를 각각 포함할 수 있다.
상술한 바와 같이, 제1 및 제2 스페이서(162, 164)들의 구성은 다양하게 변경될 수 있다. 따라서, 제1 및 제2 스페이서(162, 164)들의 구성이 본 발명의 범위를 한정하지는 않는다.
이후, PMOS 영역(I)을 노출시키는 개구를 갖는 제1 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 제1 포토레지스트 패턴 및 제1 스페이서(162) 및 제1 희생 게이트 구조물(152)을 이온 주입 마스크로서 사용하여 n형 불순물을 주입하여 제1 스페이서(162)와 인접하는 기판(100)에 제1 소스/드레인 영역(172)을 형성한다. 제1 소스/드레인 영역(172)을 형성한 후, 상기 제1 포토레지스트 패턴은 제거한다.
상기와 유사하게 NMOS 영역(Ⅱ)을 노출시키는 개구를 갖는 제2 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 제2 포토레지스트 패턴 및 제2 스페이서(164) 및 제2 희생 게이트 구조물(154)을 이온 주입 마스크로서 사용하여 p형 불순물을 주입하여 제2 스페이서(164)와 인접하는 기판(100)에 제2 소스/드레인 영역(174)을 형성한다. 제2 소스/드레인 영역(174)을 형성한 후, 상기 제2 포토레지스트 패턴은 제거한다. 예를 들어, 상기 n형 불순물은 보론이 사용될 수 있으며, 상기 p형 불순물은 인이 사용될 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 소스/드레인 영역(172, 174)들을 형성한 후, 도입되는 불순물을 활성화시키고, 결정 결함을 감소시키기 위하여 700℃ 내지 1,050℃의 온도에서 5초 내지 15초 동안 열처리할 수 있다.
도 4를 참조하면, 제1 및 제2 희생 게이트 구조물들(152, 154) 사이를 채우도록 제1 절연막(도시되지 않음)을 형성한다. 예시적인 실시예들에 따르면, 상기 제1 절연막은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도-플라즈마 화학기상 증착(HDP-CVD) 공정 또는 원자층 적층 공정을 이용하여 형성될 수 있다. 상기 제1 절연막은 실리콘 산화물을 사용하여 형성될 수 있으며, 예를 들어 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 실리콘 산화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 증착되거나 2 이상을 적층할 수도 있다.
이후, 제1 및 제2 희생 게이트들(142, 144)의 상면이 노출되도록 상기 제1 절연막을 연마함으로써 희생 게이트 구조물들(152, 154)의 상면 높이로 제1 절연막 패턴(180)을 형성한다.
도 5를 참조하면, 1차 건식 식각 공정을 통해, 제1 및 제2 희생 게이트들(142, 144)을 제거한다.
예시적인 실시예들에 따르면, 상기 1차 건식 식각 공정은 브롬화수소가스(HBr), 염소 가스(Cl2), 삼불화질소 가스(NF3) 및 사불화탄소 가스(CF4)를 포함하는 식각 가스를 사용하여 수행될 수 있다.
이후, 2차 건식 식각 공정을 통해, 제1 및 제2 예비 금속 베리어막 패턴들(132, 134)의 상부를 제거하여 제1 및 제2 금속 베리어막 패턴들(136, 138)을 형성한다.
예시적인 실시예들에 따르면, 상기 2차 건식 식각 공정은 상기 1차 건식 식각 공정 보다 절연물에 비해 금속에 대한 식각 선택비가 우수한 반응 가스를 사용하여 식각될 수 있다. 예를 들면, 상기 2차 건식 식각 공정은 브롬화수소 가스(HBr), 염소 가스(Cl2) 및 사불화탄소(CF4)를 포함하는 반응 가스로 수행될 수 있다.
상기 2차 건식 식각 공정에 의해 형성된 제1 및 제2 금속 베리어막 패턴들(136, 138)은 상기 제1 두께보다 얇은 제2 두께를 갖도록 형성된다. 상기 제2 두께는 제1 및 제2 예비 금속 베리어막 패턴들(132, 134)의 상기 제1 두께의 90% 이하가 되도록 형성된다. 예시적인 실시예들에 따르면, 제1 및 제2 금속 베리어막 패턴들(136, 138)은 제1 및 제2 예비 금속 베리어막 패턴들(132, 134)의 두께의 10% 내지 80%의 두께를 가질 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 금속 베리어막 패턴들(136, 138)의 상기 제2 두께는 5Å 내지 15Å으로 형성될 수 있다.
상기와 같이, 고온 열처리한 후에 얇은 두께를 갖도록 제1 금속 베리어막 패턴(136)을 형성함으로써, 이후 PMOS 트랜지스터를 완성한 후에도 열적 스트레스 변화에 따른 신뢰성 열화를 최소화할 수 있으며, 고성능을 유지할 수 있다.
도 6을 참조하면, 기판(100)의 NMOS 영역(II)을 덮는 마스크(190)를 형성한다. 마스크(190)는 NMOS 영역(II) 내 제1 희생 게이트 구조물의 형성 부위를 완전히 채우도록 형성된다.
이후, 제1 절연막 패턴(180), 마스크(190), 제1 절연막 패턴(180)들 사이의 제1 게이트 스페이서(162)의 내측면과 제1 금속 베리어막 패턴(136) 상에 일함수 안정을 위한 제1 금속 질화막(200)을 형성한다. 즉, 기판(100)의 PMOS 영역(I) 상의 제1 희생 게이트(142) 및 제1 예비 금속 베리어막 패턴(132)이 제거된 영역을 따라 제1 금속 질화막(200)이 형성된다. 이때, 제1 금속 질화막(200)은 제1 금속 베리어막 패턴(136)과 후속하여 형성되는 제1 금속막(210) 사이의 일함수 차이를 감소시키는 역할을 수행한다.
제1 금속 질화막(200)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 하프늄 알루미늄 질화물(HfAlN) 등의 금속 질화물을 사용하여 형성될 수 있으며, 이들은 둘 이상을 적층하여 형성할 수 있다. 예시적인 실시예들에 따르면, 제1 금속 질화막(200)은 1Å 내지 5Å의 두께로 형성될 수 있다.
이후, 제1 금속 질화막(200) 상에 제1 희생 게이트(142) 및 제1 예비 금속 베리어막 패턴(132)이 제거된 영역을 채우는 저저항을 위한 제1 금속막(210)을 형성한다.
제1 금속막(210)은 PMOSFET을 형성하기 위하여, 금속, 금속 질화물, 금속 탄화물, 금속 실리콘 질화물, 금속 실리사이드 등을 포함한다. 예시적인 실시예들에 따르면, 제1 금속막(210)은 티타늄(Ti), 탄탈륨(Ta), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo) 등의 금속을 포함하며, 상기 금속의 금속 질화물, 금속 탄화물, 금속 실리콘 질화물, 금속 실리사이드 등을 포함하여 형성할 수 있다. 다른 실시예에 따르면, 제1 금속막(210)은 백금(Pt), 루비듐(Ru), 이리듐 산화물(IrO), 루비듐 산화물(RuO)을 포함하여 형성할 수도 있다.
도 7을 참조하면, 기판(100)의 PMOS 영역(I) 상의 절연막 패턴(180)이 노출될 때까지, 금속막(210), 금속 질화막(200)을 평탄화한다. 상기 평탄화는 화학적 기계적 연마 공정에 의해 수행될 수 있다. 상기 평탄화에 의해, 기판(100)의 PMOS 영역(I) 상에, 제1 게이트 절연막 패턴(122), 제1 금속 베리어막 패턴(136) 상에 제1 금속 질화막 패턴(202) 및 제2 금속막 패턴(212)을 포함하는 제1 게이트 구조물(222)을 형성한다. 제1 게이트 구조물(222)은 PMOSFET로서 작용할 수 있다.
이후, 마스크(190)와 동일한 높이로 유전체막(230)을 형성한다. 유전체막(230)은 PMOSFET를 보호하기 위하여 형성될 수 있다.
도 8을 참조하면, 유전체막(230) 상에 기판의 NMOS 영역(II)을 노출시키는 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 마스크(190)를 제거한다. 마스크(190)를 제거함으로써, 기판의 NMOS 영역(II)의 제2 스페이서(164)들 사이에 리세스 부위가 나타난다. 마스크(190)를 제거한 후에, 상기 제3 포토레지스트 패턴도 제거한다.
이후, 제1 절연막 패턴(180), 유전체막(230), 제1 절연막 패턴(180)들 사이의 제2 스페이서(164)의 내측면과 제2 금속 베리어막 패턴(138) 상에 일함수 안정을 위한 제2 금속 질화막(240)을 형성한다. 이때, 제2 금속 질화막(240)은 제2 금속 베리어막 패턴(138)과 후속하여 형성되는 제2 금속막(250) 사이의 일함수 차이를 감소시키는 역할을 수행한다.
제2 금속 질화막(240)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 하프늄 알루미늄 질화물(HfAlN) 등의 금속 질화물을 사용하여 형성될 수 있으며, 이들은 둘 이상을 적층하여 형성할 수 있다. 예시적인 실시예들에 따르면, 제2 금속 질화막(240)도 제1 금속 질화막(200)과 동일하게 1Å 내지 5Å의 두께로 형성될 수 있다.
이후, 제2 금속 질화막(240) 상에 제2 희생 게이트(144) 및 제2 예비 금속 베리어막 패턴(134)이 제거된 영역을 채우는 저저항을 위한 제2 금속막(250)을 형성한다.
제2 금속막(250)은 NMOSFET을 형성하기 위하여, 금속, 금속 질화물, 금속 탄화물, 금속 실리콘 질화물, 금속 실리사이드 등을 포함한다. 예시적인 실시예들에 따르면, 제2 금속막(250)은 티타늄(Ti), 탄탈륨(Ta), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo) 등의 금속을 포함하며, 상기 금속의 금속 질화물, 금속 탄화물, 금속 실리콘 질화물, 금속 실리사이드 등을 포함하여 형성할 수 있다.
도 8을 참조하면, 기판(100)의 NMOS 영역(II) 상의 제1 절연막 패턴(180)이 노출될 때까지, 제2 금속막(250), 제2 금속 질화막(240)을 평탄화한다. 상기 평탄화는 화학적 기계적 연마 공정에 의해 수행될 수 있다. 상기 평탄화에 의해, 기판(100)의 NMOS 영역(II) 상에, 제2 게이트 절연막 패턴(124), 제2 금속 베리어막 패턴(138) 상에 제2 금속 질화막 패턴(244) 및 제2 금속막 패턴(254)을 포함하는 제2 게이트 구조물(224)을 형성한다. 제2 게이트 구조물(224)은 NMOSFET으로서 작용할 수 있다.
계속해서, 연마하여 유전체막(230)을 제거한다.
제1 절연막 패턴(180)과, 제1 및 제2 게이트 구조물들(222, 224) 상에 제2 절연막 패턴(260)을 형성하여, NMOSFETs과 PMOSFETs 모두에 이중 메탈 게이트 전극이 형성된 반도체 장치가 형성된다.
상기와 같은 반도체 장치의 제조 방법에 따르면, 희생 게이트 구조물을 형성하고 소스/드레인 영역을 형성한 후 희생 게이트를 제거하고, 예비 금속 베리어막 패턴의 상부를 제거한다. 따라서, 소스/드레인 정션을 형성하기 위한 열처리 동안에 산소와의 반응으로 인한 계면층의 형성을 감소시킬 수 있으며, 얇은 두께의 금속 베리어막 패턴이 형성되어 PMOS의 경우에서 음전압 온도 불안정성(NBTI)의 열화를 감소시킬 수 있다. 따라서, PMOSFET 형성하는 경우에, 소자 성능 및 열화 신뢰성이 향상될 수 있다.
도 10은 예비 금속 베리어막 패턴과 예비 금속 베리어막 패턴의 상부를 제거하여 형성한 금속 베리어막 패턴에 동일한 스트레스를 주었을 경우의 문턱전압 변화를 측정한 결과를 나타내는 그래프이다. 도 10에 있어서, 상기 예비 금속 베리어막 패턴은 티타늄 질화물(TiN)로 이루어지며, 20Å의 두께를 갖도록 형성된다. 이때, 주어진 스트레스는 -1.6V의 전압을 100초 동안 가하여 형성된 스트레스이다. 또한, "I"는 상기 예비 금속 베리어막 패턴에 두께 변화를 주지 않은 경우에서의 문턱전압 변화(Vth shift)를 나타내고, "II"는 상기 예비 금속 베리어막 패턴의 상부를 제거하여 10Å의 두께로 금속 베리어막 패턴을 형성한 경우에서의 문턱전압 변화를 나타낸다.
도 10을 참조하면, 예비 금속 베리어막 패턴의 두께를 20Å 그대로 유지한 경우(I)에는 약 82mV의 문턱전압 변화가 발생되었다. 그러나, 상기 예비 금속 베리어막 패턴의 두께를 10Å 제거하여 10Å의 두께를 갖도록 형성한 경우(II)에는 문턱전압 변화가 TiN 두께 감소에 따라 크게 감소되었으며, 약 22mV까지 감소된 것으로 나타났다.
이와 같이, 종래의 반도체 장치의 제조 방법에 따를 경우의 금속 베리어막 패턴의 문턱전압 변화의 감소는 금속 베리어막의 두께가 감소됨에 의한 것으로 여겨진다. 따라서, 본 발명의 실시예들의 반도체 장치의 제조 방법에서는 소스/드레인 정션을 형성하기 위한 열처리를 수행하는 동안에는 금속 베리어막 패턴의 두께를 두껍게 형성하나, 금속 베리어막 패턴의 상부를 제거한 후 게이트 구조물을 형성하기 때문에, 종래의 반도체 장치의 문턱전압 변화가 커 발생되는 NBTI 신뢰성 열화 문제가 해소될 수 있음을 알 수 있다.
상기 설명한 것과 같이, 본 발명에 따른 반도체 장치의 제조 방법에서는 희생 게이트 구조물을 형성하고 소스/드레인 영역을 형성한 후 희생 게이트를 제거하고, 예비 금속 베리어막 패턴의 상부를 제거한다. 즉, 소스/드레인 정션을 형성하기 위한 열처리를 수행하는 동안에는 금속 베리어막 패턴의 두께를 두껍게 형성함으로써 산소와의 반응으로 인한 계면층의 형성이 감소될 수 있다. 또한, 예비 금속 베리어막 패턴의 상부를 제거하여 금속 베리어막 패턴을 형성함으로써, PMOS의 경우에서 음전압 온도 불안정성(NBTI)이 열화되는 것을 감소시킬 수 있다. 따라서, CMOS 트랜지스터를 포함하는 반도체 장치의 성능 및 열화 신뢰성을 동시에 개선시킬 수 있다.
100 : 기판 102, 104: 제1 및 제2 LDD 영역
110 : 소자 분리막 120: 게이트 절연막
122, 124 : 제1, 제2 게이트 절연막 패턴
130: 예비 금속 베리어막 140: 폴리실리콘막
132, 134 : 제1, 제2 예비 금속 베리어막 패턴
136, 138 : 제1 및 제2 금속 베리어막 패턴
142, 144 : 제1, 제2 희생 게이트
152, 154 : 제1, 제2 희생 게이트 구조물
162, 164 : 제1, 제2 스페이서
172, 174 : 제1, 제2 소스/드레인 영역
180 : 제1 절연막 패턴 190 : 마스크
200, 240 : 제1, 제2 금속 질화막 210, 250 : 제1, 제2 금속막
222, 224 : 제1, 제2 게이트 구조물 230 : 유전체막
202, 244: 제1, 제2 금속 질화막 패턴
212, 254: 제1, 제2 금속막 패턴 260: 제2 절연막 패턴

Claims (10)

  1. NMOS 영역과 PMOS 영역을 포함하는 기판 상에 고유전 물질을 포함하는 게이트 절연막 패턴, 예비 금속 베리어막 패턴 및 폴리실리콘으로 이루어진 희생 게이트 및 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서의 양측 기판 상에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계;
    상기 희생 게이트의 상면 높이로 절연막 패턴을 형성하는 단계;
    상기 희생 게이트를 제거하는 단계;
    상기 예비 금속 베리어막 패턴의 상부를 제거하여 금속 베리어막 패턴을 형성하는 단계;
    상기 기판의 NMOS 영역을 커버하는 마스크를 형성하는 단계; 및
    상기 희생 게이트 및 예비 금속 베리어막 패턴이 제거된 영역에 금속막을 매립하고 평탄화하여, 상기 기판의 PMOS 영역 상에 상기 게이트 절연막 패턴, 상기 금속 베리어막 패턴 및 금속막 패턴을 포함하는 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 금속막 패턴과 상기 금속 베리어막 패턴 및 상기 절연막 패턴의 사이에 일함수 설정 금속막 패턴을 더 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 일함수 설정 금속막 패턴은 중심부가 에지부보다 얇게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 게이트 절연막은 산화하프늄(HfO2), 산화지르코늄(ZrO2), 산화란타늄(La2O3), 산화프라세오디뮴(Pr2O3), 산화디스프로슘(Dy2O3), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 산질화물(HfON), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란탄 산화물(HfLaO), 지르코늄 실리콘 산화물(ZrSiO), BST{(Ba,Sr)TiO3}, PZT{Pb(Zr,Ti)O3}으로 이루어진 그룹으로부터 선택된 어느 하나의 물질을 포함하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 예비 금속 베리어막은 티타늄 질화물을 포함하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 금속 베리어막 패턴은 5Å 내지 15Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 희생 게이트의 제거 방법은 1차 건식 식각 공정을 이용하며, 상기 1차 건식 식각 공정은 브롬화수소(HBr), 염소(Cl2), 삼불화질소(NF3) 및 사불화탄소(CF4)를 포함하는 식각 가스를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 예비 금속 베리어막의 상부 제거 방법은 상기 1차 건식 식각 공정 보다 절연물에 비해 금속에 대한 식각 선택비가 우수한 반응 가스로 식각하는 2차 건식 식각 공정을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 예비 금속 베리어막 패턴의 상부는 브롬화수소 가스(HBr), 염소 가스(Cl2) 및 사불화탄소(CF4)를 포함하는 반응 가스를 이용하여 제거되는 것을 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 소스/드레인 영역을 형성한 후에, 700℃ 내지 1,050℃의 온도에서 열처리하는 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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