CN108615675B - 衬底掺杂结构及其形成方法 - Google Patents

衬底掺杂结构及其形成方法 Download PDF

Info

Publication number
CN108615675B
CN108615675B CN201810420939.1A CN201810420939A CN108615675B CN 108615675 B CN108615675 B CN 108615675B CN 201810420939 A CN201810420939 A CN 201810420939A CN 108615675 B CN108615675 B CN 108615675B
Authority
CN
China
Prior art keywords
region
doping
doped
substrate
well region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810420939.1A
Other languages
English (en)
Other versions
CN108615675A (zh
Inventor
许文山
方欣欣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201810420939.1A priority Critical patent/CN108615675B/zh
Publication of CN108615675A publication Critical patent/CN108615675A/zh
Application granted granted Critical
Publication of CN108615675B publication Critical patent/CN108615675B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Abstract

本发明涉及一种衬底掺杂结构及其形成方法，包括：提供衬底，包括隔离区域和第一掺杂阱区域；在衬底表面形成暴露出所述隔离区域以及所述第一掺杂阱区域的第一图形化掩膜层；以第一图形化掩膜层为掩膜，对衬底进行场注入，在所述隔离区域内以及第一掺杂阱区域内同时形成场掺杂区；以所述第一图形化掩膜层为掩膜，对衬底进行第一掺杂离子注入，在所述隔离区域内以及第一掺杂阱区域内同时形成第一掺杂区；在衬底表面形成暴露出第一掺杂阱区域的第二图形化掩膜层；以第二图形化掩膜层为掩膜，对衬底进行第二离子注入，在第一掺杂阱区域内形成第二掺杂区，第一掺杂区位于所述第二掺杂区内。上述方法能够提高器件性能，且无需增加光罩的数量。

Description

衬底掺杂结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种衬底掺杂结构及其形成方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。3D NAND Flash存储器是一种基于平面NAND闪存的新型产品，这种产品的主要特色是垂直堆叠了多层数据存储单元，将平面结果转化为立体结构，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大程度的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
在3D Flash存储器的工艺中，由于外围电路需要接近30V的高压，所以在字符线解码器(XDEC)等电路中，相邻的高压器件之间的漏极之间的漏电流是一个较为严重的问题，影响存储器的性能。
为了解决这个问题，现有技术中，会在相邻高压器件之间的浅沟槽隔离结构(STI)下方进行一道场注入，来抑制相邻高压器件之间的穿通漏电流。为了进行这道场注入工艺，需要额外增加一张光罩，用于定义场掺杂区域，这就导致存储器的工艺成本增加。
如何在不增加工艺成本的前提下，避免高压器件之间的漏电流，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种衬底掺杂结构及其形成方法，在不增加光罩数量的同时，形成掺杂结构并提高器件性能，尤其适用于存储器。
为解决上述问题，本发明提供一种衬底掺杂结构的形成方法，包括：提供衬底，所述衬底包括隔离区域和第一掺杂阱区域；在所述衬底表面形成暴露出所述隔离区域以及所述第一掺杂阱区域的第一图形化掩膜层；以所述第一图形化掩膜层为掩膜，对所述衬底进行场注入，在所述隔离区域内以及第一掺杂阱区域内同时形成场掺杂区；以所述第一图形化掩膜层为掩膜，对所述衬底进行第一掺杂离子注入，在所述隔离区域内以及第一掺杂阱区域内同时形成第一掺杂区；在所述衬底表面形成暴露出所述第一掺杂阱区域的第二图形化掩膜层；以所述第二图形化掩膜层为掩膜，对所述衬底进行第二离子注入，在所述第一掺杂阱区域内形成第二掺杂区，所述第一掺杂区位于所述第二掺杂区内。
可选的，所述衬底还包括第二掺杂阱区域；所述第二图形化掩膜层还暴露出所述第二掺杂阱区域；以所述第二图形化掩膜层为掩膜，对所述衬底进行第二离子注入时，在所述第一掺杂阱区域和第二掺杂阱区域内同时形成第二掺杂区。
可选的，所述第一掺杂区位于所述场掺杂区上方。
可选的，还包括：在所述衬底的隔离区域内形成浅沟槽隔离结构，所述隔离区域内的场掺杂区位于所述浅沟槽隔离结构下方。
可选的，所述场掺杂区的掺杂离子为硼，深度范围为
Figure BDA0001650671320000021
可选的，所述第一掺杂离子注入包括依次进行的阈值调整注入和防穿通离子注入，所述第一掺杂区包括防穿通掺杂区和阈值调整掺杂区，所述防穿通掺杂区位于所述阈值调整掺杂区下方。
为解决上述问题，本发明的技术方案还包括一种衬底掺杂结构，包括：衬底，所述衬底包括隔离区域和第一掺杂阱区域；位于所述隔离区域内以及第一掺杂阱区域内的场掺杂区；位于所述隔离区域内以及第一掺杂阱区域内的第一掺杂区；位于所述第一掺杂阱区域内的第二掺杂区，所述第一掺杂区位于所述第二掺杂区内。
可选的，所述衬底还包括：第二掺杂阱区域，所述第二掺杂阱区域内也具有第二掺杂区。
可选的，所述第一掺杂区位于所述场掺杂区上方。
可选的，还包括：位于所述衬底的隔离区域内的浅沟槽隔离结构，所述隔离区域内的场掺杂区位于所述浅沟槽隔离结构下方。
可选的，所述场掺杂区的掺杂离子为硼，深度范围为
Figure BDA0001650671320000031
可选的，所述第一掺杂区包括防穿通掺杂区和阈值调整掺杂区，所述防穿通掺杂区位于所述阈值调整掺杂区下方。
本发明的衬底内掺杂结构的形成过程中，采用第一图形化掩膜层，在隔离区域内形成场掺杂区以减小最终形成的外围电路中，相邻器件之间的漏电流，从而能够提高最终形成的存储器的性能；所述第一图形化掩膜层不仅暴露出隔离区域还暴露出第一掺杂阱区域，因此，还采用所述第一图形化掩膜层，在第一掺杂阱区域内形成第一掺杂区，后续再利用第二图形化掩膜层，在第一掺杂阱区域和第二掺杂阱区域内形成第二掺杂区，第一掺杂阱区域内的第一掺杂区和第二掺杂区共同形成第一掺杂阱区域内的掺杂结构。仅需要两张不同图形的光罩，就能够在第一掺杂阱区域和第二掺杂阱区域内形成不同的掺杂结构，同时形成场掺杂区以减少相邻器件内的漏电流。因此，在不需要额外增加光罩的情况下可以提高存储器的性能。
附图说明
图1至图6为本发明一具体实施方式的衬底掺杂结构的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的一种衬底掺杂结构及其形成方法的具体实施方式做详细说明。
请参考图1，提供衬底100，所述衬底100包括隔离区域I和第一掺杂阱区域II。
所述衬底100可以为半导体材料，例如为单晶硅衬底、单晶锗衬底、SOI(绝缘底上硅)或GOI(绝缘底上锗)衬底等，所述衬底100还可以为P型掺杂或N型掺杂。本领域技术人员可以根据实际需求选择合适的材料作为衬底，在此不作限定。
所述衬底100用于形成存储器，包括存储区域及外围电路区域，所述外围电路区域上用于形成外围电路，以对存储区域的存储单元进行控制。
该具体所述方式中，仅给出了所述衬底100的外围电路区域部分，其包括隔离区域I、第一掺杂阱区域II，以及第二掺杂阱区域III。
所述隔离区域I内用于形成各有源区之间的隔离结构，所述第一掺杂阱区域II和第二掺杂阱区域III内分别用于形成不同掺杂浓度的掺杂结构。该具体所述方式中所述第一掺杂阱区域II和第二掺杂阱区域III均为低压器件区域，所述第一掺杂阱区域II内用于形成超低压P掺杂阱(LLVPW)，所述第二掺杂阱区域III内用于形成低压P掺杂阱(LVPW)。在其他具体实施方式中，所述第一掺杂阱区域II内还可以用于形成超低压N掺杂阱(LLVNW)，所述第二掺杂阱区域III内用于形成低压N掺杂阱(LVNW)。
该具体实施方式中，所述隔离区域I内已经形成有浅沟槽隔离结构101，在本发明的其他具体实施方式中，也可以在衬底100内形成各种掺杂区过程之间或之后，再形成所述浅沟槽隔离结构101。
请参考图2，在所述衬底100表面形成暴露出所述隔离区域I以及所述第一掺杂阱区域II的第一图形化掩膜层201。
所述第一图形化掩膜层201的材料可以为光刻胶、氧化硅、氮化硅或氮氧化硅中的至少一种，可以为单层结构或多层堆叠结构。
所述第一图形化掩膜层201的形成方法包括：在所述衬底100表面形成第一掩膜材料层，采用用来定义场注入区域的第一光罩，进行光刻刻蚀工艺，将所述第一光罩上的图形转移至所述第一掩膜材料层，形成所述第一图形化掩膜层201。所述第一图形化掩膜层201上的图形，暴露出所述衬底100的隔离区域I以及第一掺杂阱区域II的部分表面。
请参考图3，以所述第一图形化掩膜层201为掩膜，对所述衬底100进行场注入，在所述隔离区域I内以及第一掺杂阱区域II内同时形成场掺杂区301。
所述场掺杂区301用于避免相邻的器件之间发生漏极穿通造成漏电。该具体所述方式中，所述第一掺杂阱区域II和第二掺杂阱区域III之内将形成P型掺杂阱，为了减少相邻器件之间的漏电流，需要在所述浅沟槽隔离结构101下方形成场掺杂区301。
所述场掺杂区301是用来做高压器件之间的隔离，比如高压NMOS和相邻的高压NMOS可能会因为衬底浓度很低，导致两个器件之间的源或者漏之间穿通而导致漏电；而如果加大相邻器件之间的距离，会导致版图面积过大而不允许，所以一种有效的方式就是在相邻器件的衬底里掺杂一部分硼，这样会阻挡相邻高压NMOS之间的穿通，虽然可以用低压的阱做同样的掺杂，但是低压阱浓度太高，会导致高压NMOS的源漏击穿电压降低，所以才需要增加场掺杂区301。
图示的掺杂区301在实际中是不与低压器件区域相邻的，图示仅作掺杂的示意。
在一个具体实施方式中，所述场注入的掺杂离子为硼，注入剂量为4E12/cm2，能量为200KeV，深度范围
Figure BDA0001650671320000051
该具体所述实施方式中，在所述隔离区域I内形成所述场掺杂区301的同时，在所述第一掺杂阱区域II内也形成所述场掺杂区301。
请参考图4，以所述第一图形化掩膜层201为掩膜，对所述衬底100进行第一掺杂离子注入，在所述隔离区域I内以及第一掺杂阱区域II内同时形成第一掺杂区302。
所述第一掺杂区302位于所述场掺杂区301上方。
该具体实施方式中，所述第一掺杂离子注入包括依次进行的多道浅层掺杂，如阈值调整注入和防穿通离子注入等，这些掺杂调整以使原本在超低压P掺杂阱(LLVPW)里的超低压NMOS的性能和现在低压P掺杂阱(LVPW)里的超低压NMOS的性能一样；通常LLVPW的硼或者氟化硼剂量会比LVPW重，所以第一道掺杂会是硼或者氟化硼。实际应用中，所述第一掺杂离子注入就是用来弥补LLVPW和LVPW之间的掺杂之差，以省掉形成LLVPW光罩。
在本发明的一个具体实施方式中，所述第一掺杂离子注入包括依次进行的阈值调整注入和防穿通离子注入，形成的第一掺杂区302包括阈值调整掺杂区和防穿通掺杂区，所述防穿通掺杂区位于所述阈值调整掺杂区下方。
所述第一掺杂区302以及所述场掺杂区301在形成过程中，均以所述第一图形化掩膜层201作为离子注入掩膜，因此仅需要利用一个光罩，可以节约成本。
在高压隔离区，所述第一掺杂区302的深度和宽度均小于所述浅沟槽隔离结构101的深度和宽度，因此，对所述浅沟槽隔离结构101的隔离效果影响较小，对位于所述浅沟槽隔离结构101下方的场掺杂区301的效果也不会产生影响。
在本发明的其他具体实施方式中，还可以以所述第一图形化掩膜层201为掩膜，先通过第一离子注入在第一掺杂阱区域II内和隔离区域I内形成第一掺杂区302之后，再在所述第一掺杂阱区域II内和隔离区域I内形成场掺杂区301。
请参考图5，在所述衬底100表面形成暴露出所述第一掺杂阱区域II和第二掺杂阱区域III的第二图形化掩膜层202。
首先去除所述第一图形化掩膜层201，可以采用湿法刻蚀工艺去除所述第一图形化掩膜层201；然后再在所述衬底100表面形成所述第二图形化掩膜层202。所述第二图形化掩膜层202的材料可以为光刻胶、氧化硅、氮化硅或氮氧化硅中的至少一种，可以为单层结构或多层堆叠结构。所述第二图形化掩膜层202的形成方法包括：在所述衬底100表面形成第二掩膜材料层，采用用来定义第一掺杂阱区域II和第二掺杂阱区域III的第二光罩，进行光刻刻蚀工艺，将所述第二光罩上的图形转移至所述第二掩膜材料层，形成所述第二图形化掩膜层202。所述第二图形化掩膜层202上的图形，暴露出所述衬底100的第一掺杂阱区域II和第二掺杂阱区域III。
在其他具体实施方式中，可以先在所述衬底100内形成场掺杂区301和第一掺杂区302之后，再在所述衬底100内形成所述浅沟槽隔离结构101，具体的，在所述隔离区域I内形成浅沟槽之后，再在所述浅沟槽内填充隔离材料，形成所述浅沟槽隔离结构，在形成所述浅沟槽的过程中，会将所述隔离区域I内已经形成的第一掺杂区去除，可以彻底消除所述第一掺杂区对隔离区域I的影响。
请参考图6，以所述第二图形化掩膜层202为掩膜，对所述衬底100进行第二离子注入，在所述第一掺杂阱区域II内形成第二掺杂区304，使第一掺杂阱区域II内的第一掺杂区302位于第二掺杂区304内。
进一步地，以所述第二图形化掩膜层202为掩膜，在所述第一掺杂阱区域II和第二掺杂阱区域III内同时形成第二掺杂区304。
该具体实施方式中，所述第一掺杂阱区域II和第二掺杂阱区域III内分别用于形成超低压P掺杂阱(LLVPW)和低压P掺杂阱(LVPW)，均为P型掺杂阱。所述第二掺杂区304可以由多道掺杂工艺形成。
所述第一掺杂阱区域II内要形成的超低压掺杂阱(LLVPW)的深层掺杂浓度要求和第二掺杂阱区域III内要形成的低压P掺杂阱(LVPW)的深层掺杂浓度要求近似，主要区别在于浅层的掺杂浓度。因此，该具体实施方式中，可以以所述第二掺杂阱区域III内要求形成的掺杂阱要求进行所述第二离子注入，在所述第一掺杂阱区域II和第二掺杂阱区域III内均形成第二掺杂区304。至此，在所述第一掺杂阱区域II以及第二掺杂阱区域III内均形成有效的掺杂结构。
所述第二掺杂阱区域III内的第二掺杂区304直接作为所述第二掺杂阱区域III内要求形成的掺杂结构，而所述第一掺杂阱区域II内的第二掺杂区304以及第一掺杂区302共同构成所述第一掺杂区域II内待形成的特定掺杂要求的掺杂结构。具体的，所述第一掺杂阱区域II深层处的掺杂情况与第二掺杂阱区域III深层处的掺杂情况一致，均为第二掺杂区304的一部分，而所述第一掺杂阱区域II的上层包括部分第二掺杂区304和第一掺杂区302，通过形成合适的第一掺杂区302，使得所述第一掺杂阱区域II上层的掺杂结构符合所述第一掺杂阱区域II的掺杂要求。
所述第一掺杂阱区域II内的场掺杂区301可以全部或部分位于所述第二掺杂区304内，对所述第二掺杂区304的影响较小。
在本发明的其他具体实施方式中，也可以先形成第二图形化掩膜层202，以所述第二图形化掩膜层202作为掩膜，在所述第一掺杂阱区域II和第二掺杂阱区域III内形成第二掺杂区304之后，再形成第一图形化掩膜层201，以所述第一图形化掩膜层201为掩膜，形成所述场掺杂区301、以及第一掺杂区302。
上述衬底内掺杂结构的形成过程中，采用第一图形化掩膜层201，在隔离区域I内形成场掺杂区301以减小最终形成的外围电路中，相邻器件之间的漏电流，从而能够提高最终形成的存储器的性能；所述第一图形化掩膜层201不仅暴露出隔离区域I还暴露出第一掺杂阱区域II，因此，进一步采用所述第一图形化掩膜层201，在第一掺杂阱区域II内形成第一掺杂区302，后续再利用第二图形化掩膜层202，在第一掺杂阱区域II和第二掺杂阱区域III内形成第二掺杂区304，第一掺杂阱区域II内的第一掺杂区302和第二掺杂区304共同形成第一掺杂阱区域II内的掺杂结构。
在现有技术中，第一掺杂阱区域II内的掺杂结构和第二掺杂阱区域III内的掺杂结构需要分别形成，因此需要分别采用不同的掩膜层作为掩膜；而如果要形成场掺杂区则需要额外形成一个掩膜层作为形成场掺杂区的掩膜，因此需要三张不同的光罩，成本较高。而本发明的技术方案中，仅需要形成两个图形化掩膜层，即两张光罩，就能够在衬底内形成符合要求的掺杂结构的同时，在衬底内形成场掺杂区，从而在不提高成本的情况下，在衬底内形成场掺杂区，降低相邻器件之间的漏电流。
本发明的具体实施方式中，还提供一种存储器的衬底掺杂结构。
请参考图6，为本发明一具体实施方式的存储器的衬底掺杂结构的示意图。
所述存储器的衬底掺杂结构包括：衬底100，所述衬底100包括隔离区域I和第一掺杂阱区域II。该具体实施方式中，所述衬底100还包括第二掺杂阱区域III。所述衬底100可以为半导体材料，例如为单晶硅衬底、单晶锗衬底、SOI(绝缘底上硅)或GOI(绝缘底上锗)衬底等，所述衬底100还可以为P型掺杂或N型掺杂。本领域技术人员可以根据实际需求选择合适的材料作为衬底，在此不作限定。
图6中所示衬底100作为存储器外围电路的衬底，包括隔离区域I、第一掺杂阱区域II，以及第二掺杂阱区域III。
所述隔离区域I内用于形成各有源区之间的隔离结构，所述第一掺杂区域II和第二掺杂阱区域III内分别用于形成不同掺杂浓度的掺杂结构。所述第一掺杂阱区域II内用于形成超低压P掺杂阱(LLVPW)，所述第二掺杂阱区域III内用于形成低压P掺杂阱(LVPW)。在其他具体实施方式中，所述第一掺杂阱区域II内还可以用于形成超低压N掺杂阱(LLVNW)，所述第二掺杂阱区域III内用于形成低压N掺杂阱(LVNW)。
所述衬底掺杂结构还包括：位于所述隔离区域I内的以及第一掺杂阱区域II内的场掺杂区301，所述隔离区域I内的场掺杂区301能够减少相邻器件之间的漏电流。
所述第一掺杂阱区域II内包括第一掺杂区302和第二掺杂区304，所述第一掺杂区302和第二掺杂区304构成第一掺杂阱区域II内的有效掺杂结构。所述第一掺杂区302可以包括由多道浅层掺杂形成的多个子掺杂区。在一个具体实施方式中，所述第一掺杂区302包括阈值调整掺杂区和防穿通掺杂区。所述阈值调整掺杂区和防穿通掺杂区位于所述第二掺杂区304内，且位于所述场掺杂区301的上方。
所述第二掺杂阱区域III内包括第二掺杂区304，作为所述第二掺杂阱区域III内的有效掺杂结构。
所述隔离区域I内还包括浅沟槽隔离结构101，所述隔离区域I内的场掺杂区301位于所述浅沟槽隔离结构101下方。所述浅沟槽隔离结构101内也具有第一掺杂区302，在其他具体实施方式中，所述浅沟槽隔离区域101内也可以没有所述第一掺杂区302。
在该具体实施方式中，所述场掺杂区301的掺杂离子为硼，深度范围为
Figure BDA0001650671320000091
所述第二掺杂阱区域III内的第二掺杂区304直接作为所述第二掺杂阱区域III内要求形成的掺杂结构，而所述第一掺杂阱区域II内的第二掺杂区304以及第一掺杂区302共同构成所述一掺杂区域II内待形成的特定掺杂要求的掺杂结构。具体的，所述第一掺杂阱区域II深层处的掺杂情况与第二掺杂阱区域III深层处的掺杂情况一致，均为第二掺杂区304的一部分，而所述第一掺杂阱区域II的上层包括部分第二掺杂区304和第一掺杂区302，通过调整第一掺杂区302的掺杂离子及掺杂浓度等参数，使得所述第一掺杂阱区域II上层的掺杂结构符合所述第一掺杂阱区域II的掺杂要求。
所述第一掺杂区302和场掺杂区301的形成区域一致，因此可以通过同一掩膜层形成所述第一掺杂区302和场掺杂区301，再通过另一掩膜层形成所述第二掺杂区304。仅需要两张不同图形的光罩，就能够在第一掺杂阱区域II和第二掺杂阱区域III内形成不同的掺杂结构，同时形成场掺杂区301以减少相邻器件内的漏电流。因此，在不需要额外增加光罩的情况下可以提高存储器的性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种衬底掺杂结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括隔离区域、第一掺杂阱区域和第二掺杂阱区域；
在所述衬底表面形成暴露出所述隔离区域以及所述第一掺杂阱区域的第一图形化掩膜层；
以所述第一图形化掩膜层为掩膜，对所述衬底进行场注入，在所述隔离区域内以及第一掺杂阱区域内同时形成场掺杂区，所述场掺杂区用于避免相邻的器件之间发生漏极穿通造成漏电；
以所述第一图形化掩膜层为掩膜，对所述衬底进行第一掺杂离子注入，在所述隔离区域内以及第一掺杂阱区域内同时形成第一掺杂区；
在所述衬底表面形成暴露出所述第一掺杂阱区域和所述第二掺杂阱区域的第二图形化掩膜层；
以所述第二图形化掩膜层为掩膜，对所述衬底进行第二离子注入，在所述第一掺杂阱区域和第二掺杂阱区域内同时形成第二掺杂区，所述第一掺杂区位于所述第一掺杂阱区域的第二掺杂区内，所述第一掺杂阱区域内的第二掺杂区以及第一掺杂区共同构成所述第一掺杂区域内待形成的特定掺杂要求的掺杂结构，所述第二掺杂阱区域内的第二掺杂区直接作为所述第二掺杂阱区域内要求形成的掺杂结构。
2.根据权利要求1所述的衬底掺杂结构的形成方法，其特征在于，所述第一掺杂区位于所述场掺杂区上方。
3.根据权利要求1所述的衬底掺杂结构的形成方法，其特征在于，还包括：在所述衬底的隔离区域内形成浅沟槽隔离结构，所述隔离区域内的场掺杂区位于所述浅沟槽隔离结构下方。
4.根据权利要求1所述的衬底掺杂结构的形成方法，其特征在于，所述场掺杂区的掺杂离子为硼，深度范围为3000Å~8000 Å。
5.根据权利要求1所述的衬底掺杂结构的形成方法，其特征在于，所述第一掺杂离子注入包括依次进行的阈值调整注入和防穿通离子注入，所述第一掺杂区包括防穿通掺杂区和阈值调整掺杂区，所述防穿通掺杂区位于所述阈值调整掺杂区下方。
6.一种衬底掺杂结构，其特征在于，包括：
衬底，所述衬底包括隔离区域、第一掺杂阱区域和第二掺杂阱区域；
位于所述隔离区域内以及第一掺杂阱区域内的场掺杂区，所述场掺杂区用于避免相邻的器件之间发生漏极穿通造成漏电；
位于所述隔离区域内以及第一掺杂阱区域内的第一掺杂区；
位于所述第一掺杂阱区域内和第二掺杂阱区域内的第二掺杂区，所述第一掺杂区位于所述第一掺杂阱区域的第二掺杂区内，所述第一掺杂阱区域内的第二掺杂区以及第一掺杂区共同构成所述第一掺杂区域内待形成的特定掺杂要求的掺杂结构，所述第二掺杂阱区域内的第二掺杂区直接作为所述第二掺杂阱区域内要求形成的掺杂结构。
7.根据权利要求6所述的衬底掺杂结构，其特征在于，所述第一掺杂区位于所述场掺杂区上方。
8.根据权利要求6所述的衬底掺杂结构，其特征在于，还包括：位于所述衬底的隔离区域内的浅沟槽隔离结构，所述隔离区域内的场掺杂区位于所述浅沟槽隔离结构下方。
9.根据权利要求6所述的衬底掺杂结构，其特征在于，所述场掺杂区的掺杂离子为硼，深度范围为3000Å~8000 Å。
10.根据权利要求6所述的衬底掺杂结构，其特征在于，所述第一掺杂区包括防穿通掺杂区和阈值调整掺杂区，所述防穿通掺杂区位于所述阈值调整掺杂区下方。
CN201810420939.1A 2018-05-04 2018-05-04 衬底掺杂结构及其形成方法 Active CN108615675B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810420939.1A CN108615675B (zh) 2018-05-04 2018-05-04 衬底掺杂结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810420939.1A CN108615675B (zh) 2018-05-04 2018-05-04 衬底掺杂结构及其形成方法

Publications (2)

Publication Number Publication Date
CN108615675A CN108615675A (zh) 2018-10-02
CN108615675B true CN108615675B (zh) 2020-12-11

Family

ID=63661720

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810420939.1A Active CN108615675B (zh) 2018-05-04 2018-05-04 衬底掺杂结构及其形成方法

Country Status (1)

Country Link
CN (1) CN108615675B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430951B2 (en) * 2020-04-24 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell with switching layer comprising one or more dopants
CN114503264A (zh) * 2022-01-04 2022-05-13 长江存储科技有限责任公司 半导体器件、存储器器件及其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI426564B (zh) * 2007-10-31 2014-02-11 Nat Semiconductor Corp 特別適合類比應用之具有場效電晶體的半導體架構之構造與製造
US8610220B2 (en) * 2012-05-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects
US8916442B2 (en) * 2013-01-17 2014-12-23 Globalfoundries Inc. Method of forming step doping channel profile for super steep retrograde well field effect transistor and resulting device
JP2015118972A (ja) * 2013-12-17 2015-06-25 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置の製造方法

Also Published As

Publication number Publication date
CN108615675A (zh) 2018-10-02

Similar Documents

Publication Publication Date Title
CN102214578B (zh) 半导体器件及其制造方法
US7244650B2 (en) Transistor and method for manufacturing the same
CN103247626A (zh) 一种半浮栅器件及其制造方法
US7514738B2 (en) Memory cell and nonvolatile semiconductor memory
US8377783B2 (en) Method for reducing punch-through in a transistor device
KR102424022B1 (ko) 메모리 셀, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 제조 방법
US6730555B2 (en) Transistors having selectively doped channel regions
US20060049445A1 (en) Dram having at least three layered impurity regions between channel holes and method of fabricating same
CN108615675B (zh) 衬底掺杂结构及其形成方法
KR100564629B1 (ko) 이이피롬 소자 및 그 제조 방법
JPH04211178A (ja) 半導体装置の製造方法
US8013388B2 (en) Semiconductor device and method of manufacturing the same
US20060214227A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
US20080012062A1 (en) Eeprom device and method of fabricating the same
US5939757A (en) Semiconductor device having triple well structure
US6762104B2 (en) Method for fabricating semiconductor device with improved refresh characteristics
TWI419210B (zh) 記憶體裝置的製造方法
CN102637730B (zh) 基于埋层n型阱的异质结1t-dram结构及其形成方法
KR20080061377A (ko) 게이트 도핑이 감소한 반도체 구조 및 이를 형성하기 위한방법
CN102347280A (zh) 一种用于形成半导体器件结构的方法
US8349719B2 (en) Semiconductor device and method for fabricating the same
US8237215B2 (en) Silicon on insulator device and method for fabricating the same
CN114242725A (zh) 省去CLDD光罩的Nor Flash器件结构的形成方法
CN114823481A (zh) 半导体器件、制作方法、三维存储器及存储系统
CN114284210A (zh) 半导体器件、制作方法、三维存储器及存储系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant