CN102347280A

CN102347280A - 一种用于形成半导体器件结构的方法

Info

Publication number: CN102347280A
Application number: CN2010102454496A
Authority: CN
Inventors: 居建华; 周地宝; 陈一浸
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-07-29
Filing date: 2010-07-29
Publication date: 2012-02-08
Anticipated expiration: 2030-07-29
Also published as: CN102347280B

Abstract

本发明提供了一种用于形成半导体器件结构的方法，包括提供具有第一区域和第二区域的衬底，第一区域上具有第一栅介电层和第一栅极，第二区域上具有第二栅介电层和第二栅极，在第一区域上形成第一间隙壁绝缘层，在第二区域上形成第二间隙壁绝缘层；在第一间隙壁绝缘层的侧壁上形成第一侧壁间隔层，在第一栅极两侧的衬底中形成第一轻掺杂源/漏区，并进行第一退火工艺，然后去除第一侧壁间隔层，并在第二栅极两侧的衬底中形成第二轻掺杂源/漏区，并进行第二退火工艺；在第一栅极两侧的衬底中和第二栅极两侧的衬底中分别形成第一源/漏极和第二源/漏极。本发明能够在同一芯片上提供满足高功耗核心器件和低功耗核心器件的制作要求的工艺条件。

Description

一种用于形成半导体器件结构的方法

技术领域

本发明涉及半导体制造工艺，特别涉及形成半导体器件结构的方法。

背景技术

随着超大规模集成电路工艺的发展，半导体工艺现已经进入了超深亚微米时代。工艺的发展使得将包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上，形成所谓的SoC(片上系统)。作为SoC重要组成部分的嵌入式存储器，在SoC中所占的比重逐渐增大。在很多诸如嵌入式存储器的设备中包括非易失性存储(NVM)介质，用于在设备断电后存储数据以备设备重新启动后使用。非易失性存储介质包括电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、NAND型闪存、NOR型闪存等。

传统的制作半导体器件结构的方法如图1A至1C所示。

首先，如图1A所示，提供半导体衬底100。半导体衬底100包括浅沟槽隔离区101，浅沟槽隔离区101之间的衬底包含预先形成于其中的N阱或P阱(未示出)。在半导体衬底100的表面沉积一层栅氧化层102。然后在栅氧化层102的表面形成一层多晶硅层，并利用掩膜(未示出)刻蚀形成栅极103。接着进行轻掺杂工艺以形成轻掺杂源/漏区104A与104B。

接着，如图1B所示，在如图1A所示的结构上形成氧化层，并刻蚀形成偏移间隙壁105A与105B。

然后，如图1C所示，在如图1B所示的结构上形成SiN层，并刻蚀形成侧墙106A与106B。接着进行重掺杂工艺以形成源/漏区107A与107B。最后再进行后续的去除部分栅氧化层102等工艺以露出半导体衬底100等后续的工艺。

在半导体器件微型化、高密度化、高速化、高可靠化和系统集成化等需求的推动下，半导体器件的最小特征尺寸已从最初的1毫米发展到现在的28纳米及其以下。在65纳米及其以下节点的技术当中，会出现在具有低功耗核心器件和高功耗核心器件的双核心器件。低功耗核心器件具有较好地静态及动态性能，工艺上要求其有效沟道长度较大以降低漏电流。高功率核心器件具有较高的运行速度，工艺上要求其有效沟道长度较小。而沟道的有效长度与轻掺杂源/漏区的横向长度密切相关，即对低功耗核心器件和高功耗核心器件的制作工艺有着不同的要求。由于低功耗核心器件和高功耗核心器件通常被制作在同一芯片上，这就对如何通过工艺改进而在同一芯片上提供制作低功耗核心器件和高功耗核心器件的工艺条件提出了要求。因此需要一种方法，能够通过该方法在同一芯片上形成有效沟道长度不同的区域，从而在同一芯片上提供满足这两种核心器件的制作要求的工艺条件。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了在同一芯片上形成有效沟道长度不同的区域，本发明提供了一种用于形成半导体器件结构的方法，包括：(a)提供具有第一区域和第二区域的衬底，所述第一区域上具有第一栅介电层和位于所述第一栅介电层之上的第一栅极，所述第二区域上具有第二栅介电层和位于所述第二栅介电层之上的第二栅极，所述第一栅介电层的上表面中未被所述第一栅极覆盖的部分、所述第一栅极的上表面和所述第一栅极的侧壁上具有第一间隙壁绝缘层，所述第二栅介电层的上表面中未被所述第二栅极覆盖的部分、所述第二栅极的上表面及所述第二栅极的侧壁上具有第二间隙壁绝缘层；(b)分别在所述第一栅极两侧的衬底中和所述第二栅极两侧的衬底中形成第一轻掺杂源/漏区和第二轻掺杂源/漏区；(c)在所述第一栅极两侧的衬底中和所述第二栅极两侧的衬底中分别形成第一源/漏极和第二源/漏极，以获得所述半导体器件结构，

优选地，所述步骤(b)包括：先在所述第一间隙壁绝缘层的侧壁上形成第一侧壁间隔层，在所述第一栅极两侧的衬底中形成第一轻掺杂源/漏区，并进行第一退火工艺，然后去除所述第一侧壁间隔层，并在所述第二栅极两侧的衬底中形成第二轻掺杂源/漏区，并进行第二退火工艺；或

优选地，所述步骤(b)包括：先在所述第二栅极两侧的衬底中形成第二轻掺杂源/漏区，并进行第二退火工艺，在所述第一间隙壁绝缘层的侧壁上形成第一侧壁间隔层，在所述第一栅极两侧的衬底中形成第一轻掺杂源/漏区，并进行第一退火工艺，然后去除所述第一侧壁间隔层。

优选地，步骤(c)包括：在形成所述第一源/漏极和第二源/漏极之前，在所述第一间隙壁绝缘层的表面形成第一偏移间隙壁，在所述第一偏移间隙壁的侧壁上形成第一间隙壁，在所述第二间隙壁绝缘层的表面形成第二偏移间隙壁，在所述第二偏移间隙壁的侧壁上形成第二间隙壁。

优选地，所述第一间隙壁绝缘层的材料为氧化硅或氮氧化硅。

优选地，所述第一间隙壁绝缘层厚度为15～100埃。

优选地，所述第二间隙壁绝缘层的材料为氧化硅或氮氧化硅。

优选地，所述第二间隙壁绝缘层的厚度为15～100埃。

优选地，形成所述第一轻掺杂源/漏区时所采用的离子的注入剂量为2×10¹³～1×10¹⁵cm^-2，注入能量为1～10kev。

优选地，形成所述第一轻掺杂源/漏区时所采用的离子的注入剂量为8×10¹⁴～9×10¹⁴cm^-2，注入能量为2～5kev。

优选地，形成所述第二轻掺杂源/漏区时所采用的离子的注入剂量为2×10¹³～2×10¹⁵cm^-2，注入能量为1～10kev。

优选地，形成所述第二轻掺杂源/漏区时所采用的离子的注入剂量为1×10¹⁵～1.5×10¹⁵cm^-2，注入能量为2～5kev。

优选地，所述第一栅介电层的厚度为15～100埃。

优选地，所述第二栅介电层的厚度为9～50埃。

优选地，所述第一退火工艺和所述第二退火工艺均为尖峰退火。

优选地，所述尖峰退火以50～200摄氏度/秒的速度升温。

本发明能够在同一芯片上形成有效沟道长度不同的区域，并且分别进行轻掺杂工艺，从而在同一芯片上提供满足低功耗核心器件和高功耗核心器件的制作要求的工艺条件。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A至图1C是传统的制作半导体器件结构的剖面结构示意图；

图2A至图2D是根据本发明一个方面的一个实施例的示意图；

图3是根据本发明一个方面的一个实施例制作半导体器件结构的工艺流程图；

图4A至图4D是根据本发明一个方面的再一实施例的示意图；

图5是根据本发明一个方面的再一实施例制作半导体器件结构的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何来制作半导体器件结构的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明和权利要求书本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、清晰地辅助说明本发明实施例的目的。需要指出的是，下面所提到的“第一”、“第二”仅用于区分不同的区域或部件。

实施例1

如图2A所示，提供衬底，将在衬底上需形成低功耗核心器件的衬底区域定义为第一区域200A，将在衬底上需形成高功耗核心器件的区域定义为第二区域200B。衬底的材料可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它III-V或II-VI族化合物半导体。衬底还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。典型地衬底中形成隔离区域以提供PMOS和NMOS有源区域之间的隔离。隔离区域可以是浅沟槽隔离或场氧化物隔离区。利用本领域的技术人员公知的常规浅沟槽隔离工艺形成浅沟槽隔离区域。例如，光刻、刻蚀并用沟槽介质填充沟槽可以用于形成浅沟槽隔离区域。本实施例中示出浅沟槽隔离区201。

在第一区域200A与第二区域200B的表面分别形成第一栅介电层202A与第二栅介电层202B，例如可以是单独的氧化层，其形成方法可以是利用氧化工艺在氧蒸气环境中温度约在800～1000摄氏度下将硅衬底氧化形成，第一栅介电层202A厚度例如为15～100埃，第二栅介电层202B的厚度例如为9～50埃。第一栅介电层202A和第二栅介电层202B也可以分别是由氧化层以及在氧化层表面形成的含铪(Hf)的高k(介电常数)材料层，形成方式可以是物理气相沉积(PVD)、化学气相沉积(CVD)或其组合。

然后在第一栅介电层202A与第二栅介电层202B的表面形成多晶硅层，可选地，形成多晶硅层后对多晶硅层进行预掺杂工艺，以提高所形成的半导体器件的性能。接着对多晶硅层进行刻蚀工艺以分别形成位于第一栅介电层202A之上的第一栅极203A和位于第二栅介电层202B之上的第二栅极203B。第一栅极203A与第二栅极203B的材料还可以是金属栅极。可选地，刻蚀形成第一栅极203A和第二栅极203B的同时还可以刻蚀第一栅介电层202A与第二栅介电层202B，使其长度分别与第一栅极203A与第二栅极203B一致。本实施例中将栅介电层保留到后续工艺再进行刻蚀，这样第一栅介电层202A与第二栅介电层202B在随后的工艺中可以对衬底起到保护作用，并且，将刻蚀栅介电层的步骤与后续的刻蚀步骤一起进行，还能够简化工艺。

如图2B所示，在如图2A所示的结构表面分别形成第一间隙壁绝缘层204A和第二间隙壁绝缘层204B，即第一栅介电层202A的上表面中未被第一栅极203A覆盖的部分、第一栅极203A的上表面和第一栅极203A的侧壁上具有第一间隙壁绝缘层204A，在第二栅介电层202B的上表面中未被第二栅极203B覆盖的部分和第二栅极203B的上表面以及第二栅极203B的侧壁上具有第二间隙壁绝缘层204B，形成方式可以是炉管氧化法。第一间隙壁绝缘层204A和第二间隙壁绝缘层204B的材料为氧化物，例如氧化硅或二氧化硅，厚度均大约是15～100埃。第一间隙壁绝缘层204A和第二间隙壁绝缘层204B可以用于保护第一栅极203A和第二栅极203B以避免第一栅极203A和第二栅极203B在随后的刻蚀过程中受到损伤，也可以用于缓解后续工艺中形成的具有一定应力的膜层时对栅极施加的应力，还可以作为后续工艺的刻蚀停止层。

然后在第一间隙壁绝缘层204A的表面形成第一遮蔽层220，材料可以选择为光刻胶或者例如SiON构成的硬掩膜层。以第一遮蔽层220为掩膜，对第二区域200B中进行第二轻掺杂工艺，从而在第二栅极203B两侧的衬底中形成第二轻掺杂源/漏区205B、205B’。可选地，可以先在第一栅介电层202A的上表面中未被第一栅极203A覆盖的部分、第一栅极203A的上表面及第一栅极203A的侧壁上形成第一遮蔽层220，接着对第二区域200B进行第二轻掺杂工艺，然后再形成第一间隙壁绝缘层204A和第二间隙壁绝缘层204B。由于第二栅介电层202B与第二间隙壁绝缘层204B的厚度较薄，即使需要形成轻掺杂区域的衬底处覆盖有这些膜层也不会阻碍轻掺杂时注入衬底的离子。因此，对于第二区域200B而言，其中所形成的第二轻掺杂源/漏区205B、205B’比较靠近第二栅极203B，这样使得将来所形成的高功耗核心器件具有的有效沟道长度较短。第二轻掺杂工艺可以是注入剂量为2×10¹³～2×10¹⁵cm^-2，优选为1×10¹⁵～1.5×10¹⁵cm^-2，注入能量可为1～10kev，优选为2～5kev。然后进行适用于高功耗核心器件的第二退火工艺，例如尖峰退火，可以选取初始温度以50～200摄氏度/秒的速度升温，优选为80～100摄氏度/秒，直到退火温度达到900～1100摄氏度，然后立即降低温度，进行冷却过程。

如图2C所示，去除第一遮蔽层220，去除方式可以采用刻蚀方法或者灰化方法。然后分别在第一间隙壁绝缘层204A和第二间隙壁绝缘层204B的表面形成间隙壁I材料层，材料可以选择SiN，厚度均大约为80～200埃，刻蚀间隙壁I材料层以分别形成第一间隙壁绝缘层204A侧壁上的第一侧壁间隔层206A、206A’和第二间隙壁绝缘层204B侧壁上的第二侧壁间隔层206B、206B’。第一栅极侧壁上的第一间隙壁绝缘层和第一侧壁间隔层共同构成第一侧墙I，第二栅极侧壁上的第二间隙壁绝缘层和第二侧壁间隔层共同构成第二侧墙I。第一侧墙I用于在形成第一轻掺杂源/漏区205A、205A’时充当掩膜。

然后在第二区域200B上，即在第二栅极203B、第二侧壁间隔层206B、206B’以及第二间隙壁绝缘层204B的表面形成第二遮蔽层221，材料可以选择为光刻胶或者例如SiON构成的硬掩膜层。接着以第一侧墙I为掩膜，在第一区域200A中进行适用于低功耗核心器件的第一轻掺杂工艺，从而在第一栅极203A两侧的衬底中形成第一轻掺杂源/漏区205A、205A’。由于第一栅介电层202A与第一间隙壁绝缘层204A的厚度较薄，即使需要形成轻掺杂区域的衬底处覆盖有这些膜层也不会阻碍轻掺杂时注入衬底的离子。此时由于第一间隙壁绝缘层204A的存在，第一轻掺杂源/漏区205A、205A’与第一栅极203A有一定的距离，因此将来所形成低功耗核心器件具有的有效沟道长度较长。第一轻掺杂工艺可以是离子的注入剂量为2×10¹³～1×10¹⁵cm^-2，优选为8×10¹⁴～9×10¹⁴cm^-2，注入能量为1～10kev，优选为2～5kev。然后进行适用于低功耗有效器件的第一退火工艺，例如尖峰退火，可以选取初始温度以50～200摄氏度/秒的速度升温，优选为80～180摄氏度/秒，直到退火温度达到900～1100摄氏度，然后立即降低温度，进行冷却过程。

如图2D所示，去除第二遮蔽层221，去除方式可以采用刻蚀方法或者灰化方法。然后再去除第一侧壁间隔层206A、206A’和第二侧壁间隔层206B、206B’，去除方式可以是利用H₃PO₄溶液的湿法刻蚀。

接着进行形成第一源/漏极209A、209A’和第二源/漏极209B、209B’的步骤：例如，可以在第一间隙壁绝缘层204A和第二间隙壁绝缘层204B的表面分别形成第一偏移间隙壁207A与第二偏移间隙壁207B，材料可以选择为氧化硅，形成方式可以选择为炉管氧化法，厚度均大约为100～300埃。接着在第一偏移间隙壁207A与第二偏移间隙壁207B的表面形成间隙壁II的材料层，材料选择为SiN。然后刻蚀间隙壁II的材料层以在第一偏移间隙壁207A的侧壁上形成第一间隙壁208A、208A’和在第二偏移间隙壁207B的侧壁上形成第二间隙壁208B、208B’。可选地，可在此时将未被第一栅极203A和第一间隙壁208A、208A’覆盖的部分第一偏移间隙壁207A、部分第一间隙壁绝缘层204A、部分第一栅介电层202A以及未被第二栅极203B和第二间隙壁208B、208B’覆盖的部分第二偏移间隙壁207B、部分第二间隙壁绝缘层204B、部分第二栅介电层202B去除。第一栅极侧壁上的第一间隙壁绝缘层、第一偏移间隙壁和第一间隙壁共同构成第一侧墙II，第二栅极侧壁上的第二间隙壁绝缘层、第二偏移间隙壁和第二间隙壁共同构成第二侧墙II。第一侧墙II和第二侧墙II用以在形成第一源/漏极209A、209A’和第二源/漏极209B、209B’时充当掩膜。

然后进行重掺杂工艺，在第一栅极203A两侧的衬底中形成第一源/漏极209A、209A’和在第二栅极203B两侧的衬底中形成第二源/漏极209B、209B’，并通过快速热退火工艺激活源/漏极中的离子。快速热退火工艺可以选择退火温度为1000～1100摄氏度快速退火。由于重掺杂时所采用的能量较大，因此即使衬底上覆盖偏移间隙壁层、间隙壁绝缘层和介电层，也不会阻碍重掺杂时注入衬底的离子。

根据本实施例，能够在同一芯片上形成有效沟道长度不同的区域，并且分别进行轻掺杂工艺，从而在同一芯片上提供满足低功耗核心器件和高功耗核心器件的制作要求的工艺条件。

图3的流程图示出了根据本发明实施例1的用于制作半导体器件的方法的工艺流程图。在步骤301中，提供具有第一区域和第二区域的衬底，第一区域上具有第一栅介电层和位于第一栅介电层之上的第一栅极，第二区域上具有第二栅介电层和位于第二栅介电层之上的第二栅极，第一栅介电层的上表面中未被第一栅极覆盖的部分、第一栅极的上表面和第一栅极的侧壁上具有第一间隙壁绝缘层，第二栅介电层的上表面中未被第二栅极覆盖的部分、第二栅极的上表面及第二栅极的侧壁上具有第二间隙壁绝缘层。在步骤302中，在第二栅极两侧的衬底中形成第二轻掺杂源/漏区，并进行第二退火工艺。在步骤303中，在第一间隙壁绝缘层的侧壁上形成第一侧壁间隔层。在步骤304中，在第一栅极两侧的衬底中形成第一轻掺杂源/漏区，并进行第一退火工艺。在步骤305中，去除第一侧壁间隔层。在步骤306中，在第一栅极两侧的衬底中和第二栅极两侧的衬底中分别形成第一源/漏极和第二源/漏极，以获得半导体器件结构。

实施例2

如图4A所示，其结构的形成过程与图2A所示的结构一致，在此不再赘述。提供衬底，将在衬底上需形成低功耗核心器件的衬底区域定义为第一区域400A，将在衬底上需形成高功耗核心器件的区域定义为第二区域400B。第一区域400A与第二区域400B均具有浅沟槽隔离区401。第一区域400A与第二区域400B的表面分别形成有第一栅介电层402A与第二栅介电层402A，第一栅介电层402A与第二栅介电层402A的表面分别形成有第一栅极403A和第二栅极403B。

如图4B所示，在如图4A所示的结构表面分别形成第一间隙壁绝缘层404A与第二间隙壁绝缘层404B，即在第一栅介电层402A的上表面中未被第一栅极403A覆盖的部分、第一栅极403A的上表面以及第一栅极403A的侧壁上具有第一间隙壁绝缘层404A，在第二栅介电层402B的上表面中未被第二栅极403B覆盖的部分、第二栅极403B的上表面以及第二栅极403B的侧壁上具有第二间隙壁绝缘层404B，形成方式可以是炉管氧化法。第一间隙壁绝缘层404A和第二间隙壁绝缘层404B的材料为氧化物，例如氧化硅和二氧化硅，厚度均大约是15～200埃。第一间隙壁绝缘层和第二间隙壁绝缘层可以用于保护第一栅极403A和第二栅极403B以避免第一栅极403A和第二栅极403B在随后的刻蚀过程中受到损伤，也可以用于缓解后续工艺中形成的具有一定应力的膜层时对栅极施加的应力，还可以作为后续工艺的刻蚀停止层。

接着，分别在第一间隙壁绝缘层404A与第二间隙壁绝缘层404B的表面形成间隙壁I的材料层，材料可以选择为SiN，厚度均大约为80～200埃。刻蚀间隙壁I的材料层以形成第一间隙壁绝缘层404A侧壁上的第一侧壁间隔层406A、406A’和第二间隙壁绝缘层404B侧壁上的第二侧壁间隔层406B、406B’。第一栅极侧壁上的第一间隙壁绝缘层和第一侧壁间隔层共同构成第一侧墙I，第二栅极侧壁上的第二间隙壁绝缘层和第二侧壁间隔层共同构成第二侧墙I。第一侧墙I用于在形成第一轻掺杂源/漏区405A、405A’时充当掩膜。在第二区域400B的表面形成第一遮蔽层420，材料可以选择为光刻胶或者例如SiON构成的硬掩膜层。

接着以第一侧墙I和第一遮蔽层420为掩膜，对第一区域400A中进行适用于低功耗有效器件的第一轻掺杂工艺，从而在第一栅极403A两侧的衬底中形成第一轻掺杂源/漏区405A、405A’。由于栅介电层和间隙壁绝缘层的厚度较薄，即使需要形成轻掺杂区域的衬底上覆盖有这些膜层也不会阻碍轻掺杂时注入衬底的离子。此时由于第一侧墙I的存在，第一轻掺杂源/漏区405A、405A’与第一栅极403A有一定的距离，因此将来所形成低功耗核心器件具有的有效沟道长度较长。第一轻掺杂工艺可以选择为离子注入剂量为2×10¹³～1×10¹⁵cm^-2，优选为8×10¹⁴～9×10¹⁴cm^-2，注入能量可为1～10kev，优选为2～5kev。然后进行适用于低功耗有效器件的第一退火工艺，例如尖峰退火，可以选取初始温度以50～200摄氏度/秒的速度升温，优选为80～180摄氏度/秒，直到退火温度达到900～1100摄氏度，然后立即降低温度，进行冷却过程。

如图4C所示，去除第一遮蔽层420。然后再去除第一侧壁间隔层406A、406A’与第二侧壁间隔层406B、406B’，去除方式可以是利用H₃PO₄溶液的湿法刻蚀。在第一间隙壁绝缘层404A的表面形成第二遮蔽层421，材料可以选择为光刻胶或者例如SiON构成的硬掩膜层。接着以第二遮蔽层421和第二栅极403B为掩膜对第二区域400B进行适用于高功耗核心器件的第二轻掺杂工艺，以在第二栅极403B两侧的衬底中形成第二轻掺杂源/漏区405B、405B’。对于第二区域400B而言，其中所形成的第二轻掺杂源/漏区405B、405B’比较靠近第二栅极403B，因此将来所形成的高功耗核心器件具有的有效沟道长度较短。第二轻掺杂工艺可以是离子注入剂量为2×10¹⁴～2×10¹⁵cm^-2，优选为1×10¹⁵～1.5×10¹⁵cm^-2，注入能量可为1～10kev，优选为2～5kev。然后进行适用于高功耗核心器件的第二退火工艺，例如尖峰退火，可以选取初始温度以50～200摄氏度/秒的速度升温，优选为80～180摄氏度/秒，直到退火温度达到900～1100摄氏度，然后立即降低温度，进行冷却过程。进行第一轻掺杂工艺和第二轻掺杂工艺时，由于第一栅介电层402A与第二栅介电层402B、第一再氧化层404A与第二再氧化层404B的厚度较薄，即使需要进行掺杂区域的衬底上覆盖有栅介电层也不会阻碍轻掺杂工艺时注入衬底的离子。

如图4D所示，去除第二遮蔽层421，去除方式可以采用刻蚀方法或者灰化方法。然后进行形成第一源/漏极409A、409A’和第二源/漏极409B、409B’的步骤：例如，可以在第一间隙壁绝缘层404A和第二间隙壁绝缘层404B的表面分别形成第一偏移间隙壁407A与第二偏移间隙壁407B，材料可以选择为氧化硅或二氧化硅，形成方式可以选择为炉管氧化法，厚度均大约为100～300埃。接着在第一偏移间隙壁407A与第二偏移间隙壁407B的表面形成间隙壁II材料层，材料可以选择为SiN，通过刻蚀方法形成第一间隙壁408A、408A’和第二间隙壁408B、408B’。可选地，可将未被第一栅极403A和第一间隙壁408A、408A’覆盖的部分第一偏移间隙壁407A、部分第一间隙壁绝缘层404A、部分第一栅介电层402A以及未被第二栅极403B和第二间隙壁408B、408B’覆盖的部分第二偏移间隙壁407B、部分第二间隙壁绝缘层404B、部分第二栅介电层402B去除。第一栅极侧壁上的第一间隙壁绝缘层、第一偏移间隙壁和第一间隙壁共同构成第一侧墙II，第二栅极侧壁上的第二间隙壁绝缘层、第二偏移间隙壁和第二间隙壁共同构成第二侧墙II。第一侧墙II和第二侧墙II用以在形成第一源/漏极409A、409A’和第二源/漏极409B、409B’时充当掩膜。

然后进行重掺杂工艺，以在第一栅极403A两侧的衬底中形成第一源/漏极409A、409A’和在第二栅极403B两侧的衬底中形成第二源/漏极409B、409B’，并通过快速热退火工艺激活源/漏极中的离子。快速热退火工艺可以选择退火温度为1000～1100摄氏度快速退火。由于重掺杂时所采用的能量较大，因此即使衬底上覆盖偏移间隙壁层、间隙壁绝缘层和介电层，也不会阻碍重掺杂时注入衬底的离子。

根据本实施例，能够在同一芯片上形成有效沟道长度不同的区域，并且分别进行轻掺杂工艺，从而在同一芯片上依次提供满足低功耗核心器件和高功耗核心器件的制作要求的工艺条件。而且发明人还发现，具有应用本实施例制作的双核心器件的产品其整体性能更加优良。这可能是由于将形成第二轻掺杂源/漏区405B、405B’的步骤放在形成第一轻掺杂源/漏区405A、405A’之后，避免了进行第一退火工艺时可能出现的第二轻掺杂源/漏区405B、405B’中的离子向第二栅极403B底部的沟道中的扩散，这样就不会出现将来所形成的高功耗核心器件的有效沟道长度过度缩短而导致的短沟道效应和漏电流过大、半导体器件整体性能下降等一系列问题。而由于第一轻掺杂源/漏区405A、405A’与第一栅极403A底部的沟道有一定的距离，因此第一轻掺杂源/漏区405A、405A’也向第一栅极403A底部的沟道中扩散一定的距离形成缓变型浓度分布，从而减小源/漏区与沟道间形成的PN结漏电流，其对将来所形成的低功耗核心器件的整体性能提高是非常有利的。

图5的流程图示出了根据本发明实施例2的用于制作半导体器件的方法的工艺流程图。在步骤501中，提供具有第一区域和第二区域的衬底，第一区域上具有第一栅介电层和位于第一栅介电层之上的第一栅极，第二区域上具有第二栅介电层和位于第二栅介电层之上的第二栅极，第一栅介电层的上表面中未被第一栅极覆盖的部分、第一栅极的上表面和第一栅极的侧壁上具有第一间隙壁绝缘层，第二栅介电层的上表面中未被第二栅极覆盖的部分、第二栅极的上表面及第二栅极的侧壁上具有第二间隙壁绝缘层。在步骤502中，在第一间隙壁绝缘层的侧壁上形成第一侧壁间隔层。在步骤503中，在第一栅极两侧的衬底中形成第一轻掺杂源/漏区，并进行第一退火工艺。在步骤504中，去除第一侧壁间隔层。在步骤505中，在第二栅极两侧的衬底中形成第二轻掺杂源/漏区，并进行第二退火工艺。在步骤506中，在第一栅极两侧的衬底中和第二栅极两侧的衬底中分别形成第一源/漏极和第二源/漏极，以获得半导体器件结构。

根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式动态随机存取存储器)、射频器件或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种用于形成半导体器件结构的方法，包括：

(a)提供具有第一区域和第二区域的衬底，所述第一区域上具有第一栅介电层和位于所述第一栅介电层之上的第一栅极，所述第二区域上具有第二栅介电层和位于所述第二栅介电层之上的第二栅极，所述第一栅介电层的上表面中未被所述第一栅极覆盖的部分、所述第一栅极的上表面和所述第一栅极的侧壁上具有第一间隙壁绝缘层，所述第二栅介电层的上表面中未被所述第二栅极覆盖的部分、所述第二栅极的上表面及所述第二栅极的侧壁上具有第二间隙壁绝缘层；

(b)分别在所述第一栅极两侧的衬底中和所述第二栅极两侧的衬底中形成第一轻掺杂源/漏区和第二轻掺杂源/漏区；

(c)在所述第一栅极两侧的衬底中和所述第二栅极两侧的衬底中分别形成第一源/漏极和第二源/漏极，以获得所述半导体器件结构。

2.如权利要求1所述的方法，其特征在于，所述步骤(b)包括：

先在所述第一间隙壁绝缘层的侧壁上形成第一侧壁间隔层，在所述第一栅极两侧的衬底中形成第一轻掺杂源/漏区，并进行第一退火工艺，然后去除所述第一侧壁间隔层，并在所述第二栅极两侧的衬底中形成第二轻掺杂源/漏区，并进行第二退火工艺。

3.如权利要求1所述的方法，其特征在于，所述步骤(b)包括：

先在所述第二栅极两侧的衬底中形成第二轻掺杂源/漏区，并进行第二退火工艺，在所述第一间隙壁绝缘层的侧壁上形成第一侧壁间隔层，在所述第一栅极两侧的衬底中形成第一轻掺杂源/漏区，并进行第一退火工艺，然后去除所述第一侧壁间隔层。

4.如权利要求1-3中任一项所述的方法，其特征在于，步骤(c)包括：在形成所述第一源/漏极和第二源/漏极之前，在所述第一间隙壁绝缘层的表面形成第一偏移间隙壁，在所述第一偏移间隙壁的侧壁上形成第一间隙壁，在所述第二间隙壁绝缘层的表面形成第二偏移间隙壁，在所述第二偏移间隙壁的侧壁上形成第二间隙壁。

5.如权利要求1-3中任一项所述的方法，其特征在于，所述第一间隙壁绝缘层的材料为氧化硅或氮氧化硅。

6.如权利要求5所述的方法，其特征在于，所述第一间隙壁绝缘层厚度为15～100埃。

7.如权利要求1-3中任一项所述的方法，其特征在于，所述第二间隙壁绝缘层的材料为氧化硅或氮氧化硅。

8.如权利要求7所述的方法，其特征在于，所述第二间隙壁绝缘层的厚度为15～100埃。

9.如权利要求1-3中任一项所述的方法，其特征在于，形成所述第一轻掺杂源/漏区时所采用的离子的注入剂量为2×10¹³～1×10¹⁵cm^-2，注入能量为1～10kev。

10.如权利要求9所述的方法，其特征在于，形成所述第一轻掺杂源/漏区时所采用的离子的注入剂量为8×10¹⁴～9×10¹⁴cm^-2，注入能量为2～5kev。

11.如权利要求1-3中任一项所述的方法，其特征在于，形成所述第二轻掺杂源/漏区时所采用的离子的注入剂量为2×10¹³～2×10¹⁵cm^-2，注入能量为1～10kev。

12.如权利要求11所述的方法，其特征在于，形成所述第二轻掺杂源/漏区时所采用的离子的注入剂量为1×10¹⁵～1.5×10¹⁵cm^-2，注入能量为2～5kev。

13.如权利要求1-3中任一项所述的方法，其特征在于，所述第一栅介电层的厚度为15～100埃。

14.如权利要求1-3中任一项所述的方法，其特征在于，所述第二栅介电层的厚度为9～50埃。

15.如权利要求1-3中任一项所述的方法，其特征在于，所述第一退火工艺和所述第二退火工艺均为尖峰退火。

16.如权利要求15所述的方法，其特征在于，所述尖峰退火以50～200摄氏度/秒的速度升温。

17.一种包含由权利要求1～16中任一项所述的方法形成的半导体器件结构的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式动态随机存取存储器和射频器件。

18.一种包含由权利要求1～16中任一项所述的方法形成的半导体器件结构的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。