KR101252325B1 - 게이트 도핑이 감소한 반도체 구조 및 이를 형성하기 위한방법 - Google Patents

게이트 도핑이 감소한 반도체 구조 및 이를 형성하기 위한방법 Download PDF

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Abstract

반도체 구조(10)는 메모리 영역(34) 및 로직 영역(36)이 있는 기판(12)을 포함한다. 제1 p형 디바이스는 메모리 영역(34)에 형성하고, 제2 p형 디바이스는 로직 영역(36)에 형성한다. 제1 p형 디바이스의 반도체 게이트의 적어도 한 부분은 제2 p형 디바이스의 반도체 게이트의 적어도 한 부분보다 p형 불순물 농도가 낮다. 제1 및 제2 p형 디바이스의 반도체 게이트 각각은 0이 아닌 p형 불순물 농도를 갖는다.
반도체 구조, 메모리 영역, 로직 영역, 반도체 게이트, 불순물 농도

Description

게이트 도핑이 감소한 반도체 구조 및 이를 형성하기 위한 방법{SEMICONDUCTOR STRUCTURE WITH REDUCED GATE DOPING AND METHODS FOR FORMING THEREOF}
본 발명은 일반적으로는 반도체 구조 및 방법에 관한 것으로서, 특히 게이트 도핑이 감소한 반도체 구조 및 이를 형성하기 위한 방법에 관한 것이다.
메모리 디바이스와 같은 집적회로의 전력 요건을 낮추는 저전력 반도체 구조가 더욱 요구되고 있다. SRAM과 같은 메모리 디바이스는 통상적으로 비트셀을 사용하여 구현하는데, 그 성능은 비트셀을 구현하는 데 이용한 반도체 기법을 포함하는 수많은 파라미터의 함수이다. 그 중에서도 SRAM 비트셀 기능 및 성능은 비트셀의 기록 마진에 좌우된다. 기록 마진이 높을수록 낮은 전압을 이용하여 비트셀의 상태를 변경할 수 있다. 전압이 낮아짐에 따라 비트셀 및 비트셀을 사용하는 메모리에 의한 전력 소모가 낮아진다. 그러나 종래의 메모리 디바이스는 비트셀의 상태 변경을 수행하는 데 높은 전압을 요구하여 전력 소모가 높다. 따라서, SRAM과 같은 메모리 디바이스에 대한 판독 성능을 저하하지 않으면서 비트셀에 대한 기록 마진이 높은 개선된 반도체 구조가 필요하다.
본 발명은 예로서 예시하고, 첨부한 도면에 의해 한정하지 않고, 도면에서 유사한 참조부호는 유사한 구성요소를 나타낸다.
도 1은 메모리 영역 및 로직 영역이 있는 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다.
도 2는 게이트층 및 로직 디바이스를 위한 p형 임플랜테이션이 있는 도 1의 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다.
도 3은 확산 감소 임플란트가 있는 도 2의 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다.
도 4는 확산 감소 임플란트를 도 3의 프로세스 스텝과 상이한 스텝에서 수행하는 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다.
도 5는 소스/드레인 임플란트가 있는 도 4의 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다.
도 6은 소스/드레인 영역 및 스페이서가 있는 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다.
도 7은 하드 마스크가 있는 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다.
도 8은 소스/드레인 영역 및 스페이서가 있는 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다.
도 9는 소스/드레인 영역 및 스페이서가 있는 도 8의 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다.
본 기술분야의 숙련자는, 도면의 구성요소는 간단하고 명확하게 예시하고, 스케일대로 도시할 필요는 없다는 점을 인식한다. 예를 들어 도면의 구성요소 중 일부의 치수는 본 발명의 실시예의 이해를 돕도록 다른 구성요소에 비하여 상대적으로 과장할 수도 있다.
한 양상에서, 반도체 구조를 형성하기 위한 방법을 제공한다. 본 방법은 메모리 영역 및 로직 영역이 있는 기판을 마련하는 단계를 포함한다. 본 방법은 메모리 영역에 제1 p형 디바이스를 그리고 로직 영역에 제2 p형 디바이스를 형성하는 단계를 더 포함하고, 제1 p형 디바이스의 반도체 게이트의 적어도 한 부분은 제2 p형 디바이스의 반도체 게이트의 적어도 한 부분보다 p형 불순물 농도가 낮고, 제1 및 제2 p형 디바이스의 반도체 게이트 각각은 0이 아닌 p형 불순물 농도를 갖는다.
다른 양상에서, 반도체 구조를 형성하기 위한 방법을 제공한다. 본 방법은 메모리 영역 및 로직 영역이 있는 기판을 마련하는 단계를 포함한다. 본 방법은 게이트 유전체층 위에 반도체 게이트층을 형성하는 단계를 더 포함한다. 본 방법은 반도체 게이트층을 패터닝하여 메모리 영역에 제1 반도체 게이트를 그리고 로직 영역에 제2 반도체 게이트를 형성하는 단계를 더 포함하고, 제1 반도체 게이트의 적어도 한 부분은 제2 반도체 게이트의 한 부분보다 제1 도전형의 불순물 농도가 낮다. 본 방법은 메모리 영역에 확산 감소 임플란트를 수행하는 단계를 더 포함한다. 본 방법은 제1 반도체 게이트에 인접한 기판에 소스/드레인 영역을 형성하는 단계를 더 포함한다.
또 다른 양상에서, 반도체 구조는 메모리 영역 및 로직 영역이 있는 기판을 포함한다. 본 반도체 구조는 메모리 영역 내 제1 p형 디바이스를 더 포함한다. 본 반도체 구조는 로직 영역 내 제2 p형 디바이스를 더 포함하고, 제1 p형 디바이스의 반도체 게이트의 적어도 한 부분은 제2 p형 디바이스의 반도체 게이트의 적어도 한 부분보다 p형 불순물 농도가 낮고, 제1 및 제2 p형 디바이스의 반도체 게이트 각각은 0이 아닌 p형 불순물 농도를 갖는다.
도 1은 메모리 영역(34) 및 로직 영역(36)이 있는 반도체 구조(10)의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다. 이온 주입법과 같은 반도체 처리 기법을 이용하여 p형 기판(12), p형 웰 영역(14,18) 및 n형 웰 영역(16,20)을 형성할 수도 있다. p형 웰 영역(14,18) 및 n형 웰 영역(16,20)은 STI(shallow trench isolation)의 역할을 할 수도 있는 유전체(22,24,26)를 통해 분리되어 있다. 반도체 구조(10)의 서로 다른 영역은 메모리 영역(34) 및 로직 영역(36)의 역할을 할 수도 있다. 예로서, 메모리 영역(34)은 SRAM 비트셀과 같은 메모리 디바이스를 포함할 수도 있는 반면 로직 영역(36)은 로직 디바이스를 포함할 수도 있다. 이 프로세스 스텝의 부분으로서, 게이트층(30)은 게이트 유전체층(28)의 상부에 퇴적할 수도 있다. 예로서, 게이트층(30)은 적절한 반도체 물질일 수도 있다.
도 1을 참조하면, p형 블랭킷 임플란트(blanket implant)(32)를 게이트층(30)에 주입할 수도 있다. p형 블랭킷 임플란트(32)를 게이트층(30)의 한 부분 또는 전체 게이트층(30)에 주입할 수도 있다. 붕소, BF2, 인듐, 갈륨과 같은 적절 한 p형 불순물 및/또는 다른 적절한 불순물을 사용할 수도 있다. 예로서, 붕소의 주입 에너지는 5 내지 15keV 범위일 수도 있다. 예로서, 붕소의 적량은 제곱 센티미터당 1e14 원자 내지 제곱 센티미터당 1e15 원자 범위일 수도 있다. 이로 인해, 메모리 영역(34) 내 p형 디바이스의 반도체 게이트에서의 누적 p형 농도는 대략 세제곱 센티미터당 1e18 원자 내지 세제곱 센티미터당 5e19 원자 범위가 될 수도 있다. p형 불순물의 반도체 게이트에서의 비슷한 도핑 농도는 게이트 적층 동안 인-시츄 도핑(in-situ doping)과 같은 다른 적절한 기법을 이용하여 얻을 수도 있다. 예로서, 도 1에서 게이트층(30)은 게이트 적층 동안 인-시츄 도핑할 수도 있다.
p형 불순물에 대한 적량은 로직 영역(36) 내 p형 디바이스의 게이트 영역의 적어도 일부에 대한 도핑 농도보다 메모리 영역(34) 내 p형 디바이스의 게이트 영역의 적어도 일부에 대한 도핑 농도가 상대적으로 낮아지도록 선택할 수도 있다. 특히, 메모리 영역(34) 내 게이트 유전체 위의 게이트 영역의 적어도 일부는 로직 영역(36) 내 게이트 유전체 위의 게이트 영역의 적어도 일부보다 도핑 농도가 낮을 수도 있다. 본 명세서에 사용하는 용어 "도핑 농도"는 활성 불순물 농도를 의미한다. 메모리 영역(34) 및 로직 영역(36)에 대응하는 n형 디바이스는 종래의 반도체 처리 기법을 이용하여 도핑할 수도 있다. 그러나 도핑 농도는 p형 블랭킷 임플란트(32)에 따라 변경할 필요가 있을 수도 있다. 어떤 경우, 메모리 영역(34) 내 p형 디바이스를 위한 게이트 영역 및 로직 영역(36) 내 p형 디바이스를 위한 게이트 영역에 대한 도핑 농도는 0이 아닐 수도 있다. 도 1은 n형 및 p형 웰 영역 둘 다를 도시하지만, 본 발명의 실시예는 p형 웰 영역 없이 구현할 수도 있다.
도 2는 게이트층 및 로직 디바이스를 위한 p형 임플랜테이션(implantation)이 있는 도 1의 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다. 이 프로세스 스텝의 부분으로서, 로직 영역(36)에 대응하는 p형 디바이스는 p형 임플란트(40)를 이용하여 메모리 영역(34)에 대응하는 p형 디바이스보다 더욱 많이 도핑할 수도 있다. 대안으로, 로직 영역(36)에 대응하는 p형 디바이스는 메모리 영역(34)에 대응하는 p형 디바이스와 동일한 불순물 레벨로 도핑할 수도 있다. 메모리 영역(34) 내 p형 디바이스는 SRAM 비트셀을 위한 부하 디바이스 또는 풀-업(pull-up) 디바이스로서 사용할 수도 있다. 메모리 영역(34) 내 n형 디바이스는 SRAM 비트셀을 위한 래치 및/또는 패스-게이트(pass-gate) 디바이스로서 사용할 수도 있다. 도시한 바와 같이, 로직 영역(36)에 대응하는 p형 디바이스 외의 디바이스는 마스크(38)를 사용하여 덮을 수도 있다. 도시하지 않았지만, n형 디바이스는 종래의 반도체 처리 기법을 이용하여 도핑할 수도 있다.
도 3은 확산 감소 임플란트(44)의 임플랜테이션이 있는 도 2의 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다. 이 프로세스의 부분으로서, 반도체 구조(10)는 마스킹층(42)을 사용하여 메모리 영역(34)에 대응하는 p형 디바이스를 제외한 모든 지점을 덮을 수도 있다. 다음으로, 확산 감소 임플란트(44)를 메모리 영역(34)에 대응하는 p형 디바이스에 주입할 수도 있다. 도 2에 도시하지 않았지만, 확산 감소 임플란트(44)를 메모리 영역(34) 및 로직 영역(36) 둘 다에 대응하는 p형 디바이스에 주입할 수도 있지만, 메모리 영역(34) 내 p형 디바이스가 더 많은 양의 확산 감소 임플란트를 받는다. 예로서, 확산 감소 임플란트(44)는 질소, 탄소 및 게르마늄을 포함할 수도 있다. 예로서, 질소의 주입 에너지는 2 내지 10keV 범위일 수도 있다. 예로서, 질소의 적량은 제곱 센티미터당 5e14 원자 내지 제곱 센티미터당 5e15 원자 범위일 수도 있다. 예로서, 탄소의 주입 에너지는 5 내지 10keV 범위일 수도 있다. 예로서, 탄소의 적량은 제곱 센티미터당 5e14 원자 내지 제곱 센티미터당 5e15 원자 범위일 수도 있다. 한 실시예에서, p형 블랭킷 임플란트(32)에 관하여 도 1에 도시한 스텝을 수행하기보다는 마스크(42)를 사용하여 메모리 영역(34)에 대응하는 p형 디바이스로의 p형 임플란트를 수행할 수도 있다. 확산 감소 임플란트(44)는 p형 임플란트를 주입하기 전 또는 후에 주입할 수도 있다.
도 4는 확산 감소 임플란트를 도 3의 프로세스 스텝과 다른 스텝에서 수행하는 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다. 도시한 바와 같이, 확산 감소 임플란트(56)는 게이트(46,48,50,52) 및 스페이서(spacer)(60,62,64,66)가 형성된 후 주입할 수도 있다. 이 스텝의 부분으로서, 마스크(54)를 사용하여 메모리 영역(34)에 있지 않은 p형 디바이스를 덮을 수도 있다. 확산 감소 임플란트(56)는 질소, 탄소 또는 게르마늄일 수도 있고, 도 3과 관련하여 상술한 것과 비슷한 주입 에너지 및 적량을 포함할 수도 있다. 도 4는 스페이서(60,62,64,66)를 도시하지만, 확산 감소 임플란트(56)는 이러한 스페이서가 형성되기 전에 주입할 수도 있다.
도 5는 소스/드레인 임플란트가 있는 도 4의 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다. 이 스텝의 부분으로서, 소스/드레인 임플란트(58)는 소스-드레인 영역(68,70)을 형성하도록 종래의 반도체 처리 기법을 이용하여 주입할 수도 있다. 소스/드레인 영역은 임플랜테이션 외 다른 기법, 예컨대 인-시츄 도핑 에피택셜 성장을 이용하여 형성할 수도 있다. 이 스텝은 도 4의 스텝 전 또는 후에 수행할 수도 있다. 소스/드레인 임플란트(58)를 주입한 후, 반도체 구조(10)의 다른 디바이스를 위한 소스/드레인 임플란트를 수행할 수도 있다. 다음으로, 소스/드레인 영역(68,70)은 불순물을 활성화하도록 어닐링할 수도 있다. 소스/드레인 영역(68,70)은 확산을 최소화하도록 저열 버짓 어닐(low thermal budget anneal)을 이용하여 어닐링할 수도 있다.
도 6은 형성된 소스-드레인 영역 및 스페이서가 있는 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다. 메모리 영역(34)에 대응하는 p형 디바이스는 로직 영역(36)에 대응하는 p형 디바이스의 게이트 영역의 도핑 농도와 비교하여 게이트 영역에 대한 도핑 농도가 상대적으로 낮을 수도 있다. 추가 및/또는 대안으로, 메모리 영역(34) 내 p형 디바이스만이 도 3 또는 4에 관하여 상술한 바와 같은 확산 감소 임플란트를 포함할 수도 있다. 메모리 영역(34) 내 p형 디바이스에서의 게이트 영역에 대한 도핑 농도가 낮을수록 메모리 영역(34) 내 반도체 디바이스를 위한 전류는 낮아지는 반면 임계 전압에 대해서는 최소한으로 영향을 미치게 된다. SRAM 비트셀에서의 부하 디바이스로서 사용되는 경우, 이러한 약한 디바이스(weaker device)로 인해 비트셀에 기록하는 데 필요한 전압은 낮아지게 된다.
도 7은 하드 마스크(72)가 있는 반도체 구조의 도면이고, 본 발명의 한 실시 예의 프로세스 스텝과 일치한다. 하드 마스크(72)는 종래의 반도체 처리 기법을 이용하여 게이트층(30) 위에 형성할 수도 있다. 예로서, 하드 마스크는 실리콘 질화물, 실리콘 산화물, 실리콘 산-질화물 또는 다결정 실리콘 게르마늄, 또는 다른 적절한 물질 및 그 조합을 포함할 수도 있다. 이 스텝은 도 1, 2 및 3에 도시한 스텝 후에 수행할 수도 있다. 다음으로, 게이트층(30) 및 하드 마스크(72)는 게이트 영역을 형성하도록 패터닝 및 에칭할 수도 있다. 그 다음, 하드 마스크(72)는 메모리 영역(34) 내 p형 디바이스의 게이트 영역 위를 제외한 게이트 영역으로부터 제거할 수도 있다. 도 8을 참조하면, 메모리 영역(34) 내 p형 디바이스 위에 게이트(78) 및 하드 마스크 부분(74)이 있는 게이트 스택이 형성된다.
도 8은 소스-드레인 영역 및 스페이서가 있는 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다. 이 스텝의 부분으로서, 소스/드레인 임플란트(94)는 소스-드레인 영역(96,98)을 형성하도록 종래의 반도체 처리 기법을 이용하여 주입할 수도 있다. 예로서, 마스크(92)는 이 스텝의 부분으로서 n형 디바이스를 덮는 데 사용할 수도 있다. 하드 마스크 부분(74)은 메모리 영역(34) 내 p형 디바이스에 대응하는 게이트(78)로의 소스/드레인 임플란트(94)를 차단할 수도 있다. 따라서, 메모리 영역(34) 내 p형 디바이스는 소스/드레인 임플란트(94)로부터 불순물을 받지 않는 게이트를 구비할 수도 있다. 스페이서(84,86,88,90)는 소스/드레인 임플란트(94) 전에 형성할 수도 있다. 할로 임플랜테이션(halo implantation) 및 익스텐션 임플랜테이션(extension implantation)과 같은 추가 스텝은 스페이서(84,86,88,90)를 형성하기 전에 수행할 수도 있다.
도 9는 소스/드레인 영역 및 스페이서가 있는 도 8의 반도체 구조의 도면이고, 본 발명의 한 실시예의 프로세스 스텝과 일치한다. 하드 마스크(74)는 종래의 에칭 기법을 이용하여 제거할 수도 있다.
상술한 프로세스 및 반도체 구조는 p형 디바이스의 예시적인 낮은 농도 도핑을 이용하여 기술하지만, n형 디바이스는 본 발명의 다른 실시예와 일치하는 낮은 농도 불순물로 도핑할 수도 있다. 따라서, SRAM이 n형 디바이스를 부하 디바이스로서 그리고 p형 디바이스를 래치 디바이스로서 사용하는 예에서, 메모리 영역(34)에 대응하는 n형 디바이스는 낮은 불순물 농도로 도핑할 수도 있어 약한 n형 디바이스가 된다. 약한 n형 디바이스는, 약한 n형 디바이스를 부하 디바이스로서 사용하는 SRAM의 기록 마진을 개선할 수도 있다. 메모리 영역(34) 및 로직 영역(36)에 대응하는 p형 디바이스는 종래의 반도체 처리 기법을 이용하여 도핑할 수도 있다. 추가로, 상술한 프로세스 및 반도체 구조는 평면 구조를 이용하여 기술하지만, 상술한 프로세스를 이용하여 비-평면 프로세스 및 반도체 구조를 또한 형성할 수도 있다. 따라서, 예를 들어 FinFET 및 비슷한 다른 비-평면 구조를 또한 형성할 수도 있다.
이점, 다른 장점 및 문제에 대한 해결책은 특정 실시예에 관하여 상술하였다. 그러나 발생하거나 더욱 명백해지는 다른 이점, 장점 또는 해결책을 야기할 수도 있는 이점, 장점, 문제에 대한 해결책 및 다른 구성요소는 결정적이거나, 필수적이거나, 본질적인 특징 혹은 청구범위의 일부 또는 모든 구성요소로서 해석하지는 않는다. 본 명세서에서 사용한 용어 "포함한다", "포함하는" 또는 어떤 다른 변형은 한정적이지 않은 포함의 범위를 포함하고, 구성요소의 리스트를 포함하는 프로세스, 방법, 물품 또는 장치는 그러한 구성요소만을 포함하는 것이 아니라 그와 같은 프로세스, 방법, 물품 또는 장치에 명백하게 열거되거나 내재하여 있지 않은 다른 구성요소를 포함할 수도 있다.

Claims (22)

  1. 반도체 구조를 형성하기 위한 방법으로서,
    메모리 영역 및 로직 영역을 갖는 기판을 제공하는 단계와,
    상기 메모리 영역에 제1 p형 디바이스를 형성하고 상기 로직 영역에 제2 p형 디바이스를 형성하는 단계
    를 포함하고,
    상기 제1 p형 디바이스의 반도체 게이트의 적어도 일부는 상기 제2 p형 디바이스의 반도체 게이트의 적어도 일부보다 p형 불순물 농도가 낮고, 상기 제1 p형 디바이스 및 제2 p형 디바이스의 반도체 게이트들 각각은 0이 아닌 p형 불순물 농도를 가지며,
    상기 형성 단계는, 상기 제1 p형 디바이스 및 상기 제2 p형 디바이스에 대응하는 반도체 게이트층에서 확산 감소 임플란트를 수행하는 단계를 더 포함하고,
    상기 메모리 영역은 p형 디바이스들을 갖는 제1 디바이스 영역 및 n형 디바이스들을 갖는 제2 디바이스 영역을 더 포함하고, 상기 확산 감소 임플란트는, 상기 제1 p형 디바이스 및 제2 p형 디바이스의 반도체 게이트들을 형성하기 전에, 상기 메모리 영역의 상기 제1 디바이스 영역 내의 반도체 게이트층에서만 수행되는 반도체 구조 형성 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 반도체 구조를 형성하기 위한 방법으로서,
    메모리 영역 및 로직 영역을 갖는 기판을 제공하는 단계와,
    상기 기판 위에 게이트 유전체층을 형성하는 단계와,
    상기 게이트 유전체층 위에 반도체 게이트층을 형성하는 단계와,
    상기 반도체 게이트층을 패터닝하여 상기 메모리 영역에 제1 반도체 게이트를 형성하고 상기 로직 영역에 제2 반도체 게이트를 형성하는 단계 - 상기 제1 반도체 게이트의 적어도 일부는 상기 제2 반도체 게이트의 적어도 일부보다 제1 도전형의 불순물 농도가 낮음 - 와,
    상기 메모리 영역에서 확산 감소 임플란트를 수행하는 단계와,
    상기 제1 반도체 게이트에 인접하게, 상기 기판에 소스/드레인 영역을 형성하는 단계
    를 포함하며,
    상기 메모리 영역은 상기 제1 도전형의 디바이스들을 갖는 제1 디바이스 영역 및 제2 도전형의 디바이스들을 갖는 제2 디바이스 영역을 더 포함하고, 상기 확산 감소 임플란트는, 상기 제1 반도체 게이트 및 제2 반도체 게이트를 형성하기 전에, 상기 메모리 영역의 상기 제1 디바이스 영역 내의 반도체 게이트층에서만 수행되는 반도체 구조 형성 방법.
  11. 제10항에 있어서,
    상기 제1 도전형을 갖는 제1 임플란트를 상기 반도체 게이트층에 수행하는 단계를 더 포함하는 반도체 구조 형성 방법.
  12. 제11항에 있어서,
    상기 제1 임플란트는 블랭킷 임플란트로서 수행되는 반도체 구조 형성 방법.
  13. 제11항에 있어서,
    상기 메모리 영역 내의 상기 반도체 게이트층을 마스킹하면서 상기 로직 영역 내의 상기 반도체 게이트층에 상기 제1 도전형을 갖는 제2 임플란트를 수행하는 단계를 더 포함하고, 상기 제2 임플란트는 상기 제1 임플란트 전 또는 후에 수행되는 반도체 구조 형성 방법.
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