KR20010054161A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 MOSFET에 형성되는 보이드(Void)의 발생을 방지하여 MOSFET의 특성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판에 각각 nMOSFET와 pMOSFET가 형성될 영역을 정의하는 단계와, 상기 반도체 기판의 일정영역에 소자간 격리를 위한 소자 격리막을 형성하는 단계와, 상기 nMOSFET와 pMOSFET 영역에 각각 게이트 절연막을 개재하여 게이트 전극 및 게이트 캡 절연막을 차례로 형성하는 단계와, 상기 각 게이트 전극을 마스크로 이용하여 인 이온을 제외한 n형 불순물 이온을 주입하여 nMOSFET의 LDD 영역 및 pMOSFET의 할로 영역을 형성하는 단계와, 상기 각 게이트 전극의 양측면에 사이드 웰을 형성하는 단계와, 상기 각 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 확산영역을 형성하는 단계와, 상기 소오스/드레인 불순물 확산영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 실리사이드 프로세스(Silicide Process)의 적용에 있어 소자에 형성되는 보이드(Void)를 방지하는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 기하학적 크기가 감소함에 따라 게이트, 소오스 및 드레인영역 등의 면적이 감소하기 때문만 아니라, 소자의 크기를 줄임에 따라 소오스와 드레인 접합을 보다 얇게 할 필요가 있기 때문에 고저항 영역이 초래된다.
이와 같은 소오스와 드레인영역과 다결정 실리콘영역의 저항을 본질적으로 줄이는 방법은 이러한 영역의 접촉에 고융점 금속 실리사이드를 사용하는 것이다.
상기와 같은 공정에서 노출된 실리콘과의 접촉이 일어날 때마다 고융점 금 속의 박막을 증착하고 가열하여 실리사이드를 형성한다.
이와 같은 공정에서 백금(Au), 망간(Mo), 코발트(Co), 티탄(Ti) 등을 포함한 여러 가지 실리사이드가 이용되고 있다.
따라서 종래의 기술은 고속 오퍼레이션(High Speed Operation)을 요하는 로직(LOGIC)에 있어서 기생 저항(Parasitic Resistance) 감소 및 접합 누설(Junction Leakage) 감소를 위한 실리사이드 프로세스의 적용한다.
예를 들면, 동일한 반도체 기판상에 서로 다른 타입(Type)의 트랜지스터 즉, nMOSFET와 pMOSFET를 형성하여 임배드 DRAM과 로직을 구현함에 있어 nMOSFET의 LDD 이온주입시 소자 단순화를 목적으로 pMOSFET의 할로 이온주입을 nMOSFET의 LDD 이온(P : Phosphorus)주입으로 대용하여 사용한다.
따라서 nMOSFET와 pMOSFET의 사이드 웰을 달리하여 pMOSFET의 경우는 사이드웰(Sidewall)을 작게 하기 위하여 두 종류의 사이드 웰 형성공정이 적용된다.
즉, 상기 nMOSFET 또는 pMOSFET의 게이트 전극 양측면에 형성되는 사이드 웰은 pMOSFET에는 할로 이온주입을 nMOSFET의 LDD 이온주입으로 대용하기 때문에는 2중의 사이드 웰을 형성해야 한다.
이어, 각각의 소오스/드레인용 불순물 이온을 주입하여 소오스/드레인 불순물 확산영역을 형성하고, 전면에 코발트(Cobalt) 등의 고융점 금속을 형성한 후 어닐(Anneal) 공정을 실시하여 코발트 실리사이드막을 형성하였다.
도 1은 종래의 반도체 소자의 제조에서 pMOSFET의 사이드 웰 에지에 형성된 보이드 결과를 나타낸 도면이다.
즉, 도 1에서와 같이 코발트 실리사이드막을 형성하는 결과 nMOSFET의 경우는 정상적이지만, 상대적으로 사이드 웰이 작은 pMOSFET의 경우에는 MOSFET에 치명적이 보이드(Void)(10)가 발생한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, nMOSFET의 LDD 형성시 인(P) 이온이 pMOSFET에 할로 이온주입이 되어 nMOSFET와 pMOSFET의 게이트 전극 양측면에 형성되는 사이드 웰이 상대적으로 얇은 pMOSFET에 실리사이드막 형성시 MOSFET에 치명적인 보이드의 발생으로 인하여 MOSFET의 특성(오퍼레이션 전류, 오프 전류)을 크게 저하시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 MOSFET에 형성되는 보이드의 발생을 방지하여 MOSFET의 특성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 제조에서 pMOSFET의 사이드 웰 에지에 형성된 보이드 결과를 나타낸 도면
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 3은 본 발명의 반도체 소자의 제조에서 pMOSFET의 사이드 웰 에지에서 보이드가 제거된 결과를 나타낸 도면
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 게이트 절연막 24 : 게이트 전극
25 : 게이트 캡 절연막 26 : LDD 영역
27 : 할로 영역 28 : 사이드 웰
29 : 소오스/드레인 불순물 확산영역 30a : 금속 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판에 각각 nMOSFET와 pMOSFET가 형성될 영역을 정의하는 단계와, 상기 반도체 기판의 일정영역에 소자간 격리를 위한 소자 격리막을 형성하는 단계와, 상기 nMOSFET와 pMOSFET 영역에 각각 게이트 절연막을 개재하여 게이트 전극 및 게이트 캡 절연막을 차례로 형성하는 단계와, 상기 각 게이트 전극을 마스크로 이용하여 인 이온을 제외한 n형 불순물 이온을 주입하여 nMOSFET의 LDD 영역 및 pMOSFET의 할로 영역을 형성하는 단계와, 상기 각 게이트 전극의 양측면에 사이드 웰을 형성하는 단계와, 상기 각 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 확산영역을 형성하는 단계와, 상기 소오스/드레인 불순물 확산영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, pMOSFE 영역과 nMOSFET 영역으로 구분된 반도체기판(21)에 소자간 격리를 위하여 소자 격리막(22)을 일반적인 STI(Shallow Trench Isolation) 공정으로 형성한다.
즉, 반도체 기판(21)의 소자 격리영역에 소정깊이를 갖는 트랜치를 형성한 후, 상기 트랜치의 내부에 절연 물질을 매립하여 소자 격리막(22)을 형성한다.
이어, pMOSFET 영역과 nMOSFET 영역의 정의한 반도체 기판(21)의 엑티브 영역에 통상적인 공정으로 게이트 절연막(23)을 개재하여 게이트 전극(24) 및 게이트 캡 절연막(25)을 형성한다.
즉, 상기 반도체 기판(21)의 전면에 게이트 절연막(23)을 형성하고, 상기 게이트 절연막(23)상에 폴리 실리콘 등과 같은 도전성 물질 및 절연막을 차례로 형성하며, 포토 및 식각공정을 통하여 절연막 및 도전성 물질을 선택적으로 제거하여 게이트 전극(24) 및 게이트 캡 절연막(25)을 형성한다.
도 2b에 도시한 바와 같이, 상기 게이트 캡 절연막(25) 및 게이트 전극(24)을 마스크로 이용하여 nMOSFET 영역 및 pMOSFET 영역에 저농도 n형 불순물 이온을 1E11 ~ 1E15의 도즈(Dose)와 5~200KeV의 에너지로 블랭킷(Blanket) 이온주입하여 nMOSFET의 LDD 영역(26)을 형성한다.
이때 상기 pMOSFET 영역의 게이트 전극(24) 양측에 형성된 불순물 영역은 할로(Halo) 영역(27)이 된다.
한편, 본 발명에서는 n형 불순물 이온은 인(P) 이온을 제외한 n형 불순물 이온을 주입하고, 인(P) 이온을 사용할 경우에는 nMOSFET 영역에 1E11 ~ 1E15의 도즈로 주입한 후에, 동일한 도즈로 pMOSFET 영역에 별도의 p형 LDD 이온을 주입한다.
도 2c에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 nMOSFET와 pMOSFET의 게이트 전극(24) 및 게이트 캡 절연막(25) 양측면에 사이드 웰(28)을 형성한다.
이어, 상기 사이드 웰(28) 및 게이트 캡 절연막(25)을 마스크로 이용하여 상기 nMOSFET 영역과 pMOSFET 영역에 선택적으로 n형 또는 p형 불순물 이온을 주입하여 소오스/드레인 불순물 확산영역(29)을 형성한다.
도 2d 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 코발트(Cobalt)막과 같은 고융점 금속막(30)을 형성한다.
도 2e에 도시한 바와 같이, 상기 고융점 금속막(30)이 형성된 반도체 기판(21)을 저온(250 ~ 950℃)으로 1차 어닐(Anneal)을 실시한 후 반도체 기판(21)과 반응하지 않은 고융점 금속막(30)을 습식식각으로 제거한다.
이어, 상기 1차 어닐공정보다 높은 고온(350 ~ 1050℃)으로 2차 어닐공정을 실시하여 상기 소오스/드레인 불순물 확산영역(29)이 형성된 반도체 기판(21)의 표면에 고융점 실리사이드막(30a)을 형성한다.
도 3은 본 발명의 반도체 소자의 제조에서 pMOSFET 사이드 웰 에지에서 보이드가 제거된 결과를 나타낸 도면이다.
즉, 종래는 도 1에서와 같이 사이드 웰 에지에서 보이드가 발생하였지만, 본 발명은 도 3에서와 같이 보이드의 발생을 찾아 볼 수가 없다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, pMOSFET의 LDD 이온주입을 생략하여 인(P) 이온을 제외한 nMOSFET LDD 이온주입을 블랭킷(Blanket) 이온주입시 도즈(Dose)를 변경하여 진행함으로서 추가 공정없이 보이드의 발생을 방지할 수 있다.
둘째, 인(P) 이온을 nMOSFET LDD 이온주입을 블랭킷 이온주입시 추가로 pMOSFET LDD p형 이온주입을 진행함으로서 보이드의 발생을 방지할 수 있다.
셋째, MOSFET의 보이드 발생을 방지함으로서 MOSFET의 동작 특성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판에 각각 nMOSFET와 pMOSFET가 형성될 영역을 정의하는 단계;
    상기 반도체 기판의 일정영역에 소자간 격리를 위한 소자 격리막을 형성하는 단계;
    상기 nMOSFET와 pMOSFET 영역에 각각 게이트 절연막을 개재하여 게이트 전극 및 게이트 캡 절연막을 차례로 형성하는 단계;
    상기 각 게이트 전극을 마스크로 이용하여 인 이온을 제외한 n형 불순물 이온을 주입하여 nMOSFET의 LDD 영역 및 pMOSFET의 할로 영역을 형성하는 단계;
    상기 각 게이트 전극의 양측면에 사이드 웰을 형성하는 단계;
    상기 각 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 확산영역을 형성하는 단계;
    상기 소오스/드레인 불순물 확산영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 nMOSFET와 pMOSFET에 개별적으로 n형 또는 p형 불순물 이온을 주입하여 각각 LDD 영역을 형성하는 것을 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 n형 불순물 이온은 1E11 ~ 1E15의 도즈(Dose)와 5~200KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 n형 또는 p형 이온은 각각 동일한 1E11 ~ 1E15의 도즈(Dose)로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 금속 실리사이드막은 반도체 기판의 전면에 고융점 금속막을 형성한 후 250 ~ 950℃에서 1차 어닐공정을 실시하고, 350 ~ 1050℃에서 2차 어닐 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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