CN111969060B - 一种半导体器件及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 156
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000000463 material Substances 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 19
- 239000010410 layer Substances 0.000 description 188
- 229910052751 metal Inorganic materials 0.000 description 34
- 239000002184 metal Substances 0.000 description 34
- 230000001808 coupling effect Effects 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 8
- 239000012212 insulator Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
Abstract
本申请公开了一种半导体器件及其制作方法，半导体器件包括衬底和设置在所述衬底上的至少一个器件，所述器件包括位于所述衬底上的栅极结构、分别位于所述栅极结构两侧的所述衬底中的源区和漏区、以及位于所述栅极结构远离所述衬底一侧且与所述栅极结构电连接的导电层；其中，所述源区和所述漏区中的至少一个具有重掺杂区以及位于所述重掺杂区和所述栅极结构之间的轻掺杂区；所述导电层在所述衬底上的正投影覆盖所述轻掺杂区在所述衬底上的正投影。本申请可以在不改变重掺杂区与栅极结构之间的间距的基础上，有效的提高高压器件的驱动能力和击穿电压。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法。
背景技术
HVMOS(高压金属氧化物半导体，High Voltage Metal Oxide Semiconductor)器件用于形成3D NAND存储器的驱动电路，在操作存储器时HVMOS器件需要较高的操作电压，且HVMOS器件器件要有足够高的击穿电压(BV，BreakdownVoltage)。如何在增大HVMOS器件器件的驱动能力的同时提高其击穿电压BV是一个重要课题。
发明内容
本申请提供一种半导体器件及其制作方法，通过在高压MOS器件的栅极结构上设置一个导电层，且导电层对应栅极结构与重掺杂区之间的轻掺杂区设置，可以有效的提高高压MOS器件的驱动能力和击穿电压，且避免了改变重掺杂区与栅极结构之间的间距。
本申请提供一种半导体器件，包括衬底和设置在所述衬底上的至少一个器件，所述器件包括：
位于所述衬底上的栅极结构；
分别位于所述栅极结构两侧的所述衬底中的源区和漏区；其中，所述源区和所述漏区中的至少一个具有重掺杂区以及位于所述重掺杂区和所述栅极结构之间的轻掺杂区；
位于所述栅极结构远离所述衬底一侧且与所述栅极结构电连接的导电层；其中，所述导电层在所述衬底上的正投影覆盖所述轻掺杂区在所述衬底上的正投影。
可选的，所述导电层的材料包括金属钨。
可选的，所述器件包括高压MOS器件。
可选的，所述源区和所述漏区具有第一掺杂类型；
所述器件还包括位于所述源区和所述漏区之间的所述衬底中的沟道区，所述沟道区具有第二掺杂类型。
可选的，所述第一掺杂类型为N型；对应的，所述第二掺杂类型为P型。
可选的，所述栅极结构包括依次设置在所述衬底上的栅极氧化层和栅极；所述导电层位于所述栅极远离所述衬底的一侧且与所述栅极电连接；所述导电层在所述沟道区的沟道宽度方向上的宽度大于所述栅极在所述沟道宽度方向上的宽度。
可选的，所述器件还包括位于所述栅极的四周的侧墙；所述导电层位于所述侧墙和所述栅极远离所述衬底的一侧，且所述导电层在所述沟道宽度方向上的宽度大于所述栅极与所述侧墙在所述沟道宽度方向上的总宽度。
可选的，所述半导体器件还包括第一绝缘层和第二绝缘层；
所述第一绝缘层位于所述栅极结构外围的所述衬底上，且所述第一绝缘层远离所述衬底的一侧与所述栅极结构远离所述衬底的一侧齐平，所述导电层位于所述第一绝缘层和所述栅极结构上；
所述第二绝缘层位于所述第一绝缘层和所述导电层上。
可选的，所述半导体器件还包括第一接触、第二接触和第三接触；
所述第一接触和所述第二接触在垂直于所述衬底方向上贯穿所述第一绝缘层和所述第二绝缘层，且分别与所述源区和所述漏区电连接；
所述第三接触在垂直于所述衬底方向上贯穿所述第二绝缘层，且与所述导电层电连接。
本申请还提供一种半导体器件的制作方法，包括以下步骤：
提供衬底；
在所述衬底上形成至少一个器件；
所述器件的制作方法包括以下步骤：
在所述衬底上形成栅极结构；
在所述栅极结构两侧的所述衬底中分别形成源区和漏区，其中，所述源区和所述漏区中的至少一个具有重掺杂区以及位于所述重掺杂区和所述栅极结构之间的轻掺杂区；以及
在所述栅极结构远离所述衬底一侧形成导电层；其中，所述导电层与所述栅极结构电连接，且所述导电层在所述衬底上的正投影覆盖所述轻掺杂区在所述衬底上的正投影。
可选的，所述在所述栅极结构远离所述衬底一侧形成导电层，包括以下步骤：
在所述栅极结构的外围填充第一绝缘层，以使所述第一绝缘层远离所述衬底的一侧与所述栅极结构远离所述衬底的一侧齐平；
在所述第一绝缘层和所述栅极结构上覆盖一层导电膜；以及
对所述导电膜图案化处理，以形成导电层。
可选的，所述制作方法还包括以下步骤：
在所述第一绝缘层和所述导电层上覆盖第二绝缘层；
在垂直于所述衬底的方向上形成贯穿所述第一绝缘层和所述第二绝缘层且分别裸露出部分所述源区和部分所述漏区的第一接触孔和第二接触孔、以及形成贯穿所述第二绝缘层且裸露出部分所述导电层的第三接触孔；以及
在所述第一接触孔、所述第二接触孔和所述第三接触孔中填充导电材料，以对应形成第一接触、第二接触和第三接触。
本申请提供的半导体器件及其制作方法，在栅极结构上设置导电层，使导电层与栅极结构电连接且与位于重掺杂区与栅极结构之间的轻掺杂区对应设置，使得器件接高电压打开时，导电层也接高电压，通过导电层的耦合作用增加对应的轻掺杂区的有效剂量，从而增大轻掺杂区的电流以提高器件的驱动能力，且器件接低电压(例如0V)关闭时，导电层的电压也为0V，通过导电层可以有效的屏蔽位于轻掺杂区上方的其他金属层对轻掺杂区的耦合作用，避免该耦合作用增加轻掺杂区的有效剂量，以提高器件的击穿电压；因此，本发明可以在不改变重掺杂区与栅极结构之间的间距的基础上，有效的提高器件的驱动能力和击穿电压。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例一提供的一种半导体器件的截面结构示意图。
图2为本申请实施例二提供的一种半导体器件的制作方法的流程示意图。
图3为本申请实施例二提供的一种半导体器件的制作方法中制作器件的流程示意图。
图4为本申请实施例二提供的一种半导体器件的制作方法中提供的衬底的结构示意图。
图5为本申请实施例二提供的一种半导体器件的制作方法中形成栅极结构的结构示意图。
图6为本申请实施例二提供的一种半导体器件的制作方法中形成源区和漏区的结构示意图。
图7为本申请实施例二提供的一种半导体器件的制作方法中形成第一绝缘层的结构示意图。
图8为本申请实施例二提供的一种半导体器件的制作方法中形成导电膜的结构示意图。
图9为本申请实施例二提供的一种半导体器件的制作方法中形成导电层的结构示意图。
图10为本申请实施例二提供的一种半导体器件的制作方法中形成第二绝缘层的结构示意图。
图11为本申请实施例二提供的一种半导体器件的制作方法中形成第一接触孔、第二接触孔和第三接触孔的结构示意图。
图12为本申请实施例二提供的一种半导体器件的制作方法中形成第一接触、第二接触和第三接触的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
目前，HVMOS器件设计中，通常会在重掺杂区与栅极之间通过离子注入的方式来注入一道LDD(Light Doping Drain，轻掺杂漏)，从而形成具有浓度梯度的源漏区，同时，增大重掺杂区与栅极之间的距离来降低电场强度以提高击穿电压BV。然而，当HVMOS器件接入高电压打开时，若要提高其驱动能力，就需要减小重掺杂区与栅极之间的距离。因此，通过调节重掺杂区与栅极之间的距离难以平衡HVMOS器件的高驱动能力和高击穿电压的需求。
为此，本申请提出一种半导体器件及其制作方法，通过在高压MOS器件的栅极结构上设置一个导电层，且导电层对应栅极结构与重掺杂区之间的轻掺杂区设置，可以有效的提高高压MOS器件的驱动能力和击穿电压，且避免了改变重掺杂区与栅极结构之间的间距。具体参考实施例一和实施例二。
实施例一
如图1所示，本申请实施例提供了一种半导体器件1，半导体器件1包括衬底2和设置在衬底2上的至少一个器件3。本实施例以一个器件3的具体结构为例进行说明，器件3包括位于衬底2上的栅极结构4、分别位于栅极结构4两侧的衬底2中的源区5和漏区6、以及位于栅极结构4远离衬底2一侧且与栅极结构4电连接的导电层7；其中，源区5和漏区6中的至少一个具有重掺杂区8以及位于重掺杂区8和栅极结构4之间的轻掺杂区9，导电层7在衬底2上的正投影覆盖轻掺杂区9在衬底2上的正投影。
半导体器件1的衬底2为半导体衬底，例如硅(Si)衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium onInsulator)等，当然，衬底2还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。衬底2可以为P型衬底或N型衬底，衬底2中可以已经形成有阱区，为器件3的沟道区的形成做准备。本实施例中，衬底2上形成有阱区20，且阱区20为P型阱，对应的，衬底2可以为N型衬底。在另一实施例中，阱区20包括P型阱和位于P型阱外围的N型阱，对应的，衬底2可以为P型衬底。
器件3为MOS器件，具体为高压MOS器件，即HVMOS器件。高压MOS器件是相对于标准MOS器件的源漏工作电压而言，例如在0.18um的CMOS器件工艺中，标准MOS器件的源漏工作电压为1.8V，而高于该标准MOS器件的工作电压的，则为高压MOS器件。在3D NAND的应用中，高压MOS器件的源漏工作电压可以为高于20V，典型地可以为25V。
器件3的栅极结构4包括依次设置在衬底2上的栅极氧化层10和栅极11。栅极氧化层10和栅极11可以采用同一光刻工艺形成，因此，栅极氧化层10和栅极11层的侧面位于同一平面上。栅极氧化层10可以为热氧化层或其他合适的介质材料，例如氧化硅或高k介质材料，高k介质栅材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等中的一种或其中几种的组合。栅极11可以为单层或多层结构，例如可以为多晶硅、非晶硅或金属电极材料或他们的组合，金属电极材料可以为TiN、TiAl、Al、TaN、TaC、W一种或多种组合。
器件3的源区5和漏区6分别位于栅极结构4两侧的衬底2中，源区5和漏区6具有第一掺杂类型，在本实施例中，第一掺杂类型为N型，也就是说，本实施例中的器件3为高压NMOS器件。在一实施例中，源区和漏区为对称结构，即源区和漏区均具有重掺杂区以及位于重掺杂区和栅极结构之间的轻掺杂区。当然，在其他实施例中，源区和漏区结构不同，源区和漏区中的其中一个仅具有重掺杂区，另一个具有重掺杂区以及位于重掺杂区和栅极结构之间的轻掺杂区。轻掺杂区和重掺杂区的掺杂类型保持一致。在本实施例中，源区5和漏区6为对称结构，即源区5和漏区6均具有重掺杂区8以及位于重掺杂区8和栅极结构4之间的轻掺杂区9。
从设置位置和面积大小上划分，轻掺杂区9可以为整个LDD区，也可以为LDD区中的一部分。具体的，在一实施例中，可以先在栅极结构的两侧的衬底中形成浓度较小且深度较大的LDD区，然后分别在栅极结构两侧的LDD区中形成浓度较大且深度较小的重掺杂区，以形成源区和漏区，其中，位于重掺杂区和栅极结构之间的部分LDD区为轻掺杂区；在另一实施例中，可以先在栅极结构的两侧的衬底中形成与栅极结构间隔设置的重掺杂区，然后在重掺杂区和栅极结构之间形成LDD区，即轻掺杂区，以形成源区和漏区。本申请实施例中，轻掺杂区9是指位于栅极结构4和重掺杂区8之间的部分LDD区12，LDD区12的注入深度较重掺杂区8的注入深度大，且LDD区12在衬底2上的正投影完全覆盖重掺杂区8在衬底2上的正投影。
器件3还包括位于源区5和漏区6之间的衬底2中的沟道区13，沟道区13为衬底2的阱区20的一部分，沟道区13(或阱区20)具有第二掺杂类型，其中，第二掺杂类型与第一掺杂类型相反。由于第一掺杂类型为N型，对应的，第二掺杂类型为P型。本实施例中，沟道区13的沟道宽度W小于栅极11在沟道宽度W方向上的长度。
器件3还包括位于栅极11的四周的侧墙14，具体的，侧墙14还可以位于栅极氧化层10的四周；也就是说，侧墙14位于栅极结构4的四周。侧墙14可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。
半导体器件1还包括第一绝缘层15，第一绝缘层15位于栅极结构4外围的衬底2上，且第一绝缘层15远离衬底2的一侧与栅极结构4远离衬底2的一侧齐平；当衬底2上形成有多个栅极结构4时，第一绝缘层15填充在多个栅极结构4之间。第一绝缘层15的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一实施例中，第一绝缘层15和衬底2之间还可以形成至少一层其他绝缘层(图中未示出)。
器件3的导电层7位于栅极结构4远离衬底2一侧，具体位于侧墙14、栅极11和第一绝缘层15上，也就是位于侧墙14、栅极11和第一绝缘层15远离衬底2的一侧，且导电层7在沟道区20的沟道宽度W方向上的宽度大于侧墙14和栅极11在沟道宽度W方向上的总宽度，具体的，导电层7在衬底2上的正投影覆盖轻掺杂区9在衬底2上的正投影。在一实施例中，导电层7在衬底2上的正投影完全覆盖轻掺杂区9在衬底2上的正投影，可以理解的是，导电层7对应栅极结构4和轻掺杂区9的设置区域而设置。导电层7与栅极11电连接，使得导电层7与栅极11具有相同的电压。导电层7的材料为导电材料，包括但不限于金属钨。
由于本实施例中的器件3为HVMOS器件，当器件3的栅极11接高压打开时，导电层7也接入高压，此时，导电层7对轻掺杂区9存在耦合作用，导致轻掺杂区9的有效剂量增加，从而增大了轻掺杂区9中的电流，即提高了器件3的驱动能力；当器件3的栅极11接低压(例如0V)关闭时，导电层7的电压也为低压，此时，导电层7可以屏蔽位于导电层7上方(即导电层7远离轻掺杂区9的一侧)且与轻掺杂区9对应设置的其他金属层对轻掺杂区9的耦合作用，避免轻掺杂区9的有效剂量受耦合作用的影响而增加，从而避免了器件3的击穿电压BV下降，有利于提高器件3的击穿电压BV。另外，在示例性的高压器件中，为了避免上层金属层对轻掺杂区9产生耦合作用而导致高压器件的击穿电压BV减小，通常不会在轻掺杂区9的上方区域设置金属层；而本申请实施例中，由于导电层7接低压(例如0V)时可以起到屏蔽作用，故本申请实施例提供的半导体器件1中，可以在轻掺杂区9的上方区域设置金属层，使得导电层7上方的金属层的设置区域不受限制，扩大了该金属层的设置范围，有利于增加金属层的设置密度，提高金属层的利用率。
半导体器件1还包括位于第一绝缘层15和导电层7上的第二绝缘层16；第二绝缘层16的材料可以和第一绝缘层15的材料相同。
半导体器件1还包括用于传递电信号的第一接触17、第二接触18和第三接触19；第一接触17和第二接触18在垂直于衬底2方向上贯穿第一绝缘层15和第二绝缘层16，且分别与源区5和漏区6电连接，具体与源区5和漏区6中的重掺杂区8电连接；第三接触19在垂直于衬底2方向上贯穿第二绝缘层16，且与导电层7电连接。第一接触17、第二接触18和第三接触19的材料为导电材料，包括但不限于金属钨。在一实施例中，第一接触17、第二接触18和第三接触19与导电层7的材料相同。
本申请实施例的半导体器件1可以与其他器件一同集成于同一衬底上，其他器件例如可以为3D NAND存储器、其他类型、和/或其他工作电压的MOS器件；还可以与其他器件分别集成与不同的衬底上，然后进行组装。
本实施例中，在栅极结构4上设置导电层7，使导电层7与栅极结构4电连接且与位于重掺杂区8与栅极结构4之间的轻掺杂区9对应设置，使得器件3接高电压打开时，导电层7也接高电压，通过导电层7的耦合作用增加对应的轻掺杂区9的有效剂量，从而增大轻掺杂区9的电流以提高器件3的驱动能力，且器件3接低电压(例如0V)关闭时，导电层7的电压也为0V，通过导电层7可以有效的屏蔽位于轻掺杂区9上方的其他金属层对轻掺杂区9的耦合作用，避免该耦合作用增加轻掺杂区9的有效剂量，以提高器件3的击穿电压；并且，由于导电层7接低压(例如0V)时可以起到屏蔽作用，故本申请实施例提供的半导体器件1中，可以在轻掺杂区9的上方区域设置金属层，使得导电层7上方的金属层的设置区域不受限制。因此，本发明可以在不改变重掺杂区8与栅极结构4之间的间距的基础上，有效的提高器件3的驱动能力和击穿电压，且使得导电层7上方的金属层的设置区域不受限制，有利于增加金属层的设置密度，以提高金属层的利用率。
实施例二
如图2所示，一种半导体器件的制作方法，制作方法包括步骤S201至步骤S202，具体的，如图3所示，步骤S202包括步骤S2021至步骤S2023。
步骤S201：提供衬底。
具体的，衬底为半导体衬底，例如硅(Si)衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium onInsulator)等，当然，衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。衬底可以为P型衬底或N型衬底。
如图4所示，衬底2中可以已经形成有阱区20；阱区20为P型阱，对应的，衬底2可以为N型衬底。在另一实施例中，阱区20包括P型阱和位于P型阱外围的N型阱，对应的，衬底2可以为P型衬底。
步骤S202：在衬底上形成至少一个器件。
具体的，器件为MOS器件，具体为高压MOS器件，即HVMOS器件。高压MOS器件是相对于标准MOS器件的源漏工作电压而言，例如在0.18um的CMOS器件工艺中，标准MOS器件的源漏工作电压为1.8V，而高于该标准MOS器件的工作电压的，则为高压MOS器件。在3D NAND的应用中，高压MOS器件的源漏工作电压可以为高于20V，典型地可以为25V。
本实施例以一个器件的制作方法为例进行说明，具体的，器件的制作方法包括步骤S2021至步骤S2023。
步骤S2021：在衬底上形成栅极结构。
具体的，如图5所示，栅极结构4包括依次设置在衬底2上的栅极氧化层10和栅极11，且栅极结构4对应阱区20设置。栅极氧化层10和栅极11可以采用同一光刻工艺图案化形成。栅极氧化层10可以为热氧化层或其他合适的介质材料，例如氧化硅或高k介质材料，高k介质栅材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等中的一种或其中几种的组合。栅极11可以为单层或多层结构，例如可以为多晶硅、非晶硅或金属电极材料或他们的组合，金属电极材料可以为TiN、TiAl、Al、TaN、TaC、W一种或多种组合。
在一实施例中，形成栅极结构4之后，还可以在栅极结构4的四周形成侧墙14。侧墙14可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。
步骤S2022：在栅极结构两侧的衬底中分别形成源区和漏区，其中，源区和漏区中的至少一个具有重掺杂区以及位于重掺杂区和栅极结构之间的轻掺杂区。
源区和漏区采用离子注入法形成，具体的，源区和漏区具有第一掺杂类型，在本实施例中，第一掺杂类型为N型，也就是说，本实施例制备的器件为高压NMOS器件。
如图6所示，源区5和漏区6为对称结构，即源区5和漏区6均具有重掺杂区8以及位于重掺杂区8和栅极结构4之间的轻掺杂区9。在其他变形实施例中，源区和漏区的结构可以不同，源区和漏区中的其中一个仅具有重掺杂区，另一个具有重掺杂区以及位于重掺杂区和栅极结构之间的轻掺杂区。轻掺杂区9和重掺杂区8的掺杂类型保持一致。
具体的，轻掺杂区9为位于栅极结构4和重掺杂区8之间的部分LDD区12，LDD区12的注入深度较重掺杂区8的注入深度大，且LDD区12在衬底2上的正投影完全覆盖重掺杂区8在衬底2上的正投影。当然，在其他实施例中，LDD区可以与轻掺杂区在衬底上的正投影完全重叠。
源区5和漏区6之间的衬底2中还形成有沟道区13，沟道区13为衬底2的阱区20的一部分；对于NMOS器件，若衬底2为P型衬底，则不需要再形成阱区20。沟道区13具有第二掺杂类型，其中，第二掺杂类型与第一掺杂类型相反。由于第一掺杂类型为N型，对应的，第二掺杂类型为P型。本实施例中，沟道区13的沟道宽度W小于栅极11在沟道宽度W方向上的长度。
步骤S2023：在栅极结构远离衬底一侧形成导电层；其中，导电层与栅极结构电连接，且导电层在衬底上的正投影完全覆盖轻掺杂区在衬底上的正投影。
具体的，步骤S2023中，在栅极结构远离衬底一侧形成导电层，包括以下步骤：
如图7所示，在栅极结构4的外围填充第一绝缘层15，以使第一绝缘层15远离衬底2的一侧与栅极结构4远离衬底2的一侧齐平；
如图8所示，在第一绝缘层15和栅极结构4上覆盖一层导电膜21；以及
如图9所示，对导电膜21图案化处理，以形成导电层7。
具体的，第一绝缘层15的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。
具体的，导电膜21可以通过沉积工艺形成，然后，通过光刻工艺对导电膜21图案化，以形成导电层7。形成的导电层7位于侧墙14、栅极11和第一绝缘层15上，也就是位于侧墙14、栅极11和第一绝缘层15远离衬底2的一侧，且导电层7在沟道区20的沟道宽度W方向上的宽度大于侧墙14和栅极11在沟道宽度W方向上的总宽度，具体的，导电层7在衬底2上的正投影覆盖轻掺杂区9在衬底2上的正投影。在一实施例中，导电层7在衬底2上的正投影完全覆盖轻掺杂区9在衬底2上的正投影，可以理解的是，导电层7对应栅极结构4和轻掺杂区9的设置区域而设置。导电层7与栅极11电连接，使得导电层7与栅极11具有相同的电压。导电层7的材料为导电材料，包括但不限于金属钨。
具体的，如图9所示，通过以上步骤得到了器件3；器件3包括位于衬底2上的栅极结构4、分别位于栅极结构4两侧的衬底2中的源区5和漏区6、位于源区5和漏区6之间的沟道区13、以及位于栅极结构4远离衬底2一侧且与栅极结构4电连接的导电层7。
由于本实施例中制作得到的器件3为HVMOS器件，当器件3的栅极11接高压打开时，导电层7也接入高压，此时，导电层7对轻掺杂区9存在耦合作用，导致轻掺杂区9的有效剂量增加，从而增大了轻掺杂区9中的电流，即提高了器件3的驱动能力；当器件3的栅极11接低压(例如0V)关闭时，导电层7的电压也为低压，此时，导电层7可以屏蔽位于导电层7上方(即导电层7远离轻掺杂区9的一侧)且与轻掺杂区9对应设置的其他金属层对轻掺杂区9的耦合作用，避免轻掺杂区9的有效剂量受耦合作用的影响而增加，从而避免了器件3的击穿电压BV下降，有利于提高器件3的击穿电压BV。另外，在示例性的高压器件中，为了避免上层金属层对轻掺杂区9产生耦合作用而导致高压器件的击穿电压BV减小，通常不会在轻掺杂区9的上方区域设置金属层；而本申请实施例中，由于导电层7接低压(例如0V)时可以起到屏蔽作用，故本申请实施例提供的半导体器件1中，可以在轻掺杂区9的上方区域设置金属层，使得导电层7上方的金属层的设置区域不受限制，扩大了该金属层的设置范围，有利于增加金属层的设置密度，以提高金属层的利用率。
形成导电层7之后，制作方法还包括以下步骤：
如图10所示，第一绝缘层15和导电层7上覆盖第二绝缘层16；
如图11所示，在垂直于衬底2的方向上形成贯穿第一绝缘层15和第二绝缘层16且分别裸露出部分源区5和部分漏区6的第一接触孔22和第二接触孔23、以及形成贯穿第二绝缘层16且裸露出部分导电层7的第三接触孔24；以及
如图12所示，在第一接触孔22、第二接触孔23和第三接触孔24中填充导电材料，以对应形成第一接触17、第二接触18和第三接触19。
具体的，第二绝缘层16的材料可以和第一绝缘层15的材料相同。第一接触17和第二接触18分别与源区5和漏区6电连接，具体与源区5和漏区6中的重掺杂区8电连接；第三接触19与导电层7电连接。第一接触17、第二接触18和第三接触19的材料为导电材料，包括但不限于金属钨。在一实施例中，第一接触17、第二接触18和第三接触19与导电层7的材料相同。
如图12所示，根据上述制作方法得到了半导体器件1。本申请实施例的半导体器件1可以与其他器件一同集成于同一衬底上，其他器件例如可以为3DNAND存储器、其他类型、和/或其他工作电压的MOS器件；半导体器件1还可以与其他器件分别集成与不同的衬底上，然后进行组装。
本实施例中，在栅极结构4上设置导电层7，使导电层7与栅极结构4电连接且与位于重掺杂区8与栅极结构4之间的轻掺杂区9对应设置，使得器件3接高电压打开时，导电层7也接高电压，通过导电层7的耦合作用增加对应的轻掺杂区9的有效剂量，从而增大轻掺杂区9的电流以提高器件3的驱动能力，且器件3接低电压(例如0V)关闭时，导电层7的电压也为0V，通过导电层7可以有效的屏蔽位于轻掺杂区9上方的其他金属层对轻掺杂区9的耦合作用，避免该耦合作用增加轻掺杂区9的有效剂量，以提高器件3的击穿电压；并且，由于导电层7接低压(例如0V)时可以起到屏蔽作用，故本申请实施例提供的半导体器件1中，可以在轻掺杂区9的上方区域设置金属层，使得导电层7上方的金属层的设置区域不受限制。因此，本发明可以在不改变重掺杂区8与栅极结构4之间的间距的基础上，有效的提高器件3的驱动能力和击穿电压，且使得导电层7上方的金属层的设置区域不受限制，有利于增加金属层的设置密度，以提高金属层的利用率。
以上对本申请实施例所提供的一种半导体器件及其制作方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。
Claims (11)
1.一种半导体器件，其特征在于，包括衬底和设置在所述衬底上的至少一个器件，所述器件包括：
位于所述衬底上的栅极结构；
分别位于所述栅极结构两侧的所述衬底中的源区和漏区、以及位于所述源区和所述漏区之间的所述衬底中的沟道区；其中，所述源区和所述漏区中的至少一个具有重掺杂区以及位于所述重掺杂区和所述栅极结构之间的轻掺杂区；
位于所述栅极结构的四周的侧墙；其中，所述侧墙在所述衬底上的正投影的面积小于所述轻掺杂区在所述衬底上的正投影的面积；
位于所述栅极结构和所述侧墙远离所述衬底一侧且与所述栅极结构电连接的导电层；其中，所述导电层在所述沟道区的沟道宽度方向上的宽度大于所述栅极与所述侧墙在所述沟道宽度方向上的总宽度，且所述导电层在所述衬底上的正投影覆盖所述轻掺杂区在所述衬底上的正投影。
2.如权利要求1所述的半导体器件，其特征在于，所述导电层的材料包括金属钨。
3.如权利要求1所述的半导体器件，其特征在于，所述器件包括高压MOS器件。
4.如权利要求1所述的半导体器件，其特征在于，所述源区和所述漏区具有第一掺杂类型；所述沟道区具有第二掺杂类型。
5.如权利要求4所述的半导体器件，其特征在于，所述第一掺杂类型为N型；对应的，所述第二掺杂类型为P型。
6.如权利要求4所述的半导体器件，其特征在于，所述栅极结构包括依次设置在所述衬底上的栅极氧化层和栅极；所述导电层位于所述栅极远离所述衬底的一侧且与所述栅极电连接。
7.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括第一绝缘层和第二绝缘层；
所述第一绝缘层位于所述栅极结构外围的所述衬底上，且所述第一绝缘层远离所述衬底的一侧与所述栅极结构远离所述衬底的一侧齐平，所述导电层位于所述第一绝缘层和所述栅极结构上；
所述第二绝缘层位于所述第一绝缘层和所述导电层上。
8.如权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括第一接触、第二接触和第三接触；
所述第一接触和所述第二接触在垂直于所述衬底方向上贯穿所述第一绝缘层和所述第二绝缘层，且分别与所述源区和所述漏区电连接；
所述第三接触在垂直于所述衬底方向上贯穿所述第二绝缘层，且与所述导电层电连接。
9.一种半导体器件的制作方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底上形成至少一个器件；
所述器件的制作方法包括以下步骤：
在所述衬底上形成栅极结构；
在所述栅极结构两侧的所述衬底中分别形成源区和漏区、以及位于所述源区和所述漏区之间的所述衬底中的沟道区，其中，所述源区和所述漏区中的至少一个具有重掺杂区以及位于所述重掺杂区和所述栅极结构之间的轻掺杂区；
在所述栅极结构的四周形成侧墙；其中，所述侧墙在所述衬底上的正投影的面积小于所述轻掺杂区在所述衬底上的正投影的面积；以及
在所述栅极结构和所述侧墙远离所述衬底一侧形成导电层；其中，所述导电层与所述栅极结构电连接，所述导电层在所述沟道区的沟道宽度方向上的宽度大于所述栅极与所述侧墙在所述沟道宽度方向上的总宽度，且所述导电层在所述衬底上的正投影覆盖所述轻掺杂区在所述衬底上的正投影。
10.如权利要求9所述的半导体器件的制作方法，其特征在于，所述在所述栅极结构和所述侧墙远离所述衬底一侧形成导电层，包括以下步骤：
在形成有所述侧墙的所述栅极结构的外围填充第一绝缘层，以使所述第一绝缘层远离所述衬底的一侧与所述栅极结构远离所述衬底的一侧齐平；
在所述第一绝缘层、所述侧墙和所述栅极结构上覆盖一层导电膜；以及
对所述导电膜图案化处理，以形成导电层。
11.如权利要求10所述的半导体器件的制作方法，其特征在于，所述制作方法还包括以下步骤：
在所述第一绝缘层和所述导电层上覆盖第二绝缘层；
在垂直于所述衬底的方向上形成贯穿所述第一绝缘层和所述第二绝缘层且分别裸露出部分所述源区和部分所述漏区的第一接触孔和第二接触孔、以及形成贯穿所述第二绝缘层且裸露出部分所述导电层的第三接触孔；以及
在所述第一接触孔、所述第二接触孔和所述第三接触孔中填充导电材料，以对应形成第一接触、第二接触和第三接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010786393.9A CN111969060B (zh) | 2020-08-07 | 2020-08-07 | 一种半导体器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010786393.9A CN111969060B (zh) | 2020-08-07 | 2020-08-07 | 一种半导体器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111969060A CN111969060A (zh) | 2020-11-20 |
| CN111969060B true CN111969060B (zh) | 2024-04-16 |
Family
ID=73364763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010786393.9A Active CN111969060B (zh) | 2020-08-07 | 2020-08-07 | 一种半导体器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111969060B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114023822A (zh) * | 2021-11-01 | 2022-02-08 | 长江存储科技有限责任公司 | 半导体结构、其制作方法、存储器、存储系统与电子设备 |
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| CN102569363A (zh) * | 2012-02-15 | 2012-07-11 | 清华大学 | 一种耐高压隧穿晶体管及其制备方法 |
| CN104867975A (zh) * | 2014-02-21 | 2015-08-26 | 台湾积体电路制造股份有限公司 | 场效应晶体管的接触蚀刻停止层 |
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-
2020
- 2020-08-07 CN CN202010786393.9A patent/CN111969060B/zh active Active
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| CN104867975A (zh) * | 2014-02-21 | 2015-08-26 | 台湾积体电路制造股份有限公司 | 场效应晶体管的接触蚀刻停止层 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111969060A (zh) | 2020-11-20 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |