KR19990051163A - 이중-확산 모스 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

이중-확산 모스 트랜지스터 및 그 제조 방법이 개시되어 있다. 상기 트랜지스터는 반도체 기판의 상부에 형성된 제1 도전형의 매몰층; 상기 제1 도전형의 매몰층을 포함한 상기 기판의 상부에 형성된 제1 도전형의 에피층; 상기 제1 도전형의 에피층의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 상기 게이트 전극에 자기정합되어여 상기 제1 도전형의 에피층의 표면에 형성된 제1 도전형의 소오스 영역; 상기 게이트 전극에 비자기정합되어 상기 제1 도전형의 에피층의 표면에 형성된 제1 도전형의 드레인 영역; 상기 제1 도전형의 소오스 영역을 둘러싸도록 상기 제1 도전형의 에피층의 표면에 형성된 제2 도전형의 바디 영역; 및 상기 제1 도전형의 소오스 영역 하부의 상기 제2 도전형의 바디 영역에 형성된 제2 도전형의 벌크 바이어스 영역을 구비한다. 벌크 바이어스를 위한 면적이 별도로 요구되지 않으므로, 칩 사이즈를 줄여 온-저항을 낮출 수 있다.

Description

이중-확산 모스 트랜지스터 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 이중-확산 모스 트랜지스터(double-diffused metal oxide semiconductor transistor; 이하 "DMOS 트랜지스터"라 한다)의 제조에 있어서 칩 사이즈를 줄여 온-저항(Rds)을 낮출 수 있는 DMOS 트랜지스터 및 그 제조 방법에 관한 것이다.
최근, 반도체 기술의 추세는 DMOS 트랜지스터, 절연 게이트 필드 효과 트랜지스터(insulated gate field effect transistor; IGFET) 등의 전력 소자(power device)들을 고밀도로써 집적시키고자 하는 것이다. 개별 소자 및 전력 집적 회로(IC)로서의 응용 범위가 넓어지고 있는 상기한 전력 소자들은 소자의 내부에 이중 확산으로 이루어진 채널이 형성된다.
특히, DMOS 트랜지스터는 이중 확산을 사용하여 만들어지는 트랜지스터로서, 절연층 속에 뚫은 홀(hole)을 통하여 서로 다른 도전형의 불순물을 차례로 확산시킴으로써 서로 다른 도전형을 갖는 불순물 영역들을 형성시킨다. 상기 DMOS 트랜지스터는 이중 확산 구조를 갖기 때문에, 짧은 채널을 높은 정밀도로 만들 수 있고 고속 동작이 가능하다. 상기 DMOS 트랜지스터는 그 전류 경로에 따라 수직형 DMOS(이하 "VDMOS"라 한다) 트랜지스터와 횡형 DMOS(이하 "LDMOS"라 한다) 트랜지스터로 구분할 수 있다.
도 1은 통상적인 N-채널 DMOS 트랜지스터의 단면도이다.
도 1을 참조하면, P형 반도체 기판(10)의 상부에 N+형 매몰층(buried layer)(12)이 형성되고, 상기 N+매몰층(12)을 포함한 기판(10)의 상부에 N_형 에피층(epitaxial layer)(14)이 형성된다. 상기 N-에피층(14)의 상부에는 소자분리 영역(17)이 형성되고, 드레인 저항을 감소시키기 위하여 고농도의 N형 불순물을 드레인 콘택 형성 영역의 하부에서 상기 N+매몰층(12)까지 확산시켜 형성시킨 N+싱크 영역(16)이 형성된다.
상기 N-에피층(14)의 상부에는 게이트 산화막(18)을 개재하여 게이트 전극(20)이 형성된다. 상기 N-에피층(14)의 표면에는 P-바디(body) 영역(22)이 형성되고, N+소오스 영역(24)이 상기 게이트 전극(20)에 자기정합되어(self-aligned) P-바디 영역(22)에 둘러싸이도록 형성된다. N+드레인 영역(26)은 상기 게이트 전극(20)의 외부에서 게이트 전극(20)에 비자기정합되어(non-self-aligned) N-에피층(14)의 표면에 형성된다. 또한, 상기 게이트 전극(20)과 부분적으로 오버랩되는 P-바디 영역(22)의 표면에는 채널 영역(도시하지 않음)이 형성된다.
상기 게이트 전극(20)을 포함하는 N-에피층(14)의 상부에는 콘택홀을 갖는 절연층(30)이 형성된다. 상기 절연층(30)의 콘택홀 상부에는 DMOS 트랜지스터의 게이트 전극(20), N+소오스 및 드레인 영역(24,26), 그리고 P_바디 영역(22)에 각각 접속되는 금속층(32)이 형성된다.
상술한 구조를 갖는 종래의 DMOS 트랜지스터에서는, N+소오스 영역(24)과 P-바디 영역(22)을 동시에 콘택하기 위하여 별도의 벌크 바이어스 영역(28)을 형성하여야 한다. 따라서, 상기 벌크 바이어스 영역(28)에 의하여 전체 칩 사이즈가 커기제 되며, 이에 따라 온-저항이 증가하는 문제가 발생한다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 DMOS 트랜지스터에 있어서 칩 사이즈를 줄여 온-저항(Rds)을 낮출 수 있는 DMOS 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기 DMOS 트랜지스터를 제조하는데 특히 적합한 DMOS 트랜지스터의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 이중-확산 모스 트랜지스터의 단면도이다.
도 2는 본 발명에 의한 이중-확산 모스 트랜지스터의 단면도이다.
도 3 내지 도 9는 도 2에 도시한 이중-확산 모스 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : P형 반도체 기판 102 : N+매몰층
104 : N-에피층 106 : N+싱크 영역
108 : 게이트 산화막 110 : 게이트 전극
112 : P형 바디 영역 114 : N+소오스 영역
116 : N+드레인 영역 118 : 바디 바이어스 영역
120 : 절연층 122 : 금속층
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 형성된 제1 도전형의 매몰층; 상기 제1 도전형의 매몰층을 포함한 상기 기판의 상부에 형성된 제1 도전형의 에피층; 상기 제1 도전형의 에피층의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극; 상기 게이트 전극에 자기정합되어여 상기 제1 도전형의 에피층의 표면에 형성된 제1 도전형의 소오스 영역; 상기 게이트 전극에 비자기정합되어 상기 제1 도전형의 에피층의 표면에 형성된 제1 도전형의 드레인 영역; 상기 제1 도전형의 소오스 영역을 둘러싸도록 상기 제1 도전형의 에피층의 표면에 형성된 제2 도전형의 바디 영역; 및 상기 제1 도전형의 소오스 영역 하부의 상기 제2 도전형의 바디 영역에 형성된 제2 도전형의 벌크 바이어스 영역을 구비하는 것을 특징으로 하는 이중-확산 모스 트랜지스터를 제공한다.
바람직하게는, 상기 드레인 저항을 감소시키기 위하여 상기 제1 도전형의 드레인 영역의 하부에서 상기 제1 도전형의 매몰층까지 형성된 제1 도전형의 싱크 영역을 더 구비할 수 있다.
또한, 상기 게이트 전극을 포함한 제1 도전형의 에피층의 상부에 형성되는 절연층, 및 상기 절연층의 상부에 형성되고 상기 게이트 전극, 제1 도전형의 소오스 및 드레인 영역, 그리고 상기 제2 도전형의 벌크 바이어스 영역에 각각 접속되는 금속층을 더 구비할 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 도전형의 매몰층 및 제1 도전형의 에피층을 순차적으로 형성하는 단계; 상기 제1 도전형의 에피층의 상부에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계; 포토-마스크를 이용하여 상기 제1 도전형의 에피층의 표면에 제2 도전형의 불순물을 이온주입함으로써 제2 도전형의 바디 영역을 형성하는 단계; 상기 결과물의 상부에 제1 도전형의 불순물을 이온주입함으로써, 상기 제1 도전형의 에피층의 표면에 제1 도전형의 소오스 및 드레인 영역을 형성하는 단계; 및 상기 제1 도전형의 소오스 영역 안쪽으로 포토-마스크를 이용하여 제2 도전형의 불순물을 이온주입하여 상기 제1 도전형의 소오스 영역 하부에 제2 도전형의 벌크 바이어스 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 이중-확산 모스 트랜지스터의 제조 방법을 제공한다.
상기 제1 도전형의 매몰층 및 제1 도전형의 에피층을 순차적으로 형성하는 단계 후, 드레인 저항을 감소시키기 위하여 드레인 형성 영역에 제1 도전형의 불순물을 이온주입하여 상기 제1 도전형의 매몰층까지 확산되는 제1 도전형의 싱크 영역을 형성하는 단계를 더 구비할 수 있다.
바람직하게는, 상기 제1 도전형의 소오스 및 드레인 영역을 형성하는 단계에서 포토-마스크를 사용하지 않는다.
상기 제2 도전형의 벌크 바이어스 영역을 형성하는 단계 후, 상기 결과물의 상부에 절연층을 형성하는 단계; 상기 제1 도전형의 소오스 영역의 안쪽으로 상기 절연층을 식각한 후, 노출된 제1 도전형의 에피층을 상기 제2 도전형의 바디 영역까지 식각하는 단계; 상기 제1 도전형의 드레인 영역 및 게이트 전극 상부의 상기 절연층을 식각하는 단계; 및 상기 결과물의 상부에 금속층을 형성하는 단계를 더 구비할 수 있다.
상술한 바와 같이 본 발명에 의하면, 제1 도전형의 소오스 영역의 하부에 제2 도전형의 벌크 바이어스 영역을 형성함으로써 벌크 바이어스를 위한 면적이 별도로 요구되지 않는다. 따라서, 칩 사이즈를 줄여 온-저항을 낮출 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명에 의한 이중-확산 모스 트랜지스터의 단면도이다.
도 2를 참조하면, P형 반도체 기판(100)의 상부에 드레인 콘택으로부터 트랜지스터의 액티브 부위까지 저저항 경로를 제공하여 드레인 저항을 감소시키기 위해 N+형 매몰층(102)이 형성된다. 상기 N+매몰층(102)을 포함한 기판(100)의 상부에는 N_형 에피층(104)이 형성된다. 상기 N-에피층(104)의 상부에는 소자 분리층(107)이 형성되고, 드레인 저항을 감소시키기 위하여 고농도의 N형 불순물을 드레인 콘택 형성 영역의 하부에서 상기 N+매몰층(102)까지 확산시켜 형성시킨 N+싱크 영역(106)이 형성된다.
상기 N-에피층(104)의 상부에는 게이트 산화막(108)을 개재하여 게이트 전극(110)이 형성된다. 상기 N-에피층(104)의 표면에는 P-바디 영역(112)이 형성되고, N+소오스 영역(114)이 상기 게이트 전극(110)에 자기정합되어 P-바디 영역(112)에 둘러싸이도록 형성된다. N+드레인 영역(116)은 상기 게이트 전극(110)의 외부에서 게이트 전극(110)에 비자기정합되어 N-에피층(104)의 표면에 형성된다. 따라서, 상기 게이트 전극(110)은 오프셋(off-set) 구조를 갖는다. 또한, 상기 게이트 전극(110)과 부분적으로 오버랩되는 P-바디 영역(112)의 표면에는 채널 영역(도시하지 않음)이 형성된다.
상기 N+소오스 영역(114) 하부의 P_바디 영역(112)에는 벌크 바이어스를 위한 P+벌크 바이어스 영역(118)이 형성된다. 본 발명에서는 상기 P+벌크 바이어스 영역(118)이 N+소오스 영역(114)의 하부에 형성되므로, 벌크 바이어스를 위한 별도의 면적이 요구되지 않는다.
또한, 상기 게이트 전극(110)을 포함하는 N-에피층(104)의 상부에는 콘택홀을 갖는 절연층(120)이 형성된다. 상기 절연층(120)의 콘택홀 상부에는 DMOS 트랜지스터의 게이트 전극(110), N+소오스 및 드레인 영역(114,116), 그리고 P+벌크 바이어스 영역(118)에 각각 접속되는 금속층(122)이 형성된다.
도 3 내지 도 9는 도 2에 도시한 본 발명의 DMOS 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 N_에피층(104)을 형성하는 단계를 도시한다. 먼저, P-반도체 기판(100)을 준비한 후, 드레인 콘택으로부터 트랜지스터의 액티브 부위까지 저저항 경로를 제공하여 드레인 저항을 감소시키기 위해 상기 P-기판(100)의 상부에 N+매몰층(102)을 형성한다. 바람직하게는, 상기 N+매몰층(102)은 확산 또는 이온 주입 공정에 의해 형성된다.
이어서, 상기 N+매몰층(102)을 포함한 P-기판(100)의 상부에 에피택시얼 성장 방법을 통해 N-에피층(104)을 형성한다.
도 4는 N+싱크 영역(106)을 형성하는 단계를 도시한다. 상기와 같이 N_에피층(104)을 형성한 후, 드레인 저항을 감소시키기 위하여 고농도의 N형 불순물을 드레인 콘택 형성 영역의 하부에서 상기 N+매몰층(102)에 도달할 때까지 확산시켜 N+싱크 영역(106)을 형성한다. 여기서, VDMOS 트랜지스터의 경우에는 상기 N+싱크 영역을 형성하지만, LDMOS 트랜지스터의 경우에는 상기 N+싱크 영역을 형성하지 않는다.
이어서, 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 공정을 통해 상기 N_에피층(104)의 상부에 소자 분리층(107)을 형성함으로써, 트랜지스터가 형성되어질 액티브 영역을 정의한다.
도 5는 P_바디 영역(112)을 형성하는 단계를 도시한다. 상기와 같이 액티브 영역을 정의한 후, 열산화 공정을 통해 상기 액티브 영역의 상부에 게이트 산화막(108)을 형성한다. 이어서, 상기 게이트 산화막(108)의 상부에 도전 물질, 예컨대 불순물이 도핑된 폴리실리콘막을 증착하고 이를 사진식각 공정으로 패터닝함으로써 게이트 전극(110)을 형성한다.
계속해서, 사진 공정을 통해 P_바디 영역이 형성되어질 부위를 오픈시키도록 포토레지스트 패턴(111)을 형성한 후, 상기 포토레지스트 패턴(111)을 이온주입 마스크로 사용하여 P형 불순물을 이온주입한다. 이어서, 상기 포토레지스트 패턴(111)을 제거한 후, 소정의 열처리 공정을 통해 상기 이온주입된 P형 불순물을 확산시킴으로써 P_바디 영역(112)을 형성한다.
도 6은 N+소오스 및 드레인 영역(114, 116)을 형성하는 단계를 도시한다. 상기와 같이 P_바디 영역(112)을 형성한 후, 결과물의 전면에 N형 불순물을 이온주입한다. 그 결과, 상기 게이트 전극(110)에 자기정합되는 N+소오스 영역(114)과 상기 게이트 전극(110)에 비자기정합되는 N+드레인 영역(116)이 동시에 형성된다.
도 7은 P+벌크 바이어스 영역(118)을 형성하는 단계를 도시한다. 상기와 같이 N+소오스 및 드레인 영역(114, 116)을 형성한 후, 사진 공정을 통해 상기 N+소오스 영역(114)의 안쪽으로 포토레지스트 패턴(117)을 형성한다. 이어서, 상기 포토레지스트 패턴(117)을 이온주입 마스크로 사용하여 P형 불순물을 상기 N+소오스 영역(114)의 하부에 이온주입될 수 있도록 고 에너지(high energy)로 이온주입한다. 그 결과, 상기 N+소오스 영역(114)의 하부에 P+벌크 바이어스 영역(118)이 형성된다.
도 8은 절연층(120)을 형성하는 단계를 도시한다. 상기와 같이 P+벌크 바이어스 영역(118)을 형성한 후, 포토레지스트 패턴(117)을 제거한다. 이어서, 상기 결과물의 상부에 절연층(120)으로서, 예컨대 저온 산화막(low temperature oxide; LTO)을 증착한다. 계속해서, 소오스 및 바디 콘택을 형성하기 위하여 사진식각 공정을 통해 상기 N+소오스 영역(114)의 안쪽으로 상기 절연층(120)을 식각한 후, 노출된 N-에피층(104)을 P-바디 영역(120)까지 식각함으로써, N+소오스 영역(114) 및 P-바디 영역(120)을 노출시키는 제1 콘택홀(121)을 형성한다.
도 9는 금속층(122)을 형성하는 단계를 도시한다. 상기와 같이 제1 콘택홀(121)을 형성한 후, 사진식각 공정으로 상기 N+드레인 영역(116) 및 게이트 전극(110) 상부의 절연층(120)을 식각함으로써 N+드레인 영역(116)을 노출시키는 제2 콘택홀 및 게이트 전극(110)을 노출시키는 제3 콘택홀을 형성한다.
이어서, 상기 결과물의 상부에 금속 물질을 증착하고 이를 사진식각 공정으로 패터닝함으로써, 제1 콘택홀(121)을 통해 N+소오스 영역(114) 및 P-바디 영역(120)에 접속되고, 제2 콘택홀을 통해 N+드레인 영역(116)에 접속되며, 제3 콘택홀을 통해 게이트 전극(110)에 접속되는 금속층(122)을 형성한다.
상기한 공정의 결과로, DMOS 트랜지스터가 완성된다.
상술한 바와 같이 본 발명에 따른 DMOS 트랜지스터에 의하면, 제1 도전형의 소오스 영역의 하부에 제2 도전형의 벌크 바이어스 영역을 형성한다. 따라서, 벌크 바이어스를 위한 면적이 별도로 요구되지 않으므로, 칩 사이즈를 줄여 온-저항을 낮출 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 반도체 기판의 상부에 형성된 제1 도전형의 매몰층;
    상기 제1 도전형의 매몰층을 포함한 상기 기판의 상부에 형성된 제1 도전형의 에피층;
    상기 제1 도전형의 에피층의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극;
    상기 게이트 전극에 자기정합되어여 상기 제1 도전형의 에피층의 표면에 형성된 제1 도전형의 소오스 영역;
    상기 게이트 전극에 비자기정합되어 상기 제1 도전형의 에피층의 표면에 형성된 제1 도전형의 드레인 영역;
    상기 제1 도전형의 소오스 영역을 둘러싸도록 상기 제1 도전형의 에피층의 표면에 형성된 제2 도전형의 바디 영역; 및
    상기 제1 도전형의 소오스 영역 하부의 상기 제2 도전형의 바디 영역에 형성된 제2 도전형의 벌크 바이어스 영역을 구비하는 것을 특징으로 하는 이중-확산 모스 트랜지스터.
  2. 제1항에 있어서, 상기 드레인 저항을 감소시키기 위하여 상기 제1 도전형의 드레인 영역의 하부에서 상기 제1 도전형의 매몰층까지 형성된 제1 도전형의 싱크 영역을 더 구비하는 것을 특징으로 하는 이중-확산 모스 트랜지스터.
  3. 제1항에 있어서, 상기 게이트 전극을 포함한 제1 도전형의 에피층의 상부에 형성되는 절연층, 및 상기 절연층의 상부에 형성되고 상기 게이트 전극, 제1 도전형의 소오스 및 드레인 영역, 그리고 상기 제2 도전형의 벌크 바이어스 영역에 각각 접속되는 금속층을 더 구비하는 것을 특징으로 하는 이중-확산 모스 트랜지스터.
  4. 반도체 기판의 상부에 제1 도전형의 매몰층 및 제1 도전형의 에피층을 순차적으로 형성하는 단계;
    상기 제1 도전형의 에피층의 상부에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;
    포토-마스크를 이용하여 상기 제1 도전형의 에피층의 표면에 제2 도전형의 불순물을 이온주입함으로써 제2 도전형의 바디 영역을 형성하는 단계;
    상기 결과물의 상부에 제1 도전형의 불순물을 이온주입함으로써, 상기 제1 도전형의 에피층의 표면에 제1 도전형의 소오스 및 드레인 영역을 형성하는 단계; 및
    상기 제1 도전형의 소오스 영역 안쪽으로 포토-마스크를 이용하여 제2 도전형의 불순물을 이온주입하여 상기 제1 도전형의 소오스 영역 하부에 제2 도전형의 벌크 바이어스 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 이중-확산 모스 트랜지스터의 제조 방법.
  5. 제4항에 있어서, 상기 제1 도전형의 매몰층 및 제1 도전형의 에피층을 순차적으로 형성하는 단계 후, 드레인 저항을 감소시키기 위하여 드레인 형성 영역에 제1 도전형의 불순물을 이온주입하여 상기 제1 도전형의 매몰층까지 확산되는 제1 도전형의 싱크 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 이중-확산 모스 트랜지스터의 제조 방법.
  6. 제4항에 있어서, 상기 제1 도전형의 소오스 및 드레인 영역을 형성하는 단계에서 포토-마스크를 사용하지 않는 것을 특징으로 하는 이중-확산 모스 트랜지스터의 제조 방법.
  7. 제4항에 있어서, 상기 제2 도전형의 벌크 바이어스 영역을 형성하는 단계 후,
    상기 결과물의 상부에 절연층을 형성하는 단계;
    상기 제1 도전형의 소오스 영역의 안쪽으로 상기 절연층을 식각한 후, 노출된 제1 도전형의 에피층을 상기 제2 도전형의 바디 영역까지 식각하는 단계;
    상기 제1 도전형의 드레인 영역 및 게이트 전극 상부의 상기 절연층을 식각하는 단계; 및
    상기 결과물의 상부에 금속층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 이중-확산 모스 트랜지스터의 제조 방법.
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