KR100346339B1 - 반도체 장치 - Google Patents

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Abstract

p형 실리콘 기판(1) 상의 N-형 에피택셜층(2)의 표면 및 그 근방에 N+형 확산 영역(6a ∼ 6d) 및 P형 확산 영역(5a) 등이 형성되어 있다. N+형 확산 영역(6a, 6b)과 N-형 에피택셜층(2) 간에 위치하는 P형 확산 영역(5a) 상에 게이트 절연막을 개재시켜서 게이트 전극부(8a, 8b)가 각각 형성되어 있다. 소스 전극(9) 및 드레인 전극(10)이 각각 형성되어 있다. 필드 분리막(14) 하측으로 온 상태에서 전류가 흐르는 방향과 교차하는 방향에 따라서 이산적으로 P형 확산 영역(7)이 형성되어 있다. 이에 따라, 전계 완화의 효과를 유지하면서, 온 상태에서의 온 저항의 상승이 억제되는 반도체 장치를 얻을 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 Double Diffused Metal Oxide Semiconductor(이하, 「DMOS」라고 적는다) 트랜지스터 등을 포함한 반도체 장치에관한 것이다.
대전류를 스위칭하기 위한 반도체 장치의 일례로서, DMOS 트랜지스터를 포함한 반도체 장치에 대하여 설명한다. 도 31에 도시한 바와 같이, p형 실리콘 기판(101) 상에, N-형 에피택셜층(102)이 형성되어 있다. 그 N-형 에피택셜층(102)의 표면 및 그 근방에, N+형 확산 영역(106a ∼ 106d)이 형성되어 있다. 그 N+형 확산 영역(106a, 106b)을 주위에서 둘러싸도록, N-형 에피택셜층(102)의 표면 및 그 근방에 P형 확산 영역(105a)이 형성되어 있다. 또한, 마찬가지로 하여 N+형 확산 영역(106c, 106d)을 주위에서 둘러싸도록 P형 확산 영역(105b)이 형성되어 있다.
N+형 확산 영역(106a)과 N-형 에피택셜층(102) 간에 위치하는 P형 확산 영역(105a)의 표면 상에 절연막을 개재시켜서 게이트 전극부(108a)가 형성되어 있다. 또한, N+형 확산 영역(106c)과 N-형 에피택셜층(102) 간에 위치하는 P형 확산 영역(105b)의 표면 상 및 N+형 확산 영역(106b)과 N-형 에피택셜층(102) 간에 위치하는 P형 확산 영역(105a)의 표면 상에 절연막을 개재시켜서 게이트 전극부(108b)가 형성되어 있다.
N+형 확산 영역(106a ∼ 106d)과 전기적으로 접속되는 소스 전극부(109)가 형성되어 있다. 또한, N-형 에피택셜층(102)의 표면에는 필드 분리막(114)이 형성되어 있다. 그 필드 분리막(114)을 끼워서 게이트 전극부(108a)와 반대측에는 드레인 전극(110)이 형성되어 있다.
드레인 전극(110)은 N-형 에피택셜층(102)에 형성된 N+형 확산층(104)에 전기적으로 접속되어 있다. p형 실리콘 기판(101)과 N-형 에피택셜층(102) 간에는 N+매립 확산 영역(103)이 형성되어 있다. 또한, 필드 분리막(114) 하측에는 p형 확산 영역(107)이 형성되어 있다.
다음에 상술한 반도체 장치의 동작에 대하여 설명한다. 게이트 전극부(108a, 108b)에 소정의 전위를 인가함으로써, P형 확산 영역(105a, 105b)에 채널 영역이 형성되어, 소스 전극부(109)로부터 N+확산 영역(106a, 106b, 106c)을 거쳐서 화살표로 나타낸 바와 같이 드레인 전극부(110)로 향하여 전류가 흐른다.
이 때, 도 32에 도시한 바와 같이, P형 확산 영역(105a, 105b)과 N-형 에피택셜층(102)과의 계면에서부터 N-형 에피택셜층(102)의 측으로 향하여 공핍층(공핍층 A)이 넓어진다. 또한, P형 확산 영역(107)과 N-형 에피택셜층(102)과의 계면으로부터 N-형 에피택셜층(102) 측으로 향하여 공핍층(120 ; 공핍층 B)이 넓어진다. 특히, 공핍층 B에 의해 전계의 집중이 완화되어 내압의 향상이 도모된다. 종래의 DMOS 트랜지스터를 포함한 반도체 장치는 상기한 바와 같이 구성되어 동작한다.
상술한 바와 같이, P형 확산 영역(107)은 그 P형 확산 영역(107)과 N-형 에피택셜층(102)과의 계면에서부터 N-형 에피택셜층(102) 측으로 향하여 연장되는 공핍층에 의해 전계 집중을 완화하여 내압을 향상시키기 위하여 형성되고 있다. 그런데, 소스 전극부(109)로부터 드레인 전극부(110)로 향하여 전류가 흐르는 온 상태에서는, P형 확산 영역(107)에 의해서 전류의 흐름이 차단되게 되며 온 저항이 상승하게 된다는 문제점이 있었다.
도 33a는 P형 확산 영역(107)을 갖고 있지 못한 경우의 DMOS 트랜지스터에서의 여러가지의 게이트 전압에 대한 드레인 전류와 드레인 전압과의 관계를 평가한 그래프이다. 도 33b는 P형 확산 영역(107)을 갖고 있는 경우의 DMOS 트랜지스터에서의 드레인 전류와 드레인 전압과의 관계를 평가한 그래프이다.
도 33a, 도 33b에 도시한 바와 같이, P형 확산 영역(107)을 갖는 경우에서는 P형 확산 영역(107)을 갖지 못한 경우와 비교하여, 동일 드레인 전압에 대하여 드레인 전류가 낮아지는 있는 것을 알 수 있다. 특히, 드레인 전압이 비교적 낮은 경우에는 드레인 전류도 낮아지는 것을 알 수 있다.
이 때문에, P형 확산 영역(107)이 형성되어 있는 경우에는 P형 확산 영역(107)이 형성되어 있지 않은 경우에 비하여, 온 상태에서의 온 저항이 약 3 ∼ 5배 정도에까지 상승하게 된다는 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 온 상태에서의 전계 완화의 효과를 저하시키지 않고 온 저항의 상승을 억제할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 제1 도전형의 반도체 기판과, 제2 도전형의 제1 영역과, 제2 도전형의 제2 영역과, 제1 도전형의 제3 영역과, 제1 전극부와, 제2 전극부와, 제3 전극부와, 제4 영역을 포함하고 있다. 제1 영역은 반도체 기판 상에 직접 접하여 형성되어 있다. 제2 영역은 제1 영역의 표면 및 그 근방에 형성되어 있다. 제3 영역은 제2 영역을 주위에서부터 둘러싸도록 제1 영역의 표면 및 그 근방에 형성되어 있다. 제1 전극부는 제1 영역과 제2 영역 간에 위치하는 제3 영역의 표면 상에 절연막을 개재시켜서 형성되어 있다. 제2 전극부는 제2 영역에 접속되어 있다. 제3 전극부는 제3 영역과 거리를 두어 제1 영역에 접속되어 있다. 제4 영역은 제3 전극부와 제3 영역 간의 제1 표면 및 그 근방에 형성되어 있다. 그 제4 영역은 전류가 흐르는 방향과 교차하는 방향에 따라서 그 깊이가 변화하도록 형성되어 있다.
이 구성에 따르면, 제1 영역, 제2 영역, 제3 영역 및 제1 전극부를 포함하는 소위 MOS 트랜지스터가 구성된다. 제1 전극부에 소정의 전압을 인가함으로써 제2 전극부에서부터 제2 영역 및 제1 영역을 거쳐서 제3 전극부로 향하여 전류가 흐르는 온 상태가 된다. 이 때, 제1 영역과 제4 영역과의 계면에서부터 제1 영역의 측으로 향하여 공핍층이 연장된다. 제4 영역이 전류가 흐르는 방향과 교차하는 방향에 따라서 그 깊이가 다름으로써, 공핍층 단부의 위치도 제4 영역의 깊이에 대응하여 변화하도록 된다. 이에 따라, 전류는 그 흐르는 방향과 교차하는 방향에 따라서 형성된 보다 얕은 곳에 위치하는 공핍층의 단부 바로 아래 근방의 제1 영역을흐를 수 있게 되어, 전류의 흐름을 방해하는 것을 억제할 수 있다. 또한, 이 공핍층에 의해서 전계가 완화된다. 그 결과, 온 상태에서 전계 완화의 효과를 유지하면서 온 저항의 상승을 억제할 수 있다.
바람직하게는, 제3 전극부를 주위에서 둘러싸도록 제1 영역의 표면 및 그 근방에 제1 도전형의 제5 영역이 형성되어 있다.
이 경우에는, 제1 영역, 제3 영역 및 제5 영역을 포함하는 바이폴라 트랜지스터에 있어서, 제1 전극에 소정의 전압을 인가함으로써 제3 영역에 형성되는 채널 영역을 통하여 제1 영역에 전류가 공급되는 소위 절연 게이트형 바이폴라 트랜지스터가 형성된다.
본 발명에 따른 반도체 장치의 다른 1개는 제1 도전형의 반도체 기판과, 제2 도전형의 제1 영역과, 제2 도전형의 제2 영역과, 제1 도전형의 제3 영역과, 제1 전극부와, 제2 전극부와, 제3 전극부와, 제1 도전형의 제4 영역을 포함하고 있다. 제1 영역은 반도체 기판 상에 직접 접하여 형성되어 있다. 제2 영역은 제1 영역의 표면 및 그 근방에 형성되어 있다. 제3 영역은 제2 영역을 주위에서 둘러싸도록 제1 영역의 표면 및 그 근방에 형성되어 있다. 제1 전극부는 제3 영역에 접속되어 있다. 제2 전극부는 제2 영역에 접속되어 있다. 제3 전극부는 제3 영역과 거리를 두어 제1 영역에 접속되어 있다. 제4 영역은 제3 전극부와 제3 영역 간의 제1 영역의 표면 및 그 근방에 형성되어 있다. 그 제4 영역은 전류가 흐르는 방향과 교차하는 방향에 따라서 그 깊이가 변화하도록 형성되어 있다.
이 구성에 따르면, 제1 영역, 제2 영역 및 제3 영역을 포함하는 소위 바이폴라 트랜지스터가 구성된다. 제3 영역에 접속된 제1 전극부에 소정의 전압을 인가함으로써 제2 전극부에서 제2 영역 및 제3 영역을 거쳐서, 제1 영역을 접속된 제3 전극부로 향하여 전류가 흐르는 온 상태가 된다. 이 때, 제1 영역과 제4 영역과의 계면에서 제1 영역 측으로 향하여 공핍층이 연장된다. 제4 영역이 전류가 흐르는 방향과 교차하는 방향에 따라서 그 깊이가 다름으로써, 공핍층의 단부의 위치도 제4 영역의 깊이에 대응하여 변화하도록 된다. 이에 따라, 전류는 그 흐르는 방향과 교차하는 방향에 따라서 형성된 보다 얕은 곳에 위치하는 공핍층의 단부의 바로 아래 근방의 제1 영역을 흐를 수 있게 되어, 전류의 흐름을 방해하는 것을 억제할 수 있다. 또한, 이 공핍층에 의해서 전계가 완화된다. 그 결과, 온 상태에서 전계 완화의 효과를 유지하면서 온 저항의 상승을 억제할 수 있다.
바람직하게는, 제4 영역은 일정한 전위로 고정되어 있다.
이 경우에는 제4 영역의 전위가 불안정함이 해소되어, 제4 영역과 제1 영역과의 계면에서부터 충분히 공핍층을 연장시킬 수 있어 전계 완화가 보다 확실하게 행해진다.
구체적으로는, 제4 영역은 제1 전극부 또는 제2 전극부와 전기적으로 접속되어 있음으로써 일정한 전위로 고정된다.
또한 바람직하게는, 제4 영역은 이산적으로 형성되며, 각 제4 영역은 온 상태에서는 인접하는 제4 영역에서 각각 연장되는 공핍층이 서로 연결되는 거리를 두고 떨어져 있다.
이 경우에는, 제4 영역이 연속적으로 형성되어 있지 않고, 이산적으로 형성되어 있는 경우라도, 온 상태에서 인접하는 제4 영역에서 각각 연장되는 공핍층이 서로 연결됨으로써, 전계 완화의 효과를 유지할 수 있다. 더구나, 인접하는 제4 영역에서부터 각각 연장되는 공핍층이 서로 연결된 부분에는 공핍층의 단부가 보다 얕은 곳에 위치하여 그 단부 바로 아래 근방의 제1 영역을 전류가 흐를 수 있어, 전류의 흐름을 방해하는 것을 억제할 수 있다.
구체적으로 제4 영역이 이산적으로 형성되는 경우에는 제1 영역의 불순물 농도를 NA, 제4 영역의 불순물 농도를 ND, 인접하는 제4 영역 간의 거리를 W, 필요 내압을 V, 전하량을 q, 진공의 유전률을 ε, 실리콘의 비유전률을 ε'로 하고, 불순물 농도 NA는 불순물 농도 ND보다도 충분히 크고 실질적으로 무한대로 하면, 다음의 식,
V>qNDW2/(8εε')
W<2(2Vεε'/(qND)(1/2)
을 만족하는 것이 바람직하다.
이 경우에는, 상기 관계를 만족하도록 제4 영역이 형성됨으로써, 전계 완화 효과를 유지하면서, 온 상태에서의 온 저항의 상승을 억제할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 단면 사시도.
도 2는 동 실시예에 있어서, 온 상태에서의 전류의 흐름을 나타내는 단면 사시도.
도 3은 동 실시예에 있어서, 도 1에 도시하는 단면선 III-III에서의 부분 확대 단면도.
도 4는 동 실시예에 있어서, P형 확산 영역의 다른 평면 패턴을 나타낸 도면.
도 5는 동 실시예에서의 반도체 장치의 제조 방법의 1 공정을 나타내는 단면도.
도 6은 동 실시예에 있어서, 도 5에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 7은 동 실시예에 있어서, 도 6에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 8은 동 실시예에 있어서, 도 7에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 9는 동 실시예에 있어서, 도 8에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 10은 동 실시예에 있어서, 도 9에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 11은 동 실시예에 있어서, 도 10에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 12는 동 실시예에 있어서, 도 11에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 13은 동 실시예에 있어서, 도 12에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 14는 본 발명의 실시예 2에 따른 반도체 장치의 단면 사시도.
도 15는 동 실시예에 있어서, 도 14에 도시하는 단면선 XXV-XXV에서의 부분 확대 단면도.
도 16은 동 실시예에서의 반도체 장치의 제조 방법의 1 공정을 나타내는 단면도.
도 17은 본 발명의 실시예 3에 따른 반도체 장치의 단면 사시도.
도 18은 동 실시예에서의 반도체 장치의 제조 방법의 1 공정을 나타내는 단면도.
도 19는 동 실시예에 있어서, 도 18에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 20은 동 실시예에 있어서, 도 19에 도시하는 공정 후에 행해지는 공정을나타내는 단면도.
도 21은 동 실시예에 있어서, 도 20에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도.
도 22는 본 발명의 실시예 4에 따른 반도체 장치의 단면 사시도.
도 23은 동 실시예에 있어서, 도 22에 도시하는 반도체 장치의 P형 확산 영역 주변의 부분 확대 단면 사시도.
도 24는 본 발명의 실시예 5에 따른 반도체 장치의 단면 사시도.
도 25는 동 실시예에 있어서, 도 24에 도시하는 반도체 장치의 P형 확산 영역 주변의 부분 확대 단면 사시도.
도 26은 본 발명의 실시예 6에 따른 반도체 장치의 단면 사시도.
도 27은 동 실시예에 있어서, 도 26에 도시하는 반도체 장치의 P형 확산 영역 주변의 부분 확대 단면 사시도.
도 28은 본 발명의 실시예 7에 따른 반도체 장치의 단면 사시도.
도 29는 본 발명의 실시예 8에 따른 반도체 장치의 단면 사시도.
도 30은 본 발명의 실시예 9에 따른 반도체 장치의 단면 사시도.
도 31은 종래의 반도체 장치의 단면 사시도.
도 32는 도 31에 도시하는 반도체 장치의 동작을 설명하기 위한 단면 사시도.
도 33a, 도 33b는 종래의 반도체 장치에서의 드레인 전류와 드레인 전압과의 관계를 나타내는 그래프로, 도 33a는 P형 확산 영역이 없는 경우에 있어서의 관계를 나타내고, 도 33b는 P형 확산 영역이 형성된 경우의 관계를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : P형 실리콘 기판
2 : N-형 에피택셜층
3 : N+형 매립 확산영역
4 : N+형 확산층
5a, 5b : P형 확산 영역
6a, 6b, 6c, 6d : N+형 확산 영역
7 : P형 확산 영역
8a, 8b : 게이트 전극부
9 : 소스 전극
10 : 드레인 전극
14 : 필드 분리막
<실시예 1>
본 발명의 실시예 1에 따른 DMOS 트랜지스터를 포함한 반도체 장치에 대하여설명한다. 도 1에 도시한 바와 같이, p형 실리콘 기판(1) 상에 N-형 에피택셜층(2)이 형성되어 있다. 그 p형 실리콘 기판(1)과 N-형 에피택셜층(2) 간에 N+매립 확산 영역(3)이 형성되어 있다. N-형 에피택셜층(2)의 표면 및 그 근방에 제2 영역으로서의 N+확산 영역(6a ∼ 6d)이 형성되어 있다.
N+형 확산 영역(6a, 6b)을 주위에서 둘러싸도록, N-에피택셜층(2)의 표면 및 그 근방에 제3 영역으로서의 p형 확산 영역(5a)이 형성되어 있다. 마찬가지로, N+형 확산 영역(6c, 6d)을 주위에서 둘러싸도록, 제3 영역으로서의 P형 확산 영역(5b)이 형성되어 있다. N+형 확산 영역(6a)과 N-형 에피택셜층(2) 간에 위치하는 P형 확산 영역(5a)의 표면 상에 절연막을 개재시켜서 제1 전극부로서의 게이트 전극부(8a)가 형성되어 있다.
또한, N+형 확산 영역(6b)과 N-형 에피택셜층(2) 간에 위치하는 P형 확산 영역(5a)의 표면 상 및 N+형 확산 영역(6c)과 N-형 에피택셜층(2) 간에 위치하는 P형 확산 영역(5b)의 표면 상에 절연막을 개재시켜서, 제1 전극으로서의 게이트 전극부(8b)가 형성되어 있다. N+형 확산 영역(6a ∼ 6d)에 전기적으로 접속되는 제2 전극부로서의 소스 전극(9)이 형성되어 있다.
또, N+형 확산 영역(6a)과 N+형 확산 영역(6b) 간에 형성된 영역은 p+형영역(참조 번호 없음)이고, 따라서 N+형 확산 영역(6a, 6b)과 P형 확산 영역(5a)과는 소스 전극(9)을 통하여 동 전위로 고정되어 있다.
N-형 에피택셜층(2)의 표면 및 그 근방에 필드 분리막(14)이 형성되어 있다. 그 필드 분리막(14)을 끼워서 게이트 전극부(8a)와 반대측에 드레인 전극(10)이 형성되어 있다. 그 드레인 전극(10)은 N-형 에피택셜층(2)에 형성된 N+형 확산층(4)에 전기적으로 접속되어 있다.
필드 분리막(14) 하측의 소스 전극(9)과 드레인 전극(10) 간에는 제4 영역으로서의 P형 확산 영역(7)이 이산적으로 형성되어 있다. 또, 이 P형 확산 영역(7)은 후술하는 바와 같이, 전류가 흐르는 방향과 교차하는 방향에 따라서 소정의 간격을 두어 형성되어 있다. 또한, P형 확산 영역(7)은 DMOS 트랜지스터가 형성되는 영역을 둘러싸도록 형성되어 있다.
이 반도체 장치에서는 복수의 DMOS 트랜지스터 중 하나가 예를 들면, N+형 확산 영역(6a), N-형 에피택셜층(2), P형 확산 영역(5a) 및 게이트 전극부(8a)를 포함하여 구성된다.
다음에, 상술한 반도체 장치의 동작에 대하여 설명한다. 게이트 전극부(8a, 8b)에 소정의 전압을 인가함으로써, P형 확산 영역(5a, 5b)에 각각 채널 영역이 형성된다. 이에 따라, 소스 전극(9) 및 N+형 확산 영역(6a ∼ 6d)에서부터 이 채널영역 및 N-형 에피택셜층(2)을 거쳐서 드레인 전극(10)으로 향하여 전류가 흐른다. 이에 따라 온 상태가 된다.
이 때, 도 2에 도시한 바와 같이, P형 확산 영역(5a, 5b)와 N-형 에피택셜층(2)과의 계면에서부터 N-형 에피택셜층(2) 측으로 향하여 공핍층 A가 연장됨과 함께, P형 확산 영역(7)과 N-형 에피택셜층(2)과의 계면에서부터 N-형 에피택셜층(2) 측으로 향하여 공핍층 B가 연장된다.
P형 확산 영역(7)이 소정의 간격을 두어 이산적으로 형성됨으로써, 도 3에 도시한 바와 같이, 인접하는 P형 확산 영역(7)으로부터 각각 연장되는 공핍층 B가 서로 연결된 상태가 된다. 공핍층 B가 서로 연결된 공핍층단(21)에서는 그 위치가 다른 공핍층단의 위치보다도 얕은 곳에 위치하고 있다.
온 상태에서는, 전류가 이 공핍층단(21) 바로 아래 근방의 N-형 에피택셜층(2)의 부분(22)을 흐를 수 있게 되어, 전류의 흐름을 방해하는 것을 억제할 수 있다. 더구나, P형 확산 영역(7)과 N-형 에피택셜층(2)과의 계면에서 연장되는 공핍층 B에 의해서 전계 완화 효과를 유지할 수 있다.
이와 같이, 전계 완화 효과를 유지하면서, 온 상태에서의 온 저항의 상승을 억제하기 위해서는 P형 확산 영역(7)은 소스 전극(9)으로부터 드레인 전극(10)으로 향하여 전류가 흐르는 방향과 교차하는 방향으로 소정의 간격을 두어 이산적으로형성되어 있을 필요가 있어 다음의 조건이 필요로 된다.
즉, N-형 에피택셜층(2)의 불순물 농도를 ND, P형 확산 영역(7)의 불순물 농도를 NA, 인접하는 P형 확산 영역(7) 간의 거리를 W, 필요 내압을 V, 전하량을 q, 진공의 유전률을 ε, 실리콘의 비유전률을 ε'로 하고, P형 확산 영역(7)의 불순물 농도 NA는 N-형 에피택셜층(2)의 불순물 농도 ND보다도 충분히 크고 실질적으로 무한대로 하면, 다음의 식,
V>qNDW2/(8εε')
W<2(2Vεε'/(qND))(1/2)
을 만족하는 것이 필요해진다. 도 3에 도시한 바와 같이, 인접하는 P형 확산 영역(7) 간의 거리 W가 상기 관계를 만족함으로써, 전계 완화의 효과를 유지하면서 온 상태에서의 온 저항의 상승을 억제할 수 있다.
예를 들면, 비저항 1. 6Ω㎝의 N-형 에피택셜층(2)을 형성하는 경우, 그 불순물 농도는 3×1015/㎤이다. 이 때, 내압 60V의 소자를 만드는 경우, 인접하는 P형 확산 영역(7) 간의 거리 W를 8㎛로 하면 내압은 약 37V가 된다.
또, P형 확산 영역(7)으로서는 도 1에 도시한 바와 같이, 평면 형상이 실질적으로 원형을 예로 들었지만, 이 외에, 도 4에 도시한 바와 같이, 길이 a와 길이b를 갖는 구형을 적용해도 된다.
다음에, 상술한 반도체 장치의 제조 방법의 일례에 대하여 설명한다. 우선 도 5에 도시한 바와 같이, p형 실리콘 기판(1)에 n형 불순물을 주입하여 열처리를 실시하여, 그 p형 실리콘 기판(1) 상에 에피택셜 성장법에 의해 N-형 에피택셜층(2)을 형성함과 함께, N+형 매립 확산 영역(3)을 형성한다. 다음에, N-형 에피택셜층(2)의 소정의 영역에 N+형 확산층(4)을 형성한다.
N-형 에피택셜층(2) 상에 받침 산화막(51)을 형성한다. 그 받침 산화막(51) 상에 실리콘 질화막(52)을 형성한다. 그 실리콘 질화막(52) 상에 포토 레지스트(53)를 형성한다. 그 포토 레지스트(53)를 마스크로 하여, 실리콘 질화막(52)에 에칭을 실시하여 받침 산화막(51)의 표면을 노출한다. 또한, 포토 레지스트(53)를 마스크로 하여 n형의 불순물을 이온 주입법에 의해 주입함으로써, n 웰이 되는 n형 영역(54a)을 형성한다.
또, 도 5에서 CMOS 트랜지스터가 형성되는 영역을 CMOS 영역 A로 하고 DMOS 트랜지스터가 형성되는 영역을 DMOS 영역 B로 하고 있다.
다음에, 도 6에 도시한 바와 같이 열 산화법에 의해 아일런드 산화막(56)을 형성한다. 그리고, N-형 에피택셜층(2) 상에 포토 레지스트(55)를 형성한다. 그 포토 레지스트(55)를 마스크로 하여 DMOS 영역 B에 P형 확산 영역이 되는 p형 영역(7a)을 형성한다. 또한, CMOS 영역에 p웰이 되는 p형 영역(57a)을 형성한다.
다음에, 도 7에 도시한 바와 같이, 아일런드 산화막(56)을 제거함과 함께 소정의 열처리를 실시함으로써, DMOS 영역 B에 P형 확산 영역(7)을 형성한다. 또한, CMOS 영역 A에 n웰(54) 및 p웰(57)을 각각 형성한다. 다음에, 도 8에 도시한 바와 같이, 소자를 서로 전기적으로 절연하기 위한 소정의 필드 분리막(14)을 형성한다.
다음에, 도 9에 도시한 바와 같이, N-형 에피택셜층(2) 상에 게이트 산화막이 되는 실리콘 산화막을 개재시켜서 폴리실리콘막(도시하지 않음)을 형성한다. 그 폴리실리콘막 상에 포토 레지스트(60)를 형성한다. 그 포토 레지스트(60)를 마스크로 하여 폴리실리콘막 및 실리콘 산화막에 이방성 에칭을 실시함으로써, 게이트 산화막(58a ∼ 58e) 및 폴리실리콘 게이트 전극(59a ∼ 59e)을 각각 포함하는 게이트 전극부(8a ∼ 8e)를 각각 형성한다.
다음에, 도 10에 도시한 바와 같이, N-형 에피택셜층(2) 상에 포토 레지스트(61)를 형성한다. 그 포토 레지스트(61)를 마스크로하여 이온 주입법에 의해 붕소를 주입함으로써, P형 확산 영역(5a, 5b)을 각각 형성한다. 그 후, 포토 레지스트(60, 61)를 제거한다.
다음에, 도 11에 도시한 바와 같이 N-형 에피택셜층(2) 상에 포토 레지스트(62)를 형성한다. 그 포토 레지스트(62)를 마스크로 하여 이온 주입법에 의해 비소를 주입함으로써, N+형 확산 영역(6a ∼ 6d) 및 N+형 소스·드레인 영역(63a, 63b)을 각각 형성한다. 다음에, 도 12에 도시한 바와 같이, 포토 레지스트(64)를 형성한다. 그 포토 레지스트(64)를 마스크로 하여, 이온 주입법에 의해 붕소를 주입함으로써, P+형 소스·드레인 영역(65a, 65b)을 각각 형성한다.
다음에, 도 13에 도시한 바와 같이, 게이트 전극부(8a ∼ 8e)를 덮도록 N-형 에피택셜층(2) 상에 층간 절연막으로서의 실리콘 산화막(20)을 형성한다. 그 실리콘 산화막(20)에 소정의 컨택트홀(도시하지 않음)을 형성한다. 그 컨택트홀을 매립하도록 실리콘 산화막(20) 상에 소정의 금속막(도시하지 않음)을 형성한다.
그 금속막에 소정의 사진 제판 및 가공을 실시함으로써, N+형 확산층(4)에 전기적으로 접속되는 드레인 전극(10)을 형성한다. N+형 확산 영역(6a ∼ 6d)에 전기적으로 접속되는 소스 전극(9)을 형성한다. N+형 소스· 드레인 영역(63a, 63b)에 전기적으로 접속되는 소스·드레인 전극(66a, 66b)을 각각 형성한다. p+형 소스·드레인 영역(65a, 65b)에 전기적으로 접속되는 소스·드레인 전극(67a, 67b)을 각각 형성한다.
이상과 같이 하여, CMOS 영역 A에는 n 채널 및 p 채널형 MOS 트랜지스터가 형성되며, DMOS 영역 B에는 DMOS 트랜지스터가 형성되어 반도체 장치의 주요 부분이 완성한다.
특히, 상술한 제조 방법에서는 도 6에 도시하는 공정에서, 이산적으로 형성되는 P형 확산 영역(7)이 되는 p형 영역(7a)은 최종적인 프로세스를 거친 후에 상술한 관계식을 만족하는 소정의 간격 W를 갖도록 형성될 필요가 있다. 이 때문에, p형 영역(7a)은 미리 열 처리에 따른 불순물의 확산 길이를 고려하여 간격 W보다도 넓은 간격을 두어 형성된다.
<실시예 2>
다음에, 본 발명의 실시예 2에 따른 반도체 장치에 대하여 설명한다. 실시예 1에서의 반도체 장치에서는 P형 확산 영역(7)은 전류가 흐르는 방향과 교차하는 방향으로 이산적으로 형성되어 있었다. 본 실시예에서의 P형 확산 영역(7)은 도 14 및 도 15에 도시한 바와 같이, 전류가 흐르는 방향과 교차하는 방향으로 연속적으로 형성되어 있지만, 그 P형 확산 영역(7)의 깊이가 다르다. 또, 이 외의 부분에 대해서는 실시예 1에서 설명한 도 1에 도시하는 반도체 장치와 마찬가지의 구성이므로, 동일 부재에는 동일 부호를 붙여서 그 설명을 생략한다.
상술한 반도체 장치에서는 도 15에 도시한 바와 같이, P형 확산 영역(7)의 깊이가 전류가 흐르는 방향과 교차하는 방향에 따라서 다르다. 온 상태에서는, P형 확산 영역(7)과 N-형 에피택셜층(2)과의 계면에서부터 N-형 에피택셜층(2)의 측으로 향하여 공핍층 B가 연장된다. P형 확산 영역(7)이 전류가 흐르는 방향과 교차하는 방향에 따라 그 깊이가 다름으로써, 공핍층 단부의 위치도 P형 확산 영역(7)의 깊이에 대응하여 변화하도록 된다.
이에 따라, 전류는 그 흐르는 방향과 교차하는 방향에 따라 형성된 보다 얕은 곳에 위치하는 공핍층 B의 단부(21)의 바로 아래 근방의 N-형 에피택셜층(2)의부분(22)을 흐를 수 있게 되어 전류의 흐름을 방해하는 것을 억제할 수 있다. 더구나, P형 확산 영역(7)과 N-형 에피택셜층(2)과의 계면에서부터 연장되는 공핍층 B에 의해 전계 완화의 효과가 유지된다. 그 결과, 전계 완화의 효과를 유지하면서 온 상태에서의 온 저항의 상승을 억제할 수 있다.
이 반도체 장치의 제조 방법은 실시예 1에서 설명한 제조 방법과 기본적으로 동일하다. 특히, 이 반도체 장치에서의 P형 확산 영역(7)은 전류가 흐르는 방향과 교차하는 방향에 따라서 연속적으로 더구나 그 깊이가 변화하도록 형성되어 있다.
따라서, 이 반도체 장치를 제조할 때는 도 16에 도시된 P형 확산 영역이 되는 p형 영역(7b)을 형성하는 공정에서 인접하는 p형 영역(7b)이 최종적으로 도 15에 도시한 바와 같이 그 표면 및 그 근방이 연결되는 것과 같은 패턴으로 형성될 필요가 있다.
<실시예 3>
본 발명의 실시예 3에 따른 반도체 장치에 대하여 설명한다. 본 실시예에 따른 반도체 장치는 도 17에 도시한 바와 같이, P형 확산 영역(7)이 필드 분리막(14)의 단부에 따라서 형성되어 있다. 이 P형 확산 영역(7)은 실시예 1에서의 반도체 장치와 마찬가지로 이산적으로 형성되어 있지만, 실시예 2에서의 반도체 장치와같이 연속적으로 더구나 그 깊이가 변화하도록 형성되어 있어도 된다. 또, 이외의 구성에 대해서는 실시예 1에서 설명한 반도체 장치와 마찬가지이므로 동일 부재에는 동일 부호를 붙여서 그 설명을 생략한다.
상술한 반도체 장치에서도 온 상태에서 인접하는 P형 확산 영역(7)과 N-형 에피택셜층(2)과의 계면에서부터 N-형 에피택셜층(2) 측으로 향하여 공핍층이 연장된다. 인접하는 P형 확산 영역(7)으로부터 각각 연장되는 공핍층이 서로 연결된 공핍층단에서는 그 위치가 다른 공핍층단의 위치보다도보다 얕은 곳에 위치하고 있다.
이에 따라, 온 상태에서는 전류가 그 공핍층단 바로 아래 근방의 N-형 에피택셜층(2)의 부분을 흐를 수 있게 되며 전류의 흐름을 방해하는 것을 억제할 수 있다. 그 결과, 전계 완화의 효과를 유지하면서 온 상태에서의 온 저항의 상승을 억제할 수 있다.
또한, 이 반도체 장치에서는 P형 확산 영역(7)이 필드 분리막(14)의 단부에 따라서 형성되어 있다. 필드 분리막(14)의 단부 근방의 영역은 일반적으로 전계가 집중하기 쉽다. 이러한, 전계가 집중하기 쉬운 영역에 P형 확산 영역(7)을 형성함으로써 그 전계를 효과적으로 완화할 수 있다.
필드 분리막(14)의 단부에 따라서 위치하는 P형 확산 영역(7)은 필드 산화를 행하기 전에 미리 붕소를 주입함으로써 자기 정합적으로 형성할 수 있다.
다음에, 그와 같은 제조 방법의 일례에 대하여 설명한다. 우선, 실시예 1에서 설명한 도 6에 도시하는 공정에서는 붕소를 주입함으로써 p웰이 되는 p형 영역(57a)과 P형 확산 영역(7)이 되는 p형 영역(7a)이 동시에 형성되었다.
본 실시예에서의 반도체 장치에서는 도 18에 도시한 바와 같이, p형 영역을형성하지 않고서 p웰이 되는 p형 영역(57a)만을 형성한다. 다음에, 도 19에 도시한 바와 같이, 아일런드 산화막(56)을 제거하고 소정의 열처리를 실시함으로써 n웰(54) 및 p웰(57)을 각각 형성한다. N-형 에피택셜층(2) 상에 열 산화막(68)을 형성한다.
그 열산화막(68) 상에 실리콘 질화막(69)을 형성한다. 그 실리콘 질화막(69) 상에 포토 레지스트(70)를 형성한다. 그 포토 레지스트(70)를 마스크로 하여 실리콘 질화막(69)에 에칭을 실시하여 열 산화막(68)의 표면을 노출한다. 또한 포토 레지스트(71)를 형성한다.
그 포토 레지스트(71, 70)를 마스크로 하여 이온 주입법에 의해 붕소를 주입함으로써, 필드 분리막(도시하지 않음)이 형성되는 영역의 단부에 자기 정합적으로 P형 확산 영역(7)이 되는 p형 영역(7c)이 형성된다. 그 후, 포토 레지스트(70, 71)를 제거한다.
다음에, 도 20에 도시한 바와 같이 소정의 열처리를 실시함으로써 필드 분리막(14)을 형성한다. 다음에, 도 21에 도시한 바와 같이 게이트 산화막(58a ∼ 58e) 및 폴리실리콘 게이트 전극(59a ∼ 59e)을 각각 포함하는 게이트 전극부(8a ∼ 8e)를 각각 형성한다. 그 후, 실시예 1에서 설명한 도 10 ∼ 도 13에 도시하는 공정과 마찬가지의 공정을 거침으로써 도 17에 도시하는 반도체 장치가 완성된다.
이와 같이, 필드 분리막을 형성하기 전의 기초 패턴을 이용함으로써, 필드 분리막(14)의 단부에 따라 위치하는 P형 확산 영역(7)을 자기 정합적으로 용이하게형성할 수 있다.
<실시예 4>
실시예 1 ∼ 3에서 각각 설명한 반도체 장치에서는 P형 확산 영역(7)은 필드 분리막의 하측의 N-형 에피택셜층(2)에 형성되며 전기적으로는 플로우팅의 상태였다.
본 발명의 실시예 4에 따른 반도체 장치에서는 일정한 전위로 고정된 P형 확산 영역을 갖는 반도체 장치에 대하여 설명한다. P형 확산 영역을 필드 분리막 하측으로 형성한 것으로는 일정한 전위로 고정할 수 없기 때문에, 본 반도체 장치에서는 도 22에 도시한 바와 같이, P형 확산 영역(7)은 N-형 에피택셜층(2)의 표면 및 그 근방에 이산적으로 형성되어 있다.
이 반도체 장치에서는 각 P형 확산 영역(7)은 소스 전위로 고정되어 있다. 특히, 도 23에 도시한 바와 같이, 각 P형 확산 영역(7)은 실리콘 산화막(20)에 각 P형 확산 영역(7)의 표면을 노출하도록 형성된 컨택트홀(15)을 통하여 소스 전극(9)과 전기적으로 접속되어 있다. 또, 이 외의 구성에 대해서는 실시예 1에 있어서 설명한 도 1에 도시하는 반도체 장치와 마찬가지이므로, 동일 부재에는 동일 부호를 붙여서 그 설명을 생략한다.
본 실시예에 따른 반도체 장치에서는 실시예 1에 있어서 설명한 효과 외에 다음과 같은 효과가 얻어진다. P형 확산 영역(7)이 전기적으로 플로우팅의 경우에는 역 바이어스 시에는 어느 정도 P형 확산 영역의 전위가 상승하기 때문에 P형 확산 영역(7)과 N-형 에피택셜층(2)에 가해지는 역바이어스가 작아지는 결과, 인접하는 P형 확산 영역(7) 간의 공핍화가 발생하기 어려워지는 경우가 있다. 또한, P형 확산 영역(7)이 플로우팅의 경우에는 전위의 불안정함이 존재한다.
그래서, P형 확산 영역(7)을 소스 전위로 고정함으로써 인접하는 P형 확산 영역 간에 공핍층이 확실하게 형성되어, 전계 완화의 효과를 확실하게 유지하면서, 온 상태에서의 온 저항의 상승을 억제할 수 있다.
또, 이 반도체 장치에서는 상술한 바와 같이 P형 확산 영역(7)이 필드 분수막(14) 하측이 아닌 N-형 에피택셜층(2)의 표면 및 그 근방에 형성되어 있다. 따라서, 실시예 1에 있어서 설명한 반도체 장치는 P형 확산 영역의 배치가 다를 뿐으로, 기본적인 제조 방법은 실시예 1에 있어서 설명한 방법과 마찬가지이다.
<실시예 5>
다음에, 실시예 5에 따른 반도체 장치로서, 실시예 4에 있어서 설명한 반도체 장치 보다도 온 상태에서 보다 많은 전류를 흘림으로써, 온 저항의 저감이 도모되는 반도체 장치에 대하여 설명한다.
도 24에 도시한 바와 같이, N-형 에피택셜층(2)의 표면 및 그 근방에 N+형 확산 영역(6e)이 형성되어 있다. 그 N+형 확산 영역(6e)을 주위에서 둘러싸도록 P형 확산 영역(5c)이 형성되어 있다. N+형 확산 영역(6e)과 N-형 에피택셜층(2) 간에 위치하는 P형 확산 영역(5c) 상에 게이트 산화막을 개재시켜서 게이트 전극부(8a)가 형성되어 있다. N+형 확산 영역(6e)에 인접하여 p+형 영역(23)이 형성되어 있으며, 따라서 P형 확산 영역(5c)과 N+형 확산 영역(6e)은 소스 전극(9)을 통하여 전기적으로 동 전위로 고정되어 있다.
또한, 도 25에 도시한 바와 같이, 이산적으로 형성된 P형 확산 영역(7)의 표면을 노출하도록 컨택트홈(16)이 실리콘 산화막(20)에 형성되어 있다. 소스 전극(9)은 이 컨택트홈(16)을 통하여 각 P형 확산 영역(7)과 전기적으로 접속되어 있다. 또, 이 외의 구성에 대해서는 실시예 4에 있어서 설명한 도 22에 도시하는 반도체 장치와 마찬가지이므로 동일 부재에는 동일 부호를 붙여서 그 설명을 생략한다.
상술한 반도체 장치에서는 실시예 4에서 설명한 효과 외에 다음과 같은 효과가 얻어진다. 이 반도체 장치에서는, P형 확산 영역(5a, 5b) 및 N+형 확산 영역(6a ∼ 6d) 외에 P형 확산 영역(5c) 및 N+형 확산 영역(6e)이 형성되어 있다. 게이트 전극부(8a)가 그 N+형 확산 영역(6e)과 N-형 에피택셜층(2) 간에 위치하는 P형 확산 영역(5c)의 표면 상에 형성되어 있다.
이에 따라, N+형 확산 영역(6a ∼ 6c)과 N-형 에피택셜층(2) 간에 각각 위치하는 P형 확산 영역(5a, 5b)에 형성되는 채널 영역 외에 N+형 확산 영역(6e)과 N-형 에피택셜층(2) 간에 위치하는 P형 확산 영역(5c)에도 채널 영역이 형성됨으로서,실시예 4에 있어서 설명한 반도체 장치에 비하여 온 상태에서 보다 많은 전류를 흘릴 수 있다. 그 결과, DMOS 트랜지스터에서의 채널 폭을 늘릴 수 있어 온 상태에서의 온 저항을 더 저감할 수 있다.
또, 이 반도체 장치에서는, 실시예 1에서 설명한 반도체 장치는 N+형 확산 영역이나 P형 확산 영역 등의 패턴이 다를 뿐으로, 이 반도체 장치의 제조 방법도 기본적으로는 실시예 1에 있어서 설명한 반도체 장치의 제조 방법과 동일하다.
<실시예 6>
본 발명의 실시예 6에 따른 반도체 장치로서, 바이폴라 트랜지스터를 갖는 반도체 장치에 대하여 설명한다. 도 26에 도시한 바와 같이 N-형 에피택셜층(2)의 표면 및 그 근방에 N+형 확산 영역(6)이 형성되어 있다. 그 N+형 확산 영역(6)을 주위에서 둘러싸도록, N-형 에피택셜층(2)의 표면 및 그 근방에 P형 확산 영역(5)이 형성되어 있다. 이 N+형 확산 영역(6)이 에미터 영역이 되며, P형 확산 영역(5)이 베이스 영역이 되며, N-형 에피택셜층(2)이 콜렉터 영역이 된다.
N+형 확산 영역(6)에 전기적으로 접속되는 에미터 전극(11)이 형성되어 있다. P형 확산 영역(5)에 전기적으로 접속되는 베이스 전극(12)이 형성되어 있다. 또, 베이스 전극(12)과 P형 확산 영역(5) 간에는 컨택트 저항을 저감하기 위한 p+영역(24)이 형성되어 있다. N+형 확산층(4)에 전기적으로 접속되는 콜렉터 전극(13)이 형성되어 있다. 그리고, 실시예 1에서 설명한 바와 같이, P형 확산 영역(7)이 온 상태에서 전류가 흐르는 방향과 교차하는 방향에 따라서 이산적으로 형성되어 있다.
N-형 에피택셜층(2) 상에 형성된 실리콘 산화막(20)에는, 도 27에 도시한 바와 같이, 이산적으로 형성된 P형 확산 영역(7)의 표면을 노출하는 컨택트홈(18)이 형성되어 있다. 또한, N+형 확산 영역(6)의 표면을 노출하는 컨택트홈(17)이 형성되어 있다.
각 P형 확산 영역(7)은 컨택트홈(18)을 매립하도록 형성된 베이스 전극(12)에 의해서 서로 전기적으로 접속되어 있다. 또한, 에미터 전극(11)은 컨택트홈(17)을 매립하도록 형성되어 있다. 또, 이 외의 구성에 대해서는 실시예 1에서 설명한 도 1에 도시하는 반도체 장치와 마찬가지이므로 동일 부재에는 동일 부호를 붙여서 그 설명을 생략한다.
다음에, 상술한 반도체 장치의 동작에 대하여 설명한다. 베이스 전극(12)에 소정의 전압을 인가함으로써, 에미터 전극(11)으로부터 콜렉터 전극(13)으로 향하여 전류가 흘러서 온 상태가 된다. 이 때, P형 확산 영역(7)과 N-형 에피택셜층(2)과의 계면에서 N-형 에피택셜층(2) 측으로 향하여 공핍층이 연장된다.
P형 확산 영역(7)이 소정의 간격을 두어서 이산적으로 형성됨으로써, 인접하는 P형 확산 영역(7)으로부터 각각 연장되는 공핍층이 서로 연결된 상태가 된다. 공핍층이 서로 연결된 공핍층단(21)에서는 실시예 1에서 설명한 도 3에 도시한 바와 같이, 그 위치가 다른 공핍층단의 위치보다도 얕은 곳에 위치하고 있으며, 전류가 이 공핍층단(21) 바로 아래 근방의 N-형 에피택셜층(2)의 부분(22)을 흐를 수 있게 된다.
이에 따라, 전류의 흐름을 방해하는 것을 억제할 수 있다. 더구나, P형 확산 영역(7)과 N-형 에피택셜층(2)과의 계면에서부터 연장되는 공핍층에 의해서 전계 완화 효과를 유지할 수 있다.
또, 이 반도체 장치에서는 실시예 1에서 설명한 반도체 장치는 N+형 확산 영역이나 P형 확산 영역 등의 패턴이 다를 뿐으로, 이 반도체 장치의 제조 방법도 기본적으로는 실시예 1에 있어서 설명한 반도체 장치의 제조 방법과 동일하다.
<실시예 7>
본 발명의 실시예 7에 따른 반도체 장치에 대하여 설명한다. 도 28에 도시한 바와 같이, 본 실시예에 따른 반도체 장치에서는 N+형 매립 확산 영역과 N+형 확산층(4)이 형성되어 있지 않은 점을 제외하면, 실시예 5에서 설명한 도 24에 도시하는 반도체 장치와 마찬가지의 구조이다. 따라서, 동일 부재에는 동일 부호를 붙여서 그 설명을 생략한다.
이 반도체 장치에서는 실시예 5에서 설명한 반도체 장치에 의해서 얻어지는효과 외에 다음과 같은 효과가 얻어진다. 온 상태에서, N-형 에피택셜층(2)과 P형 확산 영역(5a ∼ 5c)과의 계면에서 N-형 에피택셜층(2)의 측으로 향하여 공핍층(공핍층 C)이 연장된다.
이 때, N-형 에피택셜층(2)과 p형 실리콘 기판(1)과의 계면으로부터도 N-형 에피택셜층(2) 측으로 향하여 공핍층(공핍층 D)이 연장된다. 이 공핍층 D가 연장됨으로써, 공핍층 C가 더 연장되기 쉬워진다. 이에 따라, N-형 에피택셜층(2)의 표면에서의 전계가 Resurf(Reduced SURface Field) 효과에 의해 완화된다. 그 결과, 반도체 장치의 내압을 더 향상할 수 있다.
또, 이 반도체 장치에서는 N+형 매립 확산 영역(3)이 형성되어 있지 않은 것으로, P형 확산 영역(7)과 p형 실리콘 기판(1) 간의 저항(JFET 저항)이 상승하는 것이 상정된다. 그러나, 이 반도체 장치에서는 P형 확산 영역(7)이 이산적으로 형성됨으로써, 과도한 JFET 저항의 상승이 억제되어 반도체 장치의 온 상태에서의 온 저항을 내릴 수 있다.
또한, 이 반도체 장치에서는 실시예 1에서 설명한 반도체 장치는 N+형 확산 영역이나 P형 확산 영역 등의 패턴이 다를 뿐으로, 이 반도체 장치의 제조 방법도 기본적으로는 실시예 1에 있어서 설명한 반도체 장치의 제조 방법과 동일하다.
<실시예 8>
본 발명의 실시예 8에 따른 반도체 장치에 대하여 설명한다. 도 29에 도시한 바와 같이, 본 실시예에 따른 반도체 장치에서는 N+형 매립 확산 영역(3)과 N+형 확산층(4)이 형성되어 있지 않은 점을 제외하면, 실시예 6에 있어서 설명한 도 26에 도시하는 반도체 장치와 마찬가지의 구조이다. 따라서, 동일 부재에는 동일 부호를 붙여서 그 설명을 생략한다.
이 반도체 장치에서는 실시예 6에 있어서 설명한 반도체 장치에 의해서 얻어지는 효과 외에 다음과 같은 효과가 얻어진다. 즉, 실시예 7에 있어서 설명한 반도체 장치와 마찬가지로, 온 상태에서 N-형 에피택셜층(2)과 P형 확산 영역(5a ∼ 5c)과의 계면에서 N-형 에피택셜층(2)의 측으로 향하여 공핍층(공핍층 C)이 연장됨과 함께, N-형 에피택셜층(2)과 p형 실리콘 기판(1)과의 계면으로부터도 N-형 에피택셜층(2) 측으로 향하여 공핍층(공핍층 D)이 연장된다.
이 공핍층 D가 연장됨으로써, 공핍층 C가 더 연장되기 쉬워진다. 이에 따라, N-형 에피택셜층(2)의 표면에서의 전계가 Resurf 효과에 의해 완화된다. 그 결과, 반도체 장치의 내압을 보다 향상할 수 있다.
또한, P형 확산 영역(7)이 이산적으로 형성됨으로써, 과도한 JFET 저항의 상승이 억제되어 NPN 트랜지스터의 온 상태에서의 온 저항을 내릴 수 있다.
또, 이 반도체 장치에서도 실시예 1에서 설명한 반도체 장치는 N+형 확산 영역이나 P형 확산 영역 등의 패턴이 다를 뿐으로, 이 반도체 장치의 제조 방법도 기본적으로는 실시예 1에서 설명한 반도체 장치의 제조 방법과 동일하다.
<실시예 9>
본 발명의 실시예 9에 따른 반도체 장치로서, 게이트 절연형 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, 이하 「IGBT」라고 적는다)를 가지는 반도체 장치에 대하여 설명한다.
도 30에 도시한 바와 같이, N-형 에피택셜층(2)의 표면 및 그 근방에 N+형 확산 영역(6a ∼ 6d)이 형성되어 있다. 그 N+형 확산 영역(6a, 6b)을 주위에서 둘러싸도록 N-형 에피택셜층(2)의 표면 및 그 근방에 P형 확산 영역(5a)이 형성되어 있다. 또한, 그 N+형 확산 영역(6c, 6d)을 주위에서 둘러싸도록, N-형 에피택셜층(2)의 표면 및 그 근방에 P형 확산 영역(5b)이 형성되어 있다.
또한, P형 확산 영역(5a) 등과 거리를 두어 N-형 에피택셜층(2)의 표면 및 그 근방에 p+형 영역(19)이 형성되어 있다. 이 p+형 확산 영역(19)이 콜렉터 영역이 되어 P형 확산 영역(5a) 등이 에미터 영역이 되며, N-형 에피택셜층(2)이 베이스 영역이 된다. p+형 확산 영역(19)에 전기적으로 콜렉터 전극(13)이 접속되어 있다. P형 확산 영역(5a) 등에 전기적으로 에미터 전극(11)이 접속되어 있다.
이 트랜지스터에서는 베이스 전류가 게이트 전극(8a, 8b)에 소정의 전압을인가함으로써 P형 확산 영역(5a, 5b)에 형성되는 채널 영역을 통하여 공급되게 된다. 이러한 트랜지스터는 특히 IGBT라고 불리고 있다. 또, 이 외의 구성에 대해서는 실시예 1에서 설명한 도 1에 도시하는 반도체 장치와 마찬가지이므로 동일 부재에는 동일 부호를 붙여서 그 설명을 생략한다.
이 반도체 장치에서는 상술한 바와 같이, P형 확산 영역(5a, 5b)에 형성된 채널 영역을 통하여 N+형 확산 영역(6a ∼ 6d)에서 N-형 에피택셜층(2)으로 향하여 전자 전류가 흐른다. 한편, 콜렉터 전극(13)이 접속된 p+영역(19)으로부터 N-형 에피택셜층(2)으로 향하여 정공이 흐른다.
이와 같이 하여, 에미터 전극(11)과 콜렉터 전극(13) 간에 전류가 흐르는 온 상태가 실현한다. 이 때, P형 확산 영역(7)과 N-형 에피택셜층(2)과의 계면에서 N-형 에피택셜층(2) 측으로 향하여 공핍층이 연장된다.
P형 확산 영역(7)이 소정의 간격을 두어 이산적으로 형성됨으로써, 실시예 1에서 설명한 도 3에 도시한 바와 같이, 인접하는 P형 확산 영역(7)으로부터 각각 연장되는 공핍층이 서로 연결된 상태가 된다. 공핍층이 서로 연결된 공핍층단(21)에서는 그 위치가 다른 공핍층단의 위치보다도 얕은 곳에 위치하고 있다.
온 상태에서는, 전자 전류가 이 공핍층단(21) 바로 아래 근방의 N-형 에피택셜층(2)의 부분(22)을 흐를 수 있게 되며, PNP형 트랜지스터로서의 동작 전류가 커진다. 그 결과, IGBT의 온 상태에서의 온 저항을 저감할 수 있다. 더구나, P형확산 영역(7)과 N-형 에피택셜층(2)과의 계면에서 연장되는 공핍층에 의해서 전계 완화 효과를 유지할 수 있다.
또, 실시예 3 ∼ 9에서는 P형 확산 영역(7)으로서 소정의 간격을 두어 이산적으로 형성되어 있는 경우를 예로 들어 설명하였지만, 실시예 2에서 설명한 도 14에 도시하는 반도체 장치와 마찬가지로, 전류가 흐르는 방향과 교차하는 방향에 따라서 연속적으로 형성되며, 더구나 그 깊이가 다른 P형 확산 영역을 형성하여도 마찬가지의 효과를 얻을 수 있다.
이번 개시된 실시예는 모든 점에서 예시로써 제한적이지는 않는다고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해서 나타내며 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 따른 반도체 장치에서, 전류는, 그 흐르는 방향과 교차하는 방향에 따라서 형성된, 보다 얕은 곳에 위치하는 공핍층의 단부의 바로 아래 근방의 제1 영역을 흐를 수 있게 되어, 전류의 흐름을 방해하는 것을 억제할 수 있다. 또한, 이 공핍층에 의해서 전계가 완화된다. 그 결과, 온 상태에서 전계 완화의 효과를 유지하면서, 온 저항의 상승을 억제할 수 있다.

Claims (3)

  1. 반도체 장치에 있어서,
    제1 도전형의 반도체 기판(1)과,
    상기 반도체 기판(1) 상에 직접 접하여 형성된 제2 도전형의 제1 영역(2)과,
    상기 제1 영역(2)의 표면 및 그 근방에 형성된 제2 도전형의 제2 영역(6a ∼ 6d)과,
    상기 제2 영역(6a ∼ 6d)을 주위에서 둘러싸도록 상기 제1 영역(2)의 표면 및 그 근방에 형성된 제1 도전형의 제3 영역(5a ∼ 5c)과,
    상기 제1 영역(2)과 상기 제2 영역(6a ∼ 6d) 간에 위치하는 상기 제3 영역(5a ∼ 5c)의 표면 상에 절연막을 개재시켜서 형성된 제1 전극부(8a ∼ 8e)와,
    상기 제2 영역(6a ∼ 6d)에 접속된 제2 전극부(9)와,
    상기 제3 영역(5a ∼ 5c)과 거리를 두어 상기 제1 영역(2)에 접속된 제3 전극부(10)와,
    상기 제3 전극부(10)와 상기 제3 영역(5a ∼ 5c) 간의 상기 제1 표면 및 그 근방에 형성된 제1 도전형의 제4 영역(7)
    을 포함하고,
    상기 제4 영역(7)은 전류가 흐르는 방향과 교차하는 방향에 따라서 그 깊이가 변화하도록 형성되어 있는
    것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 전극부(10)를 주위에서 둘러싸도록 상기 제1 영역(2)의 표면 및 그 근방에 형성된 제1 도전형의 제5 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치에 있어서,
    제1 도전형의 반도체 기판(1)과,
    상기 반도체 기판(1) 상에 직접 접하여 형성된 제2 도전형의 제1 영역(2)과,
    상기 제1 영역(2)의 표면 및 그 근방에 형성된 제2 도전형의 제2 영역(6)과,
    상기 제2 영역(6)을 주위에서 둘러싸도록 상기 제1 영역(2)의 표면 및 그 근방에 형성된 제1 도전형의 제3 영역(5)과,
    상기 제3 영역(5)에 접속되는 제1 전극부(12)와,
    상기 제2 영역(6)에 접속된 제2 전극부(11)와,
    상기 제3 영역(5)과 거리를 두어 상기 제1 영역(2)에 접속된 제3 전극부(13)와,
    상기 제3 전극부(13)와 상기 제3 영역(5) 간의 상기 제1 영역(2)의 표면 및 그 근방에 형성된 제1 도전형의 제4 영역(7)
    을 포함하고,
    상기 제4 영역(7)은 전류가 흐르는 방향과 교차하는 방향에 따라서 그 깊이가 변화하도록 형성되어 있는
    것을 특징으로 하는 반도체 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422393B1 (ko) * 2002-01-17 2004-03-11 한국전자통신연구원 격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법
US8076725B2 (en) * 2007-05-18 2011-12-13 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
US9634135B2 (en) * 2012-03-02 2017-04-25 Microchip Technology Incorporated Power field effect transistor
JP6224100B2 (ja) * 2013-06-27 2017-11-01 三菱電機株式会社 半導体装置
JP6448704B2 (ja) * 2017-04-13 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61207066A (ja) * 1985-03-12 1986-09-13 Sanyo Electric Co Ltd バイポ−ラトランジスタ
JP3158738B2 (ja) * 1992-08-17 2001-04-23 富士電機株式会社 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路
JP3400025B2 (ja) 1993-06-30 2003-04-28 株式会社東芝 高耐圧半導体素子

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