KR100447824B1 - 기생 용량을 증가시키지 않으면서 항복 전압이 임의의값으로 설정될 수 있는 다이오드와 그 제조 방법 - Google Patents

기생 용량을 증가시키지 않으면서 항복 전압이 임의의값으로 설정될 수 있는 다이오드와 그 제조 방법 Download PDF

Info

Publication number
KR100447824B1
KR100447824B1 KR10-2001-0031402A KR20010031402A KR100447824B1 KR 100447824 B1 KR100447824 B1 KR 100447824B1 KR 20010031402 A KR20010031402 A KR 20010031402A KR 100447824 B1 KR100447824 B1 KR 100447824B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
region
impurity region
junction
doped
Prior art date
Application number
KR10-2001-0031402A
Other languages
English (en)
Other versions
KR20010110331A (ko
Inventor
요시타케토모노부
Original Assignee
엔이씨 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 가부시키가이샤 filed Critical 엔이씨 일렉트로닉스 가부시키가이샤
Publication of KR20010110331A publication Critical patent/KR20010110331A/ko
Application granted granted Critical
Publication of KR100447824B1 publication Critical patent/KR100447824B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

약하게 도핑된 n-형 반도체층(12)이 강하게 도핑된 n-형 반도체 기판(11) 상에 에피택셜하게 성장되고, 강하게 도핑된 n-형 불순물 영역(13)과, 약하게 도핑된 p-형의 깊은 가드 링(15) 및 강하게 도핑된 p-형의 얕은 불순물 영역(14)은 다이오드(20)가 강하게 도핑된 n-형 불순물 영역(13)과 강하게 도핑된 p-형의 얕은 불순물 영역(14) 사이에서 주요 p-n 접합(a)을 가지고 약하게 도핑된 n-형 반도체층(12)과 약하게 도핑된 p-형 가드 링(15) 사이에서 다른 p-n 접합(b)을 가지도록 상기 약하게 도핑된 반도체층(12)에 형성되고, 상기 다른 p-n 접합(b)에 의해 좌우되는 기생 용량을 증가시키지 않으면서 항복 전압이 조정될 수 있도록 상기 다른 p-n 접합은 상기 주요 p-n 접합(a)보다 면적이 더 넓다.

Description

기생 용량을 증가시키지 않으면서 항복 전압이 임의의 값으로 설정될 수 있는 다이오드와 그 제조 방법{DIODE HAVING BREAKDOWN VOLTAGE ADJUSTABLE TO ARBITRARY VALUE WITHOUT INCREASE OF PARASITIC CAPACITANCE AND PROCESS FOR FABRICATION THEREOF}
발명의 분야
본 발명은 반도체 장치에 관한 것으로, 특히, 반도체 장치에 내장된 다이오드와 그 제조 방법에 관한 것이다.
관련 기술의 설명
다이오드는 전자 회로에서 아주 다양하게 응용되고 있다. 다이오드는 전류를 한 방향으로만 흐르도록 한다. 순방향 전류를 흐르게 하는 다이오드 특성에 초점을 맞추면, 다이오드는 정류기의 필수 부품으로서 사용된다. 한편, 역전류를 차단하는 다이오드 특성에 초점을 맞추면, 다이오드는 회로 소자에 인가되는 비정상적인 전압에 대해 보호 소자로서 작용한다.
후자에 대한 설명이 하기에 상술된다. 반도체 장치는 내부 집적 회로와 외부 전기 회로 사이에 다수의 도전성 단자를 구비하며, 전기 신호는 이 도전성 단자를 통해 내부 집적 회로와 외부 회로 사이에서 전송된다. 따라서, 도전성 단자는 반도체 장치의 필수 요소이다. 그러나, 도전성 단자는 외계(environment)에 노출되어 있기 때문에, 아주 큰 서지 전압이 도전성 단자에 인가될 수도 있다. 아주 큰 서지 전압이 내부 집적 회로의 회로 소자에 직접적으로 인가되는 경우, 그 회로 소자는심각하게 손상되어, 반도체 장치는 새로운 것으로 교체되어야 한다.
내부 집적 회로 장치의 회로 소자를 아주 큰 서지 전압으로부터 보호하기 위해서, 반도체 장치에 보호 다이오드가 형성되어, 도전성 단자와 내부 집적 회로의 회로 소자 사이의 보호 경로에 연결된다.
도 1은 보호 다이오드의 전형적인 예를 도시한다. 종래 기술의 보호 다이오드(1)는 집적 회로의 입력 트랜지스터와 도전성 단자 사이의 신호 경로에 보통 연결된다. 보호 다이오드(1)는 강하게 도핑된 n-형 웰(2)과, p-형 불순물 영역(3) 및 p-형 가드 링(p-type guard ring; 4)을 포함한다. 강하게 도핑된 n-형 웰(2)은 n-형 반도체 기판에 형성되고, p-형 불순물 영역(3)과 강하게 도핑된 n-형 웰(2)은 제너 다이오드로서 작용하는 p-n 접합을 형성한다. p-형 불순물 영역(3)은 p-형 가드 링(4)에 의해 둘러 싸이는데, p-형 가드 링(4)이 p-형 불순물 영역(3)보다 더 깊다. 따라서, p-형 불순물 영역(3)과 p-형 가드 링(4)은 함께 접목 베이스 구조(graft base structure)를 형성한다.
p-형 가드 링은 p-n 접합을 확장시키며, 넓은 p-n 접합에 의해, 종래 기술의 보호 다이오드(1)는 아주 큰 서지 전압 또는 정전기적 방전으로 인한 큰 양의 전류가 n-형 반도체 기판으로 흐르도록 한다. 즉, 보호 다이오드의 반-정전기적 방전(anti-electrostatic discharge)의 관점에서 보면 p-n 접합은 넓은 것이 바람직하다. 그러나, 넓은 p-n 접합은 큰 양의 기생 용량을 갖는다. 집적 회로가 동작하고 있는 동안, 입력 신호는 관련된 도전성 단자로부터 입력 트랜지스터로 제공된다. 큰 양의 기생 용량은 입력 신호의 파형을 변형시키기 때문에, 신호 전파 특성의 관점에서는 p-n 접합이 넓은 것이 바람직하지 않다. 따라서, 반-정전기적 방전 특성과 신호 전파 특성 사이에 절충이 필요하다.
p-형 불순물 영역(3)과 강하게 도핑된 n-형 웰(2) 사이의 p-n 접합은 기생 용량과 항복 전압 둘 다에 대해 큰 영향을 미치며, 종래 기술의 다이오드에서 항복 전압에 강하게 구속된 기생 용량은 설계자에게 문제가 된다. 구체적으로는, 종래 기술의 다이오드는 입력 트랜지스터가 손상되기 이전에 소정의 전압에서 파손될 것으로 기대된다. 그러나, 종래 기술의 보호 다이오드는 도전성 단자와 입력 트랜지스터 사이에서 전기 신호가 전파되는 동안 오프 상태로 유지된다. 항복 현상은 p-형 불순물 영역(3)과 강하게 도핑된 n-형 웰(2) 사이의 p-n 접합으로부터 전개된 공핍층 양단에서 생성된 임계적으로(critically) 강한 전기장에서 발생한다. 도펀트 농도가 높을 수록, 공핍층은 더 얇아진다. 전기장은 얇은 공핍층에서 임계값을 쉽게 초과한다. 이 때문에, 항복 전압은 강하게 도핑된 n-형 웰(2)의 불순물 농도에 주로 의존한다. 기생 용량은 p-n 접합의 면적뿐만 아니라 공핍층의 두께에도 의존한다. 바람직하지 않게도, 얇은 공핍층은 기생 용량을 증가시킨다. 설계자가 종래 기술의 다이오드(1)에 높은 항복 전압을 제공하는 경우, 기생 용량은 필연적으로 증가되어, 전기 신호는 큰 기생 용량으로 인해 변형된다. 따라서, 항복 전압이 기생 용량에 강하게 구속되기 때문에, 설계자가 최적의 다이오드를 설계하는 것이 어렵게 된다. 설계자에게 문제가 되는 것은 항복 전압에 강하게 구속된 기생 용량이다.
다른 종래 기술의 다이오드가 일본 특개평 제8-153887호에 개시되어 있지만,이 다이오드는 포토다이오드이다. 종래 기술의 포토다이오드의 기술적 목적은 다이내믹 레인지를 넓게 하고 신호대 잡음비를 향상시키는 것이며, 강하게 도핑된 p-형 불순물 영역은 이온 주입 또는 열확산 기술을 사용함으로써 강하게 도핑된 n-형 웰에 형성된다.
따라서, 본 발명의 중요한 목적은 기생 용량을 고려하지 않으면서 적절한 항복 전압으로 조정될 수 있는 다이오드를 제공하는 것이다.
본 발명의 또 다른 중요한 목적은 보호 다이오드 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명은 다수의 접합을 형성하는 것을 제안하는데, 그 중 한 접합은 다이오드의 항복 전압에 영향을 미치며 다른 접합은 기생 용량을 좌우한다.
본 발명의 제 1의 양상에 따르면, 제 1의 도전형을 갖는 제 1의 반도체층, 및 상기 제 1의 도전형에 반대인 제 2의 도전형을 가지며 전기적 특성이 서로 다른 다수의 접합을 형성하도록 도펀트 농도가 상이한 다수의 영역을 포함하는 제 2의 반도체층을 포함하는 다이오드가 제공된다.
본 발명의 다른 양상에 따르면, 다이오드 제조 방법이 제공되는데, 상기 다이오드 제조 방법은: a) 한 도전형을 갖는 강하게 도핑된 반도체층을 준비하는 단계와; b) 상기 언급된 한 도전형의 약하게 도핑된 반도체층을 상기 강하게 도핑된 반도체층 상에 성장시키는 단계와; c) 상기 약하게 도핑된 반도체층과 함께 제 1의접합을 형성하도록 상기 언급된 한 도전형과는 반대인 다른 도전형을 갖는 가드 링을 상기 약하게 도핑된 반도체층에 형성하는 단계와; d) 상기 가드 링의 안쪽의 상기 약하게 도핑된 반도체층의 표면부에 상기 언급된 한 도전형의 불순물 영역을 형성하는 단계; 및 e) 상기 제 1의 접합과는 전기적 특성이 상이한 제 2의 접합을 상기 불순물 영역과 함께 형성하도록 상기 가드 링의 표면부 및 상기 불순물 영역의 표면부에 상기 다른 도전형의 다른 불순물 영역을 형성하는 단계를 포함한다.
본 발명의 다른 양상에 따르면, 다이오드 제조 방법이 제공되는데, 상기 제조 방법은: a) 한 도전형을 갖는 강하게 도핑된 반도체층을 준비하는 단계와; b) 상기 언급된 한 도전형의 약하게 도핑된 반도체층을 상기 강하게 도핑된 반도체층 상에 성장시키는 단계와; c) 상기 약하게 도핑된 반도체층에 상기 언급된 한 도전형의 불순물 영역을 형성하는 단계; 및 d) 상기 약하게 도핑된 반도체층과 함께 제 1의 접합을 형성하고 상기 제 1의 접합과는 전기적 특성이 상이한 제 2의 접합을 상기 불순물 영역과 함께 형성하도록 상기 약하게 도핑된 반도체층의 표면 영역 및 상기 불순물 영역의 표면부에 상기 언급된 한 도전형과 반대인 다른 도전형을 갖는 다른 불순물 영역을 형성하는 단계를 포함한다.
본 발명에 따른 보호 다이오드와 그 제조 방법의 특징과 이점은 첨부된 도면과 연계한 하기의 설명으로부터 명확하게 이해될 것이다.
도 1은 종래 기술의 보호 다이오드의 구조를 도시하는 단면도.
도 2는 본 발명에 따른 보호 다이이오드의 구조를 도시하는 단면도.
도 3a 내지 도 3j는 본 발명에 따른 보호 다이오드의 제조 방법을 도시하는 단면도.
도 4는 본 발명에 따른 다른 다이오드의 구조를 도시하는 단면도.
도 5a 내지 도 5j는 다이오드의 제조 방법을 도시하는 단면도.
도 6은 본 발명에 따른 또 다른 다이오드의 구조를 도시하는 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
11 : 강하게 도핑된 n-형 반도체 기판
12 : 약하게 도핑된 n-형 반도체층
13 : 강하게 도핑된 n-형 불순물 영역
14 : 약하게 도핑된 p-형의 얕은 불순물 영역
15 : 강하게 도핑된 p-형의 깊은 가드 링(15)
20 : 다이오드
제 1의 실시예
도 2를 참조하면, 강하게 도핑된 n-형 반도체 기판(11) 상에 내부 전자 회로의 일부를 형성하는 입력 전계 효과 트랜지스터(T1)와 함께 보호 다이오드(10)가 집적된다. 입력 전계 효과 트랜지스터(T1)의 게이트 전극에는 핀(P1)이 결합되고, 보호 다이오드(10)는 핀(P1)과 입력 전계 효과 트랜지스터(T1)의 게이트 전극 사이의 신호 경로에 결합된다. 강하게 도핑된 n-형 반도체 기판(11)은 1×1018㎝-3이상으로 도핑되고, 20/1000 ohm-㎝ 이하의 저항율(resistivity)을 갖는다.
보호 다이오드(10)는 약하게 도핑된 n-형 반도체층(12)과, 강하게 도핑된 n-형 불순물 영역(13)과, 강하게 도핑된 p-형 불순물 영역(14) 및 p-형 가드 링(15)을 포함한다. 약하게 도핑된 n-형 반도체층(12)은 강하게 도핑된 n-형 반도체 기판(11) 상에 에피택셜하게(epitaxially) 성장되고, 강하게 도핑된 n-형 불순물 영역(13)은 약하게 도핑된 n-형 반도체층(12)의 표면부에 형성된다. 강하게 도핑된 p-형 불순물 영역(14)은 강하게 도핑된 n-형 불순물 영역(13)과 부분적으로 중첩되며, 강하게 도핑된 n-형 불순물 영역(13)보다 더 얕다. 따라서, 강하게 도핑된 p-형 불순물 영역(14)과 강하게 도핑된 n-형 불순물 영역(13)은 주요 p-n 접합(a)을 형성한다. p-형 가드 링(15)은 강하게 도핑된 n-형 불순물 영역(13) 주위와 강하게 도핑된 p-형 불순물 영역(14) 주위에 형성된다. p-형 가드 링(15)은 주요 p-n 접합(a)이 p-형 가드 링(15) 안쪽에 제공되도록 강하게 도핑된 n-형 불순물 영역(13)보다 더 깊다. p-형 가드 링(15)은 약하게 도핑된 n-형 반도체층(12)으로 돌출하며, 약하게 도핑된 n-형 반도체층(12)에 대한 경계에서 p-n 접합(b)을 형성한다. p-n 접합(b)은 주요 p-n 접합(a)보다 훨씬 더 넓다. 약하게 도핑된 n-형 반도체층(12)은 강하게 도핑된 n-형 웰(2)보다 도펀트 농도에서 크기의 한 단위만큼 더 적다.
제너 항복 전압은 주요 p-n 접합(a)에 의존한다. 다른 p-n 접합(b)은 제너 항복 전압에 아무런 영향도 미치지 않는다. 한편, 기생 용량은 상기 다른 p-n 접합(b)에 의해 좌우된다. 기생 용량에 대한 주요 p-n 접합의 영향은 하기에 설명되는 바와 같이 제한된다. p-n 접합(a)의 특성은 강하게 도핑된 n-형 불순물 영역(13)의 도펀트 농도에 주로 의존하며, 다른 p-n 접합의 특성은 p-형 가드 링(15)의 도펀트 농도와 약하게 도핑된 n-형 반도체층(12)의 도펀트 농도에 의해 좌우된다. 따라서, 항복 전압은 기생 용량에 크게 구속되지 않는다. 본 실시예에서, 항복 전압이 최적의 값으로 조정되더라도, 보호 다이오드(10)에 결부된 기생 용량은 작은 상태로 유지된다. 사실, 보호 다이오드(10)에 결부된 기생 용량이 종래 기술의 보호 다이오드(1)의 기생 용량보다 더 작은데, 그 이유는 p-형 가드 링(15)이 약하게 도핑된 n-형 반도체층(12)과 함께 p-n 접합(b)을 형성하기 때문이다.
계속해서, 보호 다이오드가 어떻게 설계되는지를 설명할 것이다. 다이오드(10)는 과도하게 큰 서지 전압 또는 정전기적 방전에 대해서 입력 전계 효과 트랜지스터(T1)를 보호하기 위한 것이다. 반도체 장치의 동작 동안 소정의 전압이 다이오드(10)에 거의 계속해서 인가된다. 이 때문에, 보호 다이오드(10)는 표면이 아닌 그 내부에 대한 항복 전압에 직접적으로 영향을 미치는 p-n 접합을 가지도록 설계된다. 이것은 보호 다이오드(10)가 접목 베이스 구조를 갖는 것을 의미한다.
본 발명가는 가드 링의 경계에서 다른 p-n 접합(b)에 결부된 기생 용량과 주요 p-n 접합(a)에 결부된 기생 용량 사이의 비율을 조사하였다. 본 발명가는 접목 베이스 구조를 갖는 많은 다이오드를 분석하여, 각각의 다이오드에 결부된 대부분의 기생 용량이 가드 링의 경계에서의 p-n 접합에 기인하는 것으로 결론지었다.
상기 상술된 바와 같이, 기생 용량은 p-n 접합으로부터 전개된 공핍층의 두께와 면적 둘 다에 의해 좌우된다. 면적의 감소에는 한계가 있다. 따라서, 기생 용량의 감소는 공핍층의 두께를 증가시킴으로써 달성될 것이다. 이것은 도펀트 농도가 변화되어야 함을 의미한다. 그러나, 주요 p-n 접합(a)은 목표로 하는 항복 전압을 나타내도록 설계되기 때문에, 도펀트 농도는 변경될 수 없다. 이 때문에, 공핍층이 가능한 한 넓게 전개되는 것을 허용하는 방식으로 가드 링의 경계에서의 p-n 접합을 설계하는 것이 기생 용량에 대해서 효과적이다.
가드 링(15)은 서지 전류에 대해 넓은 전류 경로를 제공하기 위한 것이다. 이러한 상황에서, p-형 가드 링(15)의 도펀트 농도를 감소하는 것은 어렵다. p-형 가드 링(15)은 n-형 반도체층과 함께 p-n 접합을 형성한다. n-형 반도체층에 대해서 어떠한 중요한 제한도 설정되지 않는다. 이 때문에, 약하게 도핑된 n-형 반도체층(12)은 본 발명을 구현하는 보호 다이오드(10)에서 활용된다.
본 발명가는 기생 용량에 효과적인 약하게 도핑된 n-형 반도체층(12)의 도펀트 농도를 조사하였다. 약하게 도핑된 n-형 반도체층(12)은 두께가 1미크론 이상이라는 가정하에 원-스텝 접합 근사(one-step junction approximation)를 사용함으로써 분석되었다. 본 발명가는 저항율이 0.1 ohm-㎝ 이하인 조건에서 기생 용량이 감소되는 것으로 결론지었다. 예를 들면, 약하게 도핑된 n-형 반도체층(12)이 8 내지 12 미크론의 두께와 45 내지 55 ohm-㎝을 갖도록 설계된 경우, 기생 용량은 1/100 이하로 감소되었다.
제너 항복 전압은 다음과 같이 설계된다. 제너 항복 전압은 약 6볼트 정도를 목표로 한다. 약 10/1000 omh-㎝의 저항율을 갖는 n-형 영역으로 붕소가 확산된다. n-형 영역은 붕소원(boron source)으로 피복되고, 붕소는 1100℃에서 60분 동안 열확산된다. n-형 도펀트 불순물은 강하게 도핑되고, 도펀트 농도는 2.5 미크론의 깊이에서 1×1019㎝-3를 목표로 한다. 항복 전압을 목표로 하는 값으로 조정하기 위해서, 붕소의 불순물 프로파일은 3미크론의 깊이까지 평탄화된다. 평탄한 불순물 프로파일은 붕소를 그 안으로 몰아넣기(driving) 위한 열처리를 연장함으로써 달성된다. 본 실시예에 있어서, 열처리는 3.5시간 동안 계속된다.
본 발명가는 상기 상술된 바와 같이 설계된 샘플의 다이오드 특성을 조사하였다. 종래 기술의 다이오드의 샘플에서의 기생 용량은 26 내지 37㎊이었다. 한편, 본 발명에 따른 다이오드의 기생 용량은 단지 5㎊이었다. 다이오드는 약 10㎸에서의 정전기적 방전을 견뎌냈으며, 제너 항복 전압은 6.1V였다.
계속해서, 도 3a 내지 도 3j를 참조하여 본 발명에 따른 다이오드 제조 방법을 설명할 것이다. 제너 항복 전압은 6V를 목표로 한다. 이 방법은 강하게 도핑된 n-형 반도체 기판(11)을 준비하는 단계에서 시작한다. 강하게 도핑된 n-형 반도체기판(11)은 실리콘으로 형성된다.
실리콘은 강하게 도핑된 n-형 반도체 기판(11) 상에서 800㎚의 두께로 에피택셜하게 성장되어, 약하게 도핑된 n-형 반도체층(12)을 형성한다. 도 3a에 도시된 바와 같이, 약하게 도핑된 n-형 반도체층(12)은 약 1000℃에서 180분 동안 열산화되어 약하게 도핑된 n-형 반도체층(12)의 표면부에 약 800㎚ 두께의 산화 실리콘층(16)을 성장시킨다.
포토레지스트 용액이 산화 실리콘층(16) 상에 스핀 코팅법에 의해 도포되고, 포토레지스트층을 형성하기 위해 베이킹 처리된다. p-형 가드 링(15)에 대한 이미지 패턴이 포토 마스크(도시되지 않음)로부터 전사되어, 포토레지스트층에 잠복 이미지를 형성한다. 잠복 이미지는 현상되어 포토레지스트 마스크(도시되지 않음)를 형성한다. 따라서, 포토레지스트 마스크는 포토리소그래픽 기술을 사용함으로써 산화 실리콘층(16) 상에 제공된다.
포토레지스트 마스크를 사용하여, 산화 실리콘층(16)은 부분적으로 에칭되어 도 3b에 도시된 바와 같이 약하게 도핑된 n-형 반도체층(12)의 상면을 노출시킨다. 그 후 포토레지스트 마스크는 제거된다. 노출된 표면은 붕소 함유 확산원(도시되지 않음)으로 코팅되고, 붕소는 1100℃에서 60분 동안 확산원으로부터 약하게 도핑된 n-형 반도체층(12)으로 열확산된다. 그 후, 붕소는 약 1000℃에서 30분 동안 약하게 도핑된 n-형 반도체층(12) 안으로 주입된다. p-형 가드 링(15)이 약하게 도핑된 n-형 반도체층(12)에 형성되고, 약하게 도핑된 n-형 반도체층(12)의 노출된 표면은 열산화된다. 결과적으로, 도 3c에 도시된 바와 같이 확산 윈도우(diffusionwindow)는 산화 실리콘층으로 닫히게 된다.
계속해서, 다른 포토레지스트 마스크(도시되지 않음)가 포토리소그래픽 기술을 사용하여 산화 실리콘층(16) 상에 형성되고, 산화 실리콘층(16)은 이온 주입용 윈도우를 형성하기 위해 부분적으로 에칭된다. 인(phosphorous)이 7.0×1015㎝-2의 선량으로 약하게 도핑된 n-형 반도체층(12)으로 이온 주입된다. 이온 주입된 인층(17)은 도 3e에 도시된 바와 같이 약하게 도핑된 n-형 반도체층(12)에 형성된다. 이온 주입후, 인은 약 1100℃에서 180분 동안 약하게 도핑된 n-형 반도체층(12) 안으로 주입된다. 인은 강하게 도핑된 n-형 불순물 영역(13)을 형성하고, 도 3f에 도시된 바와 같이 이온 주입용 윈도우는 닫히게 된다.
또 다른 포토레지스트 마스크(도시되지 않음)가 포토리소그래픽 기술을 사용하여 산화 실리콘층(16) 상에 형성되고, 산화 실리콘층(16)은 도 3g에 도시된 바와 같이 열확산용 윈도우를 형성하기 위해 부분적으로 에칭된다. 이렇게 하여, 강하게 도핑된 n-형 불순물 영역(13)과 p-형 가드 링(15)의 일부는 윈도우에 노출된다. 그 후, 포토레지스트 마스크는 제거된다. 노출된 표면은 붕소 함유 확산원(도시되지 않음)에 의해 코팅되고, 붕소는 약 1100℃에서 60분 동안 열확산된다. 붕소는 약 1000℃에서 30분동안 더 주입된다. 붕소는 강하게 도핑된 p-형 불순물 영역(14)을 형성하고, 윈도우는 도 3h에 도시된 바와 같이 다시 닫히게 된다.
또 다른 포토레지스트 마스크(도시되지 않음)가 포토리소그래픽 기술에 의해 산화 실리콘층(16) 상에 형성된다. 포토레지스트 마스크를 사용하여, 산화 실리콘층(16)은 콘택트 홀을 형성하기 위해 부분적으로 에칭된다. 그 후, 포토레지스트 마스크는 제거된다. 강하게 도핑된 p-형 불순물 영역(14)과 p-형 가드 링(15)의 일부는 도 3i에 도시된 바와 같이 콘택트 홀에 노출된다.
이렇게 생성된 구조 상에 알루미늄이 증착되어, 알루미늄층을 형성한다. 포토레지스트 마스크가 포토리소그래픽 기술에 의해 알루미늄층 상에 형성되고, 알루미늄층은 전극(18)으로 패턴화된다. 최종적으로, 금 또는 은으로 이루어진 다른 전극(19)이 도 3j에 도시된 바와 같이 강하게 도핑된 n-형 반도체층(11)의 이면에 형성된다. 따라서, 도 2에 도시된 보호 다이오드(10)가 강하게 도핑된 n-형 반도체 기판(11) 상에 제조된다.
상기의 설명에서 알수 있는 바와 같이, 본 발명에 따른 보호 다이오드는 주요 p-n 접합과 다른 p-n 접합을 구비한다. 제너 항복 전압은 주요 p-n 접합에 의해 좌우되며, 대부분의 기생 용량은 다른 p-n 접합에 결부된다. 아주 큰 양의 기생 용량 없이 보호 다이오드(10)가 목표로 하는 항복 전압으로 조정되도록 두 개의 p-n 접합(a 및 b)은 독립적으로 설계된다.
제 2의 실시예
도 4를 참조하면, 본 발명을 구현하는 다른 다이오드(20)가 강하게 도핑된 n-형 반도체 기판(11) 상에 제조된다. 다이오드(20)는 약하게 도핑된 n-형 반도체층(12)과, 강하게 도핑된 n-형 불순물 영역(13) 및 강하게 도핑된 p-형 불순물 영역(14)을 포함한다. 약하게 도핑된 n-형 반도체층(12)은 강하게 도핑된 n-형 반도체 기판(11) 상에서 에피택셜하게 성장되고, 1×1014㎝-3정도의 도펀트 농도를 갖는다. 강하게 도핑된 n-형 불순물 영역(13)이 강하게 도핑된 n-형 반도체 기판(11)으로 돌출할 정도로 강하게 도핑된 n-형 불순물 영역(13)은 아주 깊다. 이러한 형태는 바람직한데, 그 이유는 강하게 도핑된 n-형 불순물 영역(13)과 강하게 도핑된 n-형 반도체 기판(11) 사이를 흐르는 전류에 대한 저항(resistance)이 확실히 감소되기 때문이다. 강하게 도핑된 n-형 불순물 영역(13)은 이온 주입을 사용하여 형성되고, 1×1019㎝-3정도의 도펀트 농도를 갖는다. 강하게 도핑된 p-형 불순물 영역(14)은 강하게 도핑된 n-형 불순물 영역(13)보다 더 얕으며, 강하게 도핑된 n-형 불순물 영역(13)보다 더 넓다. 이 때문에, 강하게 도핑된 p-형 불순물 영역(14)과 강하게 도핑된 n-형 불순물 영역(13)은 주요 p-n 접합(a)을 형성하며, 강하게 도핑된 p-형 불순물 영역(14)과 약하게 도핑된 n-형 반도체층(12)은 다른 p-n 접합(c)을 형성한다. 따라서, 다이오드(20)는 p-형 가드 링(15)을 제외하면 보호 다이오드(10)와 유사하다.
제너 항복 전압은 주요 p-n 접합(a)에 의해 좌우되며, p-n 접합(a)은 6V의 제너 항복 전압을 갖도록 설계된다. 다른 p-n 접합(c)은 정전기적 방전에 대해 강한 내압(withstanding voltage)을 달성한다. 이 내압은 제너 항복 전압보다 더 크게 된다. 즉, 6V보다 더 크게 된다. 이 내압은 약 10V 정도이다. 따라서, 약하게 도핑된 n-형 반도체층(12)과 강하게 도핑된 p-형 불순물 영역(14)의 조합은 강하게 도핑된 n-형 반도체층(12)과 p-형 가드 링(15)의 조합과 같이 기능한다. 약하게 도핑된 n-형 반도체층(12)은 50 ohm-㎝의 저항율을 가지며, 내압은 300V 이상이다.
p-n 접합(c)은 다이오드(20)에 결부된 기생 용량의 감소에 도전성을 갖도록 주요 p-n 접합(a)의 면적보다 더 넓다. 약하게 도핑된 n-형 반도체층(12)은 p-n 접합에 결부된 기생 용량을 1㎊ 이하로 감소시킨다. 종래 기술의 다이오드에 결부된 기생 용량은 30㎊ 정도이다. 따라서, 기생 용량은 크게 감소되는 것이다.
약하게 도핑된 n-형 반도체층(12)의 도펀트 농도는 제너 항복 전압에 상관없이 결정되며, 기생 용량은 크게 구속되지 않는다. 따라서, 설계자는 기생 용량을 증가하지 않으면서 항복 전압을 설계할 수 있다.
도 5a 내지 도 5i는 다이오드(20) 제조 방법을 도시한다. 이 방법은 실리콘으로 이루어진 강하게 도핑된 n-형 반도체 기판(11)을 준비하는 단계에서 시작한다. 실리콘은 강하게 도핑된 n-형 반도체 기판(11) 상에 에피택셜하게 성장되어, 약하게 도핑된 n-형 반도체층(12)을 형성한다. 약하게 도핑된 n-형 반도체층(12)의 표면부는 1000℃에서 180분 동안 열산화된다. 그 다음, 약하게 도핑된 n-형 반도체층(12)은 도 5a에 도시된 바와 같이 800㎚ 정도의 두께를 갖는 산화 실리콘층(16)으로 피복된다.
계속해서, 포토레지스트 마스크(도시되지 않음)가 포토리소그래픽 기술을 사용하여 산화 실리콘층(16) 상에 마련되고, 산화 실리콘층(16)은 도 5b에 도시된 바와 같이 이온 주입용 윈도우를 형성하기 위해 부분적으로 에칭된다.
약하게 도핑된 n-형 반도체층(12)으로는 상기 윈도우를 통해 7.0×1015㎝-2의선량으로 인이 이온 주입된다. 따라서, 인(17)이 도 5c에 도시된 바와 같이 약하게 도핑된 n-형 반도체층(12)으로 도입된다.
인(17)은 약 1100℃에서 180분 동안의 열처리를 통해 약하게 도핑된 n-형 반도체층(12) 안으로 주입된다. 열처리가 종료되면, 강하게 도핑된 n-형 불순물 영역(13)이 약하게 도핑된 n-형 반도체층(12)에 형성되고, 윈도우는 도 5d에 도시된 바와 같이 열처리에서 성장된 산화 실리콘으로 닫힌다.
다른 포토레지스트 마스크(도시되지 않음)가 산화 실리콘층(16) 상에 패턴화되고, 산화 실리콘층(16)은 도 5e에 도시된 바와 같이 다른 윈도우를 형성하기 위해 부분적으로 에칭된다.
붕소 함유 확산원(도시되지 않음)이 노출된 영역 전체로 퍼지고, 붕소는 약 1100℃에서 60분 동안 도 5f에 도시된 바와 같이 열확산된다. 그 후, 붕소 함유 확산원은 제거되고, 붕소는 약 1000℃에서 30분 동안 약하게 도핑된 n-형 반도체층(12) 안으로 주입된다. 붕소가 주입되는 동안, 인이 또한 확산된다. 인은 강하게 도핑된 n-형 반도체 기판(11)에 도달하고, 강하게 도핑된 n-형 불순물 영역(13)은 도 5g에 도시된 바와 같이 강하게 도핑된 n-형 반도체 기판(11)으로 연장된다. 윈도우는 또한 열처리 동안 닫힌다.
또 다른 포토레지스트 마스크(도시되지 않음)가 포토리소그래픽 기술을 사용하여 산화 실리콘층(16) 상에 패턴화된다. 산화 실리콘층(16)은 도 5h에 도시된 바와 같이 산화 실리콘층(16)에 형성된 윈도우에 강하게 도핑된 p-형 불순물 영역(15)이 노출되도록 부분적으로 에칭된다.
계속해서, 알루미늄이 증착되어, 알루미늄층을 형성한다. 또 다른 포토레지스트 마스크(도시되지 않음)가 포토리소그래픽 기술을 사용하여 알루미늄층 상에 패턴화된다. 포토레지스트 마스크를 사용하여, 알루미늄층은 부분적으로 에칭되어 산화 실리콘층(16) 상에 전극(18)을 형성한다.
최종적으로, 강하게 도핑된 n-형 반도체 기판(11)의 이면에 금 또는 은이 증착되어, 도 5i에 도시된 바와 같이 다른 전극(19)을 형성하게 된다.
이 방법에서 열처리는 반복되며, n-형 도펀트 불순물은 열처리에서 열확산된다. 따라서, 약하게 도핑된 n-형 반도체층(12)은 두께가 감소된다. 약하게 도핑된 n-형 반도체층의 최소 두께는 강하게 도핑된 p-형 불순물 영역(14)의 깊이와, 정규 동작 상태에서 p-n 접합(c)으로부터 전개된 공핍층의 폭, 및 강하게 도핑된 n-형 반도체 기판(11)에서 n-형 도펀트 불순물의 열확산에 기인하는 두께의 감소의 합이다. 본 실시예에서, 약하게 도핑된 n-형 반도체층(12)의 두께는 11미크론 정도이다.
상기 설명에서 알 수 있는 바와 같이, 다이오드(20)는 두 개의 p-n 접합(a 및 c)을 구비하며, 두 접합(a 및 c)의 전기적 특성은 독립적으로 설계된다. 제너 항복 전압은 주요 p-n 접합에 의해 좌우되며, 다른 p-n 접합은 기생 용량의 양 및 정전기적 방전에 대한 내압에 큰 영향을 미친다. 따라서, 다이오드(20)는 기생 용량을 증가시키지 않으면서 목표로 하는 값으로 조정된 제너 항복 전압을 갖는다.
제 3의 실시예
도 6은 본 발명을 구현하는 또 다른 다이오드(21)를 도시한다. 다이오드(21)는 강하게 도핑된 n-형 불순물 영역(13)이 강하게 도핑된 n-형 반도체 기판(11)으로부터 분리되는 점을 제외하면 다이오드(20)와 유사하다. 이 때문에, 다이오드(21)의 층과 영역에는 다이오드(20)의 층과 영역에 대응하는 도면 부호를 병기하고 간략화를 위해 그 설명은 생략한다.
강하게 도핑된 n-형 불순물 영역(13)과 강하게 도핑된 n-형 반도체 기판(11) 사이의 갭은 약하게 도핑된 n-형 반도체층(12)의 저항율에 의존한다. 이 갭은 항복 현상(breakdown) 이후의 저항이 크게 증가되도록 설계된다. 즉, 강하게 도핑된 n-형 불순물 영역(13)과 강하게 도핑된 n-형 반도체 기판(11) 사이의 에피택셜층의 일부에 대한 설계 작업은 저항의 실질적인 감소를 목표로 한다.
강하게 도핑된 n-형 불순물 영역(13)이 약하게 도핑된 n-형 반도체층(12)의 일부를 통해 강하게 도핑된 n-형 반도체 기판(11)에 대향되는 경우에도, 다이오드(21)는 적은 양의 기생 용량과 정전기적 방전에 대한 높은 내압을 달성한다. 강하게 도핑된 n-형 불순물 영역(13)에 대한 드라이브-인 단계(drive-in step)는 제 2의 실시예보다 더 짧아지며, 총처리 시간이 짧아진다.
다이오드(21)가 서지 전압으로 역바이어스되는 경우, 제너 항복 현상이 발생하며, 큰 양의 전류가 수직적으로 흐른다. 약하게 도핑된 n-형 반도체층(12)의 일부는 직렬 연결된 저항기로서 기능하며, 다이오드는 큰 저항을 받게 된다.
두 개의 p-n 접합(a 및 c)은 다이오드(21) 내에 형성되며, 약하게 도핑된 n-형 반도체층(12)은 다이오드(21)로부터 강하게 도핑된 n-형 불순물 영역(13)의 바람직하지 않은 영향을 제거한다. 결과적으로, 기생 용량은 반도체 기판(11)을 증가시키지 않으면서 종래 기술의 다이오드에 비해 1/4로 감소된다. 또한, 제너 항복 전압은 반도체 기판(11)의 도펀트 농도를 변경하지 않으면서 조정될 수 있다.
만약 약하게 도핑된 n-형 반도체층(12)이 얇고, 강하게 도핑된 n-형 불순물 영역(13)이 깊다면, 전극(18 및 19) 사이의 저항은 감소된다.
상기의 설명에서 알 수 있는 바와 같이, p-형 불순물 영역(14)은 본 발명에 따른 다이오드에서 도펀트 농도가 서로 다른 n-형 불순물 영역과 함께 p-n 접합(a/b 또는 a/c)을 형성한다. 항복 전압은 주요 p-n 접합(a)의 전기적 특성에 의존하고, 주요 p-n 접합(a)의 전기적 특성은 주요 p-n 접합의 양 측의 p-형/n-형 불순물 영역에서의 도펀트 농도에 의해 제어된다. 다른 p-n 접합은 항복 전압에 아무런 영향도 미치지 않는다. 한편, 다이오드에 결부된 기생 용량은 다른 p-n 접합(b 또는 c)에 의해 좌우된다. 이 때문에, 항복 전압은 기생 용량을 고려하지 않고도 조정될 수 있다.
본 발명의 특정 실시에가 도시되고 상술되었지만, 기술적인 분야의 당업자는 본 발명의 취지와 영역을 벗어나지 않으면서 여러 수정예와 변형예를 실시할 수 있을 것이다.
본 발명에 따른 다이오드는 보호 다이오드의 용례에 절대 제한되지 않는다. 본 발명의 이점은 기생 용량에 크게 구속되지 않은 항복 전압에 관한 것이다. 이 때문에, 본 발명에 따른 다이오드는 기생 용량에 상관 없이 항복 전압을 조정하는 것이 중요하다고 설계자가 생각하는 어떠한 종류의 전기 회로에도 적용가능하다.한 적용 가능한 전기 회로는 클램프 회로이다.
만약 n-형 도펀트 불순물이 높은 가속 에너지에서 약하게 도핑된 n-형 반도체층으로 이온 주입되면, n-형 도펀트 불순물의 돌출 범위는 길게 된다. 이것은 드라이브-인 단계가 짧아짐을 의미한다.
가스상 확산 또는 이온 주입이 본 발명에 따른 방법에서 사용될 수도 있다.

Claims (19)

  1. 제 1 도전형의 고농도 불순물을 포함하는 반도체 기판(11)위에 성장된 제 1 도전형의 저농도 불순물을 포함하는 에피택셜영역(12)과, 상기 에피택셜 영역과 접하여 마련된 제 2 도전형의 고농도 불순물을 포함하는 제 1 반도체층(14)과, 상기 제 1 반도체층과 상기 반도체 기판과의 각각에 접하여 마련된 제 1 도전형의 고농도 불순물을 포함하는 불순물 영역(13)을 구비하며, 상기 제 1 반도체층에 대하여 상기 에피택셜 영역과 상기 불순물 영역과의 각각이 상호 전기특성을 달리하는 접합을 형성하는 것을 특징으로 하는 다이오드.
  2. 제 1항에 있어서,
    상기 제 1 반도체층은 상기 불순물 영역보다 깊이가 얕은 것을 특징으로 하는 다이오드.
  3. 제 1항에 있어서,
    상기 제 1 반도체층은 상기 불순물 영역보다 폭이 넓은 것을 특징으로 하는 다이오드.
  4. 제 1 항에 있어서,
    상기 불순물 영역은 공핍층이 일정한 역 바이어스 전압의 적용하에서 두께가 다르게 되도록 상기 에피택셜 영역보다 도펀트 농도가 큰 것을 특징으로 하는 반도체 기판상에 제조된 다이오드.
  5. 제 4 항에 있어서,
    상기 에피택셜 영역과 결합된 접합은 상기 불순물 영역과 결합된 접합보다 면적이 넓은 것을 특징으로 하는 반도체 기판상에 제조된 다이오드.
  6. 제 1 항에 있어서,
    상기 제 1 반도체층은 각각 상기 불순물 영역과 상기 에피택셜 영역과 함께 상기 다수의 접합을 형성하는 다수의 영역을 구비하는 것을 특징으로 하는 반도체 기판상에 제조된 다이오드.
  7. 제 6 항에 있어서,
    상기 제 1 반도체층의 상기 다수의 영역 중 하나의 영역은 상기 제 1 반도체층의 상기 다수의 영역 중의 다른 하나의 영역의 도펀트 농도와 다른 것을 특징으로 하는 반도체 기판상에 제조된 다이오드.
  8. 제 7 항에 있어서,
    상기 제 1 반도체층의 상기 다수의 영역 중 하나의 영역(15)과 상기 제 1 반도체층의 상기 다수의 영역의 다른 하나의 영역(14)은 상기 제 1 반도체층의 상기 다수의 영역 중 상기 하나의 영역이 상기 제 1 반도체층의 상기 다수의 영역 중의 다른 하나의 영역보다 깊게 되도록 상기 제 2 반도체층의 상기 에피택셜 영역내에 형성되고, 상기 제 2 반도체층의 상기 불순물 영역(13)은 상기 제 1 반도체층의 상기 다수의 영역 중 하나의 영역과 상기 제 1 반도체층의 상기 다수의 영역 중 상기 다른 하나의 영역이 상기 다수 접합의 하나의 접합과 상기 제 2 반도체층과 상기 제 2 반도체층의 상기 불순물 영역의 상기 에피택셜 영역과 함께 상기 다수의 접합 중 다른 접합을 형성하도록 상기 제 2 반도체층의 상기 불순물 영역(13)으로 형성된 것을 특징으로 하는 반도체 기판상에 제조된 다이오드.
  9. 제 8 항에 있어서,
    상기 제 1 반도체층의 상기 다수의 영역 중 하나의 영역과 상기 제 1 반도체층의 상기 다수의 상기 다른 하나의 영역은 엷게 도핑된 가드링과 상기 엷게 도핑된 가드링에 결합된 두껍게 도핑된 제 1 불순물 영역이며, 상기 에피택셜 영역과 상기 불순물 영역은 상기 제 2 도전형의 두껍게 도핑된 반도체층상에서 에피택셜하게 성장된 엷게 도핑된 반도체층과 상기 엷게 도핑된 가드링의 내측에 형성된 두껍게 도핑된 제 2 불순물 영역인 것을 특징으로 하는 반도체 기판상에 제조된 다이오드.
  10. 제 1항에 있어서,
    상기 제 1의 반도체층(14)은 그 위의 불순물 농도가 균일하도록 설계되는 것을 특징으로 하는 반도체 기판상에 제조된 다이오드.
  11. 제 10항에 있어서,
    상기 에피택셜 영역은 상기 에피택셜 영역보다 도펀트 농도가 진한 상기 제 2 도전형의 제 3 반도체층(11)상에서 에피택셜하게 성장되어 반도체 기판으로서의 기능을 하며, 상기 불순물 영역은 상기 에피택셜 영역보다 도펀트 농도가 진한 불순물 영역이며 상기 에피택셜 영역의 표면 부분에 형성된 것을 특징으로 하는 반도체 기판상에 제조된 다이오드.
  12. 제 11 항에 있어서,
    상기 에피택셜 영역과 상기 불순물 영역은 상기 다수의 접합 중 하나의 접합과 상기 제 1 반도체층과 함께 상기 다수의 접합 중 다른 하나의 접합을 형성하며, 상기 다수의 접항중 하나의 접합은 상기 다수의 접합 중 상기 다른 하나의 접합 면적보다 큰 것을 특징으로 하는 반도체 기판상에 제조된 다이오드.
  13. 제 11 항에 있어서,
    상기 다수의 접합 중 상기 하나의 다른 접합은 상기 제 3 반도체층에 접속된 것을 특징으로 하는 반도체 기판상에 제조된 다이오드.
  14. 제 11 항에 있어서,
    상기 다수의 접합 중 상기 다른 하나의 접합은 상기 제 3 반도체층으로부터 이격되어 있는 것을 특징으로 하는 반도체 기판상에 제조된 다이오드.
  15. a) 한 도전형을 갖는 강하게 도핑된 반도체층(11)을 준비하는 단계와;
    b) 상기 한 도전형의 약하게 도핑된 반도체층(12)을 상기 강하게 도핑된 반도체층(11) 상에 성장시키는 단계와;
    c) 상기 약하게 도핑된 반도체층(12)과 함께 제 1의 접합(b)을 형성하도록 상기 한 도전형과는 반대인 다른 도전형을 갖는 가드 링(15)을 상기 약하게 도핑된 반도체층(12)에 형성하는 단계와;
    d) 상기 가드 링(15)의 안쪽의 상기 약하게 도핑된 반도체층(12)의 표면부에 상기 한 도전형의 진한 불순물 영역(13)을 형성하는 단계; 및
    e) 상기 제 1의 접합(b)과는 전기적 특성이 상이한 제 2의 접합(a)을 상기 진한 불순물 영역(13)과 함께 형성하도록 상기 가드 링(15)의 표면부 및 상기 진한 불순물 영역(13)의 표면부에 상기 다른 도전형의 다른 불순물 영역(14)을 형성하는 단계를 포함하는 것을 특징으로 하는 다이오드 제조 방법.
  16. 제 15항에 있어서,
    상기 약하게 도핑된 반도체층(12)은 상기 b)의 단계에서 에피택셜 성장 기술을 사용하는 것에 의해 성장되는 것을 특징으로 하는 다이오드 제조 방법.
  17. 제 15항에 있어서,
    상기 다른 불순물 영역(14)은 상기 가드 링(15)보다 도펀트 농도가 더 높은 것을 특징으로 다이오드 제조 방법.
  18. a) 한 도전형을 갖는 강하게 도핑된 반도체층(11)을 준비하는 단계와;
    b) 상기 한 도전형의 약하게 도핑된 반도체층(12)을 상기 강하게 도핑된 반도체층(11) 상에 성장시키는 단계와;
    c) 상기 약하게 도핑된 반도체층(12)에 상기 한 도전형의 진한 불순물 영역(13)을 형성하는 단계; 및
    d) 상기 약하게 도핑된 반도체층(12)과 함께 제 1의 접합(c)을 형성하고 상기 제 1의 접합(c)과는 전기적 특성이 상이한 제 2의 접합(a)을 상기 진한 불순물 영역(13)과 함께 형성하도록 상기 약하게 도핑된 반도체층(12)의 표면 영역 및 상기 진한 불순물 영역(13)의 표면부에 상기 한 도전형과 반대인 다른 도전형을 갖는 다른 불순물 영역(14)을 형성하는 단계를 포함하는 것을 특징으로 하는 다이오드 제조 방법.
  19. 제 18항에 있어서,
    상기 진한 불순물 영역(13)이 상기 강하게 도핑된 반도체층(11)에 결합될 때까지 상기 d)의 단계 이후에 상기 진한 불순물 영역(13)으로 상기 한 도전형을 제공하기 위한 도펀트 불순물을 상기 약하게 도핑된 반도체층(12)으로 열확산하는 단계를 더 포함하는 것을 특징으로 하는 다이오드 제조 방법.
KR10-2001-0031402A 2000-06-07 2001-06-05 기생 용량을 증가시키지 않으면서 항복 전압이 임의의값으로 설정될 수 있는 다이오드와 그 제조 방법 KR100447824B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000170304A JP2001352079A (ja) 2000-06-07 2000-06-07 ダイオードおよびその製造方法
JP??2000-170304 2000-06-07

Publications (2)

Publication Number Publication Date
KR20010110331A KR20010110331A (ko) 2001-12-13
KR100447824B1 true KR100447824B1 (ko) 2004-09-08

Family

ID=18673041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0031402A KR100447824B1 (ko) 2000-06-07 2001-06-05 기생 용량을 증가시키지 않으면서 항복 전압이 임의의값으로 설정될 수 있는 다이오드와 그 제조 방법

Country Status (6)

Country Link
US (2) US6555848B2 (ko)
EP (1) EP1164643A3 (ko)
JP (1) JP2001352079A (ko)
KR (1) KR100447824B1 (ko)
CN (1) CN1169227C (ko)
TW (1) TW503585B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4016595B2 (ja) * 2000-12-12 2007-12-05 サンケン電気株式会社 半導体装置及びその製造方法
US6791161B2 (en) 2002-04-08 2004-09-14 Fabtech, Inc. Precision Zener diodes
US20030222272A1 (en) * 2002-05-30 2003-12-04 Hamerski Roman J. Semiconductor devices using minority carrier controlling substances
ATE388520T1 (de) 2004-05-06 2008-03-15 Nxp Bv Elektronische einrichtung
WO2005117134A1 (ja) * 2004-05-26 2005-12-08 Shindengen Electric Manufacturing Co., Ltd. ダイオード及びサイリスタ
US8004041B2 (en) 2004-08-27 2011-08-23 Panasonic Corporation Semiconductor device for surge protection
JP2006140211A (ja) * 2004-11-10 2006-06-01 Matsushita Electric Ind Co Ltd 半導体集積回路装置およびその製造方法
US8378382B2 (en) * 2004-12-30 2013-02-19 Macronix International Co., Ltd. High aspect-ratio PN-junction and method for manufacturing the same
JP4843253B2 (ja) * 2005-05-23 2011-12-21 株式会社東芝 電力用半導体装置
CN101295736B (zh) * 2007-04-29 2010-04-07 上海维恩佳得数码科技有限公司 半导体稳压器件及其制造方法
CN101452966B (zh) * 2007-12-06 2010-05-26 上海华虹Nec电子有限公司 齐纳二极管及其制造方法
JP5467543B2 (ja) * 2009-03-31 2014-04-09 パナソニック株式会社 半導体装置およびその製造方法
JP2010239016A (ja) * 2009-03-31 2010-10-21 Panasonic Corp 半導体装置およびその製造方法
US8415765B2 (en) 2009-03-31 2013-04-09 Panasonic Corporation Semiconductor device including a guard ring or an inverted region
KR101148335B1 (ko) * 2009-07-23 2012-05-21 삼성전기주식회사 실리콘 반도체를 이용한 광전자 증배관 및 그 구조 셀
US9520486B2 (en) 2009-11-04 2016-12-13 Analog Devices, Inc. Electrostatic protection device
CN102456747B (zh) * 2010-10-19 2013-12-18 上海华虹Nec电子有限公司 静电保护二极管
US10199482B2 (en) * 2010-11-29 2019-02-05 Analog Devices, Inc. Apparatus for electrostatic discharge protection
JP5739826B2 (ja) * 2012-01-23 2015-06-24 株式会社東芝 半導体装置
WO2014050422A1 (ja) * 2012-09-27 2014-04-03 ローム株式会社 チップダイオードおよびその製造方法
JP2014112704A (ja) * 2014-01-24 2014-06-19 Panasonic Corp 半導体装置の製造方法
KR101649222B1 (ko) * 2014-10-17 2016-08-19 주식회사 시지트로닉스 비대칭 활성영역 조절에 의한 양방향 정전기, 전자기 간섭 및 서지 방호용 반도체 소자 및 그 제조 방법
TWI557925B (zh) * 2014-10-28 2016-11-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
US10181719B2 (en) 2015-03-16 2019-01-15 Analog Devices Global Overvoltage blocking protection device
US9893060B2 (en) * 2015-12-17 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN105679836B (zh) * 2016-03-23 2022-07-12 北海惠科半导体科技有限公司 一种超低电容tvs二极管结构及其制备方法
US10355144B1 (en) * 2018-07-23 2019-07-16 Amazing Microelectronic Corp. Heat-dissipating Zener diode
CN117219677B (zh) * 2023-10-11 2024-02-23 杭州致善微电子科技有限公司 一种阳极浓度梯度线性分布的限幅二极管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4071852A (en) * 1975-07-03 1978-01-31 Rca Corporation Transistor having improved junction breakdown protection integrated therein
JPS62120083A (ja) * 1985-11-20 1987-06-01 Sanyo Electric Co Ltd 化合物半導体装置の保護ダイオ−ド
JPH0621344A (ja) * 1990-12-25 1994-01-28 Fujitsu Ltd 半導体装置
JPH07288278A (ja) * 1994-04-18 1995-10-31 Rohm Co Ltd 半導体装置およびその製法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2207654B2 (de) * 1972-02-18 1974-02-14 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zum Herstellen einer Zenerdiode
US3909119A (en) * 1974-02-06 1975-09-30 Westinghouse Electric Corp Guarded planar PN junction semiconductor device
US4038107B1 (en) * 1975-12-03 1995-04-18 Samsung Semiconductor Tele Method for making transistor structures
US4485390A (en) * 1978-03-27 1984-11-27 Ncr Corporation Narrow channel FET
US4145233A (en) * 1978-05-26 1979-03-20 Ncr Corporation Method for making narrow channel FET by masking and ion-implantation
JPS5681977A (en) * 1979-12-10 1981-07-04 Hitachi Ltd Variable capacity diode
US4446476A (en) * 1981-06-30 1984-05-01 International Business Machines Corporation Integrated circuit having a sublayer electrical contact and fabrication thereof
JPS5885572A (ja) * 1981-11-17 1983-05-21 Olympus Optical Co Ltd プレ−ナ型ダイオ−ドおよびその製造方法
JP2573201B2 (ja) * 1987-02-26 1997-01-22 株式会社東芝 半導体素子の拡散層形成方法
US5089427A (en) * 1990-12-03 1992-02-18 Motorola Inc. Semiconductor device and method
US5324966A (en) * 1992-04-07 1994-06-28 Toyo Denki Seizo Kabushiki Kaisha MOS-controlled thyristor
JP2601143B2 (ja) * 1993-06-17 1997-04-16 日本電気株式会社 半導体装置
US5369041A (en) * 1993-07-14 1994-11-29 Texas Instruments Incorporated Method for forming a silicon controlled rectifier
JP2701758B2 (ja) * 1994-10-14 1998-01-21 日本電気株式会社 半導体装置
JP2666743B2 (ja) * 1994-11-22 1997-10-22 日本電気株式会社 定電圧ダイオード
JPH08153887A (ja) * 1994-11-30 1996-06-11 Shimadzu Corp フォトダイオード及びフォトダイオードアレイ
US5629546A (en) * 1995-06-21 1997-05-13 Micron Technology, Inc. Static memory cell and method of manufacturing a static memory cell
US5977569A (en) * 1996-09-24 1999-11-02 Allen-Bradley Company, Llc Bidirectional lateral insulated gate bipolar transistor having increased voltage blocking capability
US6355508B1 (en) * 1998-09-02 2002-03-12 Micron Technology, Inc. Method for forming electrostatic discharge protection device having a graded junction

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4071852A (en) * 1975-07-03 1978-01-31 Rca Corporation Transistor having improved junction breakdown protection integrated therein
JPS62120083A (ja) * 1985-11-20 1987-06-01 Sanyo Electric Co Ltd 化合物半導体装置の保護ダイオ−ド
JPH0621344A (ja) * 1990-12-25 1994-01-28 Fujitsu Ltd 半導体装置
JPH07288278A (ja) * 1994-04-18 1995-10-31 Rohm Co Ltd 半導体装置およびその製法

Also Published As

Publication number Publication date
EP1164643A3 (en) 2004-09-29
JP2001352079A (ja) 2001-12-21
US6664607B2 (en) 2003-12-16
TW503585B (en) 2002-09-21
KR20010110331A (ko) 2001-12-13
US6555848B2 (en) 2003-04-29
EP1164643A2 (en) 2001-12-19
CN1169227C (zh) 2004-09-29
CN1328346A (zh) 2001-12-26
US20010050374A1 (en) 2001-12-13
US20030071273A1 (en) 2003-04-17

Similar Documents

Publication Publication Date Title
KR100447824B1 (ko) 기생 용량을 증가시키지 않으면서 항복 전압이 임의의값으로 설정될 수 있는 다이오드와 그 제조 방법
US6503801B1 (en) Non-uniform channel profile via enhanced diffusion
US6822297B2 (en) Additional n-type LDD/pocket implant for improving short-channel NMOS ESD robustness
KR100664640B1 (ko) 반도체 장치 및 그 제조 방법
EP0043284B1 (en) Semiconductor integrated circuit device having a high tolerance of abnormal high input voltages
US8891213B2 (en) Integrated electrostatic discharge (ESD) device
TWI408779B (zh) 半導體裝置之形成方法及其結構
CA1204524A (en) Semiconductor device having a protection circuit
US5382536A (en) Method of fabricating lateral DMOS structure
KR20090051213A (ko) Ｓｏｉ 또는 벌크형 실리콘 중의 하나에 백게이트가 구성된접합 전계 효과 트랜지스터
US11521961B2 (en) Back ballasted vertical NPN transistor
JPH0832031A (ja) 高電圧のプレーナ端部終端構造物とその製造方法
KR0166101B1 (ko) 정전방전 보호회로의 트랜지스터 및 그 제조방법
US6160306A (en) Diode of semiconductor device and method for manufacturing the same
EP0579502A2 (en) Solid state transient suppressor
US6707131B2 (en) Semiconductor device and manufacturing method for the same
US5221635A (en) Method of making a field-effect transistor
JP3718223B2 (ja) 縦の溝を有する高電圧用の半導体デバイス
US6911715B2 (en) Bipolar transistors and methods of manufacturing the same
US6677208B2 (en) Transistor with bottomwall/sidewall junction capacitance reduction region and method
US20020096716A1 (en) Structure and method of MOS transistor having increased substrate resistance
KR100537321B1 (ko) 반도체 장치 및 그 제조 방법
KR100230736B1 (ko) 반도체 소자의 정전기 방지 구조 및 그의 제조방법(Structure of protecting electrostatic discharge for semiconductor device and method for manufacturing the same)
JP2743814B2 (ja) 半導体装置
KR0163925B1 (ko) 반도체 장치의 접합 마감 구조 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080825

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee