KR0163925B1 - 반도체 장치의 접합 마감 구조 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 접합 마감 구조 및 그 형성 방법에 관한 것으로서, 접합 곡률에 근접한 에피층 내에 부동 접합을 형성하여 역전압이 인가되면 곡률 접합에서부터 공핍층이 확장된다. 공핍층이 부동 접합과 닿게 되면 부동 접합의 길이만큼 공핍층이 이동, 확장된다. 따라서 넓은 범위의 공핍층이 형성되어 주 접합에 발생하는 전계의 최대 값이 부동 접합의 끝단으로 이동된다. 따라서 역전압이 인가되었을 경우에 표면보다 전계에 민감한 접합의 벌크 영역에서 전계를 제한하는 효과가 있는 반도체 장치의 접합 마감 구조 및 그 형성 방법이다. 또한, 에피층 표면에 접하는 부동 접합을 형성하여, 반도체 장치의 표면에서의 전계를 제한한다.

Description

반도체 장치의 접합 마감 구조 및 그 형성 방법
제1도는 종래의 반도체 장치의 접합 마감 구조를 도시한 단면도이고,
제2도는 본 발명의 제 1 실시예에 의한 반도체 장치의 접합 마감 구조를 도시한 단면도이고,
제3도는 본 발명의 제 2 실시예에 의한 반도체 장치의 접합 마감 구조를 나타낸 단면도이고,
제4도는 본 발명의 제 3 실시예에 의한 반도체 장치의 접합 마감 구조를 나타낸 단면도이고,
제5도의 (a) 내지 (c)는 본 발명에 의한 반도체 장치의 접합 마감 구조를 형성하는 방법을 그 공정 순서에 따라 도시한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
10,12 : N형 에피층 20 : P+형 액티브 웰
22,24 : 부동환 23 : P+형 확산 영역
30,32 : 산화막 40 : 금속 전극
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 역전압 인가시 전계 집중을 완화하는 반도체 장치의 접합 구조 및 그 형성 방법에 관한 것이다.
일반적으로 전력용 반도체 소자는 고압의 내압 특성이 요구된다.
반도체 소자의 끝단은 고압에서 소자의 항복을 발생시키는 가장 예민한 부분이다. 소자 끝단의 접합은 플레이너(planar) 공정에 의해서 만들어지므로 접합 깊이에의 0.8배 정도로 측면 확산이 이루어져서 곡면 접합에 의한 곡률 반경이 발생한다.
소자에 역전압이 인가되면 곡률에 전계가 집중되고 항복전압이 매우 낮아진다. 이러한 현상을 막기 위해서 끝단의 접합에 부동 접합(floating junction)을 형성하거나 산화막 위에 형성되는 전극을 확장하여 접합에서 발생하는 전계 집중을 전극 끝단의 MOS(metal-oxide-semiconductor)구조로 이동시키는 방법들이 제기된 바 있다.
그러면, 첨부한 도면을 참고로 하여 종래의 반도체 장치의 접합 마감 구조 및 그 형성 방법에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 반도체 장치의 접합 마감 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 반도체 장치의 접합 마감 구조는, N형의 에피층(10)에 P+형 액티브 웰(20)이 형성되어 있고, 액티브 웰(20)과 기판 끝면 사이의 에피층(10)에 P+형 부동환(22)이 형성되어 있다. 이 때 부동환(22)은 액티브 웰(20)과 간격을 두고 에피층(10)의 표면에 접하도록 형성되어 있다. 기관 표면에는 산화막(30)이 형성되어 있고. 엑티브 웰(20)의 표면 일부는 산화막(30)이 식각되어 금속전극(40)이 형성되어 있다.
이러한 종래의 반도체 장치의 접합 마감 구조를 형성하기 위해서는 N형 에피층(10)을 형성하고, 그 위에 산화막(30)을 형성하고, 산화막(30)의 일부를 식각하고 P형의 불순물을 고농도로 이온 주입한다. 확산하여 P+형 액티브 웰(20)과 액티브 웰(20)과 간격을 둔 P+형 부동환(22)을 형성한다. 액티브 웰(20) 표면의 산화막(30)을 식각하고 금속 전극(40)을 형성한다.
이러한 종래의 반도체 장치의 접합 마감 구조 및 그 형성 방법에서는 P+형 부동환이 반도체 기관 끝 부분에 형성되어 반도체 기판 끝다네 형성되어 있는 액티브 웰에 집중되는 전계를 막아 반도체 소자의 표면에서의 전계를 완화한다.
그러나, 이러한 종래의 반도체 장치의 접합 마감 구조 및 그 형성 방법에서는 기판 내부에 형성되어 있는 P형 액티브 웰의 접합곡률에서의 전계 집중 현상을 완화하는 효과각 작다는 문제점을 가지고 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 접합곡률에 근접한 기관 내에 부동 접합(floationg junction)을 형성하여 역전압 인가시 곡률 접합에서의 공핍층이 확장하여, 주 접합에 발생하는 전계의 최대 값이 부동 접합의 끝단으로 이동되어 액티브 웰의 곡률 접합의 전계 집중을 완화하는 데에 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 접합마감 구조는, 제1도 전형의 반도체층, 제1도 전형의 반도체층에 형성되어 있는 제2도 전형의 액티브 웰, 엑티브 웰과 간격을 두고 제1도 전형의 반도체층 내에 형성되어 있는 제2도 전형의 부동환을 포함하고 있다.
부동환은 다수가 형성될 수도 있으며, 에피층 표면에 접하는 부동환을 포함할 수도 있다.
또한, 이러한 반도체 장치의 접함 마감 구조는 BJT, MOSFET, IGBT, Thyristor 등의 모든 전력용 반도체 소자에 이용한다.
그리고, 본 발명에 의한 반도체 장치의 접합 마감 구조를 형성하기 위한 제조 방법은,
제1도 전형의 제1반도체층을 형성하는 제 1단계, 반도체층 위에 제1산화막을 형성하고 사진식각하여 반도체층 표면의 일부를 노출시키는 제 2단계, 노출된 반도체층에 제 2도전형 불순물을 고농도로 주입하여 제 2도전형 확산 영역을 형성하는 제3단계, 제1산화막을 제거하고, 제1반도체층 위에 제1도전형의 제2반도체층을 형성함과 동시에 제2도전형의 확산 영역의 재확산으로 부동환을 형성하는 제4단계를 포함하고 있다.
위의 제조 공정 이후에, 제2반도체층 위에 산화막을 형성하고 일부를 사진식각하여, 제2도전형의 불순물을 이온 주입하고 확산하여 액티브 웰과 반도체층 표면에 접하는 부동환을 형성하는 단계를 포함할 수 있다.
본 발명에 따른 이러한 반도체 장치의 접합 마감 구조 및 그 형성 방법에서는 접합 곡률에 근접한 에피층 내에 부동 접합을 형성하여 역전압이 인가되면 곡률 접합에서부터 공핍층이 확장된다. 공핍층이 부동 접합과 닿게 되면 부동 접합의 길이만큼 공핍층이 이동, 확장된다.
따라서 넓은 범위의 공핍층이 형성되어 주 접합에 발생하는 전계의 최대값이 부동 접합의 끝단으로 이동된다. 따라서 역전압이 인가되었을 경우에 표면보다 전계에 민감한 접합의 벌크 영역에서 전계가 제한된다.
또한, 에피층 표면에 접하는 부동 접합을 형성하여, 반도체 장치의 표면에서의 전계를 제한한다.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 반도체 장치의 접합 마감 구조 및 그 형성 방법의 실시예를 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제2도는 본 발명의 제1실시예에 의한 반도체 장치의 접합 마감 구조를 도시한 단면도이다.
제2도에 도시한 바와 같이 본 발명의 실시예에 따른 반도체 장치의 접합 마감 구조는, N+형, 에피층(10)에 P+형 액티브 웰(20)과 P+형 부동환(24)이 형성되어 있다. 부동환(24)은 P+형 액티브 웰(20)과 기판 끝면 사이의 에피층(10)안에 형성되어 있으며, 액티브 웰(20)과는 간격을 두고 있다. 기판 표면에는 산화막(32)이 형성되어 있고, 액티브 웰(20)의 표면 일부는 산화막(32)이 식각되고 금속 전극(40)이 형성되어 있다.
제3도는 본 발명의 제2실시예에 의한 반도체 장치의 접합 마감 구조를 나타낸 단면도이다.
제3도에 도시한 바와 같이 본 발명의 실시예에 따른 반도체 장치의 접합 마감 구조는, N+형 에피층(10)에 P+형 액티브 웰(20)과 P+형 부동환(22,24)이 형성되어 있다. 부동환(22,24)은 P+형 액티브 웰(20)과 기판 끝면 사이의 에피층(10) 안과 에피층(10)의 표면에 서로 간격을 두고 형성되어 있으며, 또한 액티브 웰(20)과 간격을 두고 있다. 기판 표면에는 산화막(32)이 형성되어 있고, 액티브 웰(20)의 표면 일부는 산화막(32)이 식각되고 금속 전극(40)이 형성되어 있다.
또한 제4도에 도시한 바와 같이, 에피층(10) 내에 다수의 부동환(24)이 형성되어 있고, 에피층(10)의 표면에도 다수의 부동환(22)이 형성되어 있는 구조도 가능하다.
이상과 같은 본 발명에 의한 실시예에 따른 반도체 장치의 접합 마감 구조는 BJT(bipolar junction transistor), MOSFET(metal-oxide-semiconductor field effect transistor), IGBT(insulated gate bipolar transistor8), Thyristor 등과 같은 모든 전력용 소자에 이용된다.
그리고, 제5도의 (a) 내지 (c)는 본 발명에 의한 반도체 장치의 접합 마감 구조를 형성하는 방법을 그 공정 순서에 따라 도시한 단면도이다.
제5도의 (a)에서와 같이, 제1N형 에피층(10)위에 산화막(30)을 형성하고, 사진식각하여, 에피층(10) 일부의 표면을 노출시킨다. 노출된 표면에 P 형 불순물을 고농도로 이온 주입하여 P+형 영역(23)을 형성한다.
제5도의 (b)에서와 같이, 제1에피층(10) 상부에 제2에피층(12)을 성장시킨다. 이때, P+형 확산 영역(23)이 다시 상부 확산하여 P+형 부동환(24)이 형성된다. 이 때 형성되는 부동환(24)은 공정 후 에피층(10,12)에 안에 있게 된다.
제5도의 (c)에서와 같이, 제2에피층(12) 표면에 산화막(32)을 형성하고 사진식각으로 제2에피층(12) 표면의 일부를 노출시킨 다음 P형 불순물을 노동도로 이온 주입하고 확산시켜 P+형 액티브 웰(20)과 P+형 부동환(22)을 형성한다. 이 때 형성한 부동환(22)은 액티브 웰(20)과 간격을 두고 표면에 형성된다. 다음, 산화막(32)을 사진식각하여 액티브 웰(20) 표면의 일부를 노출시키고 금속 전극(40)을 형성한다.
이후의 공정을 통상의 방법에 따라 진행하며, 공정 방법에 따라 BJT, MOSFET, IGBT, Thyristor 등의 소자를 제조할 수 있다.
따라서, 본 발명에 따른 반도체 장치의 접합 마감 구조 및 그 형성 방법에서는 접합 곡률에 근접한 에피층 내에 부동 접합을 형성하여 역전압이 인가되면 곡률 접합에서부터 공핍층이 확장된다. 공핍층이 부동 접합과 닿게 되면 부동 접합의 길이만큼 공핍층이 이동, 확장된다.
따라서 넓은 범위의 공핍층이 형성되어 주 접합에 발생하는 전계의 최대값이 부동 접합의 끝단으로 이동된다. 따라서 역전압이 인가되었을 경우에 표면보다 전계에 민감한 접합의 벌크 영역에서 전계를 제한하는 효과가 있다. 또한, 에피층 표면에 접하는 부동 접합을 형성하고, 반도체 장치의 표면에서의 전계를 제한한다.

Claims (5)

  1. 제1도전형의 반도체층, 상기 제1도전형의 반도체증에 형성되어 있는 제2도전형의 액티브 웰, 상기 액티브 웰고 간격을 두고 상기 제1도전형의 반도체층 내에 형성되어 있는 제2도전형의 부동환을 포함하는 반도체 장치의 접합 마감 구조.
  2. 제1항에서, 상기 제2도전형의 부동환은 농도가 높은 상기 액티브 웰과 상기 반도체층의 끝단 사이의 상기 반도체층 안에 형성되어 있는 반도체 장치의 접합 마감 구조.
  3. 제1항에서, 상기 제2도전형 웰과 간격을 두고 상기 반도체 층의 끝단 쪽으로 상기 반도체층의 표면과 접하는 제2도전형 부동환을 더 포함하는 반도체 장치의 접합 마감 구조.
  4. 제1도전형의 제1반도체층을 형성하는 제1단계, 상기 반도체층 위에 산화막을 형성하고 사진식각하여 상기 반도체층 표면의 일부를 노출시키는 제2단계, 노출된 상기 반도체층에 제2도전형 불순물을 고농도로 주입하여 제2도전형 확산 영역을 형성하는 제3단계, 상기 산화막을 제거하고, 상기 제1반도체층 위에 제1도전형의 제2반도체층을 형성함과 동시에 상기 제2도전형의 확산 영역의 재확산으로 부동환을 형성하는 제4단계를 포함하는 반도체 장치의 접합 마감 구조.
  5. 상기 부동환은 고농도의 제2도전형 영역으로 이루어져 있으며, 상기 반도체층의 끝단 쪽으로 형성되어 있는 반도체 장치의 접합 마감 구조.
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