TWI557925B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明係關於半導體裝置，且特別是關於一種含有齊納二極體(zener diode)之半導體裝置及其製造方法。

齊納二極體(zener diode)已廣泛地應用於包括整流器(rectifier)與電壓調節器(voltage regulator)等眾多應用中，以保護其他半導體裝置免於受到不期望之突波(pulse)影響。當齊納二極體經逆向偏壓(reverse-biased)後，便具有維持一定電壓值之能力，進而具有穩壓特性。

齊納二極體已廣泛地用於修整技術(trimming technique)中，而修整技術係於積體電路完成製作之後之調整用技術。修整技術通常包括了薄膜電阻之雷射修整(laser trimming of thin-film resistor)以及齊納擊穿反熔絲修整(zener zap anti-fuse trimming)等技術。由於其可為場邊程(field programmable)的且實施成本可較少，故齊納擊穿反熔絲修整已獲得廣泛接受。此齊納擊穿方法係採用具有低至中的崩潰電壓之齊納二極體以作為修整元件(trimming devices)。一般來說，一修整電路可包括一串之齊納二極體以及一串之相對應之電阻元件，且每一齊納二極體係並聯於此些電阻元件之一。此些齊納二極體係經過偏壓，以使得其表現為經製作形成之一斷路 (open circuit)。當施行此修整時，將會擊穿此齊納二極體並短路其接面。藉由短路經選擇之齊納二極體及相對應之電阻元件，便可得到電阻值(resistance)上之期望改變情形。

依據一實施例，本發明提供了一種半導體裝置，包括：一絕緣物，形成於一半導體基板之一頂面上；一半導體層，形成於該絕緣物上，該半導體層包括一第一導電類型之一第一區，其中該第一區為一P+區或一N+區且具有佔該半導體層體積之50%-80%的一體積；一第二導電類型之一第二區，直接接觸該第一區並與該第一區形成一P-N接面；一第一金屬化接觸物，電性接觸於該第一區；以及一第二金屬化接觸物，電性接觸於該第二區。

依據另一實施例，本發明提供了一種半導體裝置之製造方法，包括：形成一絕緣物於一半導體基板上；沉積一半導體層於該絕緣物與該半導體基板上；施行一第一佈植製程於該半導體層上，以給予該半導體層一第一導電類型；圖案化該半導體層，使得該半導體層與該半導體基板之間為該絕緣物所隔離；形成一阻劑層於該半導體基板上，其中該阻劑層具有露出該半導體層一部之一開口；以及穿過該開口施行一第二佈植製程於該半導體層之該露出部上，以於該半導體層內形成具有一第二導電類型之一區域。

依據又一實施例，本發明提供了一種半導體裝置之製造方法，包括：形成一絕緣物於一半導體基板上；沉積一半導體層於該絕緣物與該半導體基板上；施行一第一佈植製程 於該半導體層上，以給予該半導體層一第一導電類型；圖案化該半導體層，使得該半導體層與該半導體基板之間為該絕緣物所隔離並具有一延伸部直接接觸該半導體基板；形成一阻劑層於該半導體基板上，其中該阻劑層具有露出該半導體層之該延伸部之一部以及該半導體基板之一部的一開口；以及穿過該開口施行一第二佈植製程於該半導體層之該露出部上，以形成具有一第二導電類型之一區於該半導體層內，其中該第二導電類型之該區係為該半導體層所部分覆蓋。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

100‧‧‧半導體裝置

102‧‧‧半導體基板

104‧‧‧絕緣物

106‧‧‧半導體層

106a‧‧‧半導體層

106a₁‧‧‧第一區

106a₂‧‧‧第二區

106b‧‧‧半導體層

107‧‧‧P-N接面

108‧‧‧第一佈植製程

110‧‧‧阻劑層

112‧‧‧開口

114‧‧‧第二佈植製程

116‧‧‧層間介電層

118‧‧‧第一金屬化接觸物

120‧‧‧第二金屬化接觸物

202₂‧‧‧第二區

207‧‧‧P-N接面

210‧‧‧阻劑層

212‧‧‧開口

214‧‧‧第二佈植製程

220‧‧‧第二金屬化接觸物

304‧‧‧隔離結構

306a‧‧‧半導體層

306a₁‧‧‧第一區

306a₂‧‧‧第二區

307‧‧‧P-N接面

W₁‧‧‧第一寬度

W₂‧‧‧第二寬度

W₃‧‧‧第三寬度

第1A-1G圖顯示了依據本發明之部分實施例之一種含有齊納二極體之半導體裝置於其製程中之數個階段之剖面圖；第2A-2D圖顯示了依據本發明之部分實施例之一種含有齊納二極體之半導體裝置於其製程中之數個階段之剖面圖；以及第3圖顯示了依據本發明之部分實施例之一種含有齊納二極體之半導體裝置之剖面圖。

以下將詳述本發明實施例之製造與使用。應了解的是，該些實施例提供許多可用之發明慨念可廣泛地應用在各種特定範疇。該特定的實施例僅是用來範例性的說明特定實施例之製造與使用，並非用以限定本發明。

可以理解的是，於下文中提供了用於施行多個實施例之不同構件之多個實施例與範例。為了簡化本發明，於下文中描述了構件與設置情形之特定範例。其僅為範例之用而非用於限定本發明。再者，於早於一第二製程施行一第一製程之描述中可包括了第二製程係於第一製程之後立即實施之實施情形，且亦包括了可於第一製程與第二製程之間施行有額外之其他製程之實施情形。基於簡化與清楚之目的，多個元件可任意地繪示為不同之尺寸。再者，於描述中關於於一第二元件之上或上之第一元件的形成可包括了第一元件與第二元件係為直接接觸或間接接觸之實施情形。

於下文中揭示了實施例之多個變化情形。於此些實施例與相關圖式情形中，相同標號係代表相同元件。可以理解的是，於本發明之方法之前、之後或於其操作時可提供額外步驟，且在此描述之部分步驟可於方法之其他實施例中被替代或取消。

第1A-1G圖顯示了依據本發明之部分實施例之一種含有齊納二極體之半導體裝置於其製程中之數個階段之剖面圖。請參照第1圖，半導體裝置100包括一半導體基板102。此半導體基板102可為摻雜有如硼之P型摻質之一矽基板，在此情形下基板102係為一P型基板。或者，半導體基板102可為另一適合之半導體材料。舉例來說，半導體基板102可為摻雜有如磷或砷之N型摻質之一矽基板，在此情形下基板102為一N型基板。半導體基板102可包括其他之元素態半導體材料，例如為鍺或鑽石。半導體基板102可選擇性地包括有一化 合物基板及/或一合金半導體。再者，半導體基板102可包括經過應變用於改善表現之一磊晶層(磊晶層)，且可包括一絕緣層上覆矽(silicon-on-insulator，SOI)結構。

請參照第1B圖，形成一絕緣物(insulator)104於半導體基板102之一頂面上。此絕緣物104可具有介於約1-20微米之一第一寬度W₁。於部分實施例中，此絕緣物104包括矽之局部氧化結構(local oxidation of silicon structure，LOCOS)、其他適當隔離結構或其組合。此絕緣物104可具有高於半導體基板102之頂面之一頂面。於部分實施例中，此絕緣物104包括了氧化矽、氮化矽、氮氧化矽、氟摻雜之矽玻璃(fluoride-doped silicate glass)、低介電常數(low-K)介電材料、其他適當材料或其組合。於部分實施例中，此絕緣物104係藉由於半導體基板102上熱成長(thermal-growing)氧化物材料(oxide material)而形成。

請參照第1C圖，沉積一半導體層106於絕緣物104之上。於部分實施例中，半導體層106包括多晶態或非晶態之矽。於其他實施例中，半導體層106包括了氮化鎵、砷化鎵、或其他適當之III-V族半導體材料(即包括一或多個III族元素與一或多個V族元素之組合)。由於其較矽可表現出較佳熱導率且可忍受較高溫度，故此III-V族半導體材料係特別適用於高功率元件(high-power devices)的應用。於部分實施例中，半導體層106具有約2000-15000埃之一厚度。

請參照第1D圖，於半導體層106上施行一第一佈植製程108，以使得半導體層106具有如N型或P型之一第一 導電類型。於施行第一佈植製程108之後，半導體層106可具有一重度摻雜濃度，例如為介於約5e13原子/平方公分(atoms/cm²)至5e15原子/平方公分(atoms/cm²)。於部分實施例中，於第一離子佈植製程108中，半導體層106係整個經過佈植而沒有使用罩幕(mask，例如阻劑)。於部分實施例中，第一佈植製程108採用介於約5KeV至約250KeV之一離子能量(ion energy)。基於繪示目的，於第1D圖內顯示了一N+型半導體層106，雖然其亦可能為一P+型半導體層。

接著，請參照第1E圖，圖案化此半導體層106成為一半導體層106a，其具有少於絕緣層104之寬度W₁之一第二寬度W₂。此第二寬度W₂可介於約1微米至18微米。於部分實施例中，半導體層106a係設置於絕緣物104上且藉由絕緣物104而與半導體基板102實體地與電性地隔離。

接著，請參照第1F圖，形成一圖案化阻劑層110於半導體基板102上。此圖案化阻劑層110具有露出了半導體層106a之一部之一開口112。半導體層106a之露出部係鄰近於半導體層106a之一側壁。穿透開口112施行一第二離子佈植製程114於半導體層106之露出部上。此第二佈植製程114佈植了第二導電類型之摻質進入半導體層106a之露出部內。第二導電類型係相反於第一導電類型。舉例來說，當第一導電類型為N型時，第二導電類型為P型，或反之亦然。於第二佈植製程114完成後，移除圖案化之阻劑層110。

於施行第二佈植製程114之後，半導體層106a包括了具有第一導電類型之一第一區106a₁及第二導電類型之一 第二區106a₂。於部分實施例中，第二區106a₂具有淡於第一區106a₁之摻雜濃度之一摻雜濃度。舉例來說，第二區106a₂可具有介於約1e13原子/平方公分至約1e15原子/平方公分之一摻雜濃度。於部分實施例中，第一摻雜類型之第一區106a₁具有佔半導體層106a體積約50-80%之一體積，而第二區106a₂則佔有半導體層106a之剩餘體積。第二區106a₂係部分地或全部地為第一區106a₁所環繞。半導體層106a之第一區106a₁與第二區106a₂係彼此相接觸並形成了一P-N接面(P-N junction)107。半導體層106a之第一區106a₁與第二區106a₂可作為一齊納二極體(zener diode)。此類型之元件係用於一修整電路(trimming circuits)中，且特別是用於一類齊納之修整元件(zener-like trimming device)中。於部分實施例中，半導體層106a之第二區106a₂之深度可大體相同於或少於半導體層106a之深度。基於繪示目的，第1F圖內顯示了一P區106a₂，雖然其亦可形成為一N區。

接著，請參照第1G圖，形成一層間介電層116於半導體基板102上。形成穿透層間介電層116之一第一金屬化接觸物118與一第二金屬化接觸物120，以分別電性連結於半導體層106a之第一區106a₁與第二區106a₂。於部分實施例中，層間介電層116包括一低介電常數材料，氧化矽層或其組合。低介電常數介電材料具有一介電常數少於約3.0。可採用各種之低介電常數介電材料以形成此低介電常數層，氟化玻璃(FSG)、碳摻雜氧化物、黑鑽石(Black Diamond^®，應用材料產製)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳、聚對 二甲苯(parylene)、BCB(bis-benzocyclobutenes)、SiLK(Dow chemical產製)、聚亞醯胺、及/或其他未來發展之低介電常數介電材料。於部分實施例中，此層間介電層116係藉由化學氣相沉積、旋轉塗佈或其他適當技術所形成。於部分實施例中，第一金屬化接觸物118與第二金屬化接觸物120可由金屬所形成，其可包括鈦、氮化鈦、鎢、鋁、鉭、氮化鉭、或其組合。

包括一齊納二極體之此半導體裝置100可簡單地製作形成。舉例來說，半導體層106a僅包括兩區域106a₁與106a₂(例如第1G圖內所示之P區與N+區)。半導體層106a並未包括除了第一區106a₁與第二區106a₂以外之一第三區。如此，於齊納二極體之製程中，僅需要針對半導體層106施行兩道佈植製程108與114，且於此兩道佈植製程108與114中僅需要一道罩幕(例如阻劑層110)的使用。

第2A-2D圖顯示了依據本發明之部分實施例之一種含有齊納二極體之半導體裝置於其製程中之數個階段之剖面圖。請參照第2A圖，提供相似於第1D圖所示之半導體裝置100之一半導體裝置200，其包括半導體基板102、絕緣物104與第一導電類型之半導體層106。於部分實施例中，絕緣物104具有第一寬度W₁。

接著，請參照第2B圖，圖案化此半導體層106成為一半導體層106b，半導體層106b具有大於絕緣物104之第一寬度W₁之第三寬度W₃。半導體層106b之第三寬度W₃可介於約2微米至約25微米。如此，半導體層106b具有沿伸至絕緣物104之一側壁上且直接接觸半導體基板102之一沿伸部 (extension portion)。

接著，請參照第2C圖，形成一圖案化之阻劑層210於半導體基板102上，其具有露出了至少半導體層106b之沿伸部之一部以及鄰近於半導體層106b之半導體基板102之一部之一開口212。於部分實施例中，此開口212亦露出了半導體層106b之一側壁。

接著穿過開口212施行一第二佈植製程214於半導體基板102上。第二佈植製程214佈植了第二導電類型之摻質進入了半導體基板102之內，以於半導體基板102內接近半導體基板102之頂面處形成了第二導電類型之一第二區202₂。第二區202₂係為半導體層106b所部分覆蓋(即位於其下方)。於部分實施例中，第二區202₂具有高於半導體層106b之摻雜濃度之一摻雜濃度。舉例來說，第二區202₂可具有介於約5e13原子/平方公分至約8e15原子/平方公分之一摻雜濃度。於部分實施例中，第二佈植製程214使用介於約5KeV至約200KeV之一離子能量(ion energy)，如此摻質可穿透半導體層106b而抵達半導體基底102內並形成半導體基板102之頂面之第二區202₂。於第二佈植製程之後可施行一回火製程。於第二佈植製程214完成後可移除圖案化之阻劑層210。半導體層106b與第二區202₂可形成一P-N接面207並作為一齊納二極體之用。基於繪示目的，第2圖中顯示了一P++區202₂，雖然其亦可形成為一N++區。

接著，請參照第2D圖，形成一層間介電層116於半導體基板102與圖案化之半導體層106b上。接著，形成穿 透層間介電層116之一第一金屬化接觸物118，以電性連結於半導體層106b，以及形成穿透層間介電層116之一第二金屬化接觸物220，以電性連結於未為半導體層106b所覆蓋之第二區202₂。第二金屬化接觸物220並未穿透圖案化之半導體層106b，且其與半導體層106b之間具有一水平間隙G。此水平間隙G可介於約0.5微米至約7微米之一範圍。

包括一齊納二極體之此半導體裝置200可簡單地製作形成。舉例來說，於齊納二極體之製程中，僅需要兩個佈植製程108與214以施行於半導體層106上，且於此兩道佈植製程108與214中僅需要一道罩幕(mask，例如阻劑層210)。

第3圖顯示了依據本發明之部分實施例之一種含有齊納二極體之半導體裝置之剖面圖。半導體裝置300係相似於半導體裝置100，除了所提供之絕緣物304為一淺溝槽隔離結構(STI structure)。隔離結構304的形成包括了藉由一微影製程以圖案化半導體基板100、於半導體基板100內蝕刻(舉例來說，藉由乾蝕刻、濕蝕刻、其他適當蝕刻製程或其組合)出如溝槽之一凹口，以及填滿(舉例來說，藉由使用化學氣相沉積)此凹口。

絕緣物304可具有第一寬度W₁。絕緣物304可具有水平於半導體基板102之頂面之一頂面。半導體基板102可提供用於形成一半導體層306a於其上之一平坦表面。半導體層306a可由前述之半導體層106a之相同材料與相同形成方法所形成。當第二區306a₂係位於半導體層內時，半導體層306a可具有一第二寬度W₂，不過當第二區可如第2D圖所示之第二 區202₂而設置(於半導體基板內)時，半導體層306a可具有第三寬度W₃。第一區306a₁與第二區306a₂形成了位於其間之一P-N接面307，且可作為一齊納二極體之用。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧半導體基板

104‧‧‧絕緣物

106a‧‧‧半導體層

106a₁‧‧‧第一區

106a₂‧‧‧第二區

107‧‧‧P-N接面

116‧‧‧層間介電層

118‧‧‧第一金屬化接觸物

120‧‧‧第二金屬化接觸物

Claims (20)

1. 一種半導體裝置，包括：一絕緣物，形成於一半導體基板之一頂面上；一半導體層，形成於該絕緣物上，該半導體層包括一第一導電類型之一第一區，其中該第一區為一P+區或一N+區且具有佔該半導體層體積之50%-80%的一體積；一第二導電類型之一第二區，直接接觸該第一區並與該第一區形成一P-N接面；一第一金屬化接觸物，電性接觸於該第一區；以及一第二金屬化接觸物，電性接觸於該第二區，其中該P-N接面包括平行於該半導體基板之該頂面之一部。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第二區係形成於該半導體層內且大體為該第一區所環繞。
3. 如申請專利範圍第2項所述之半導體裝置，其中該半導體層並不包括該第一區與該第二區以外之一第三區。
4. 如申請專利範圍第1項所述之半導體裝置，其中該半導體層係藉由該絕緣物而與該半導體基板電性地與實體地相隔離。
5. 如申請專利範圍第1項所述之半導體裝置，其中該第二區係為該半導體基板，且為該半導體層所部分地覆蓋。
6. 如申請專利範圍第5項所述之半導體裝置，其中該半導體層具有一延伸部，延伸於該絕緣物之一側壁之上且直接接觸該半導體基板。
7. 如申請專利範圍第5項所述之半導體裝置，其中該第二金屬 化接觸物係實體接觸於未為該半導體層所覆蓋之該第二區之一部。
8. 如申請專利範圍第7項所述之半導體裝置，其中該第二金屬化接觸物與該半導體層具有一水平間隙。
9. 如申請專利範圍第1項所述之半導體裝置，其中該半導體層包括矽。
10. 如申請專利範圍第1項所述之半導體裝置，其中該半導體層包括氮化鎵、砷化鎵或其他III-V族半導體材料。
11. 如申請專利範圍第1項所述之半導體裝置，其中該絕緣物包括一矽之局部氧化物結構。
12. 如申請專利範圍第1項所述之半導體裝置，其中該絕緣物包括一淺溝槽隔離結構。
13. 一種半導體裝置之製造方法，包括：形成一絕緣物於一半導體基板上；沉積一半導體層於該絕緣物與該半導體基板上；施行一第一佈植製程於該半導體層上，以給予該半導體層一第一導電類型；圖案化該半導體層，使得該半導體層與該半導體基板之間為該絕緣物所隔離；形成一阻劑層於該半導體基板上，其中該阻劑層具有露出該半導體層一部之一開口；以及穿過該開口施行一第二佈植製程於該半導體層之該露出部上，以於該半導體層內形成具有一第二導電類型之一區域。
14. 如申請專利範圍第13項所述之半導體裝置之製造方法，更 包括：於施行該第二佈植製程後，移除該阻劑層；形成一層間介電層於該半導體基板上；以及形成一第一金屬化接觸物與一第二金屬化接觸物，以分別電性連結於具有該第一導電類型之該半導體層之該剩餘區以及具有該第二導電類型之該區。
15. 如申請專利範圍第13項所述之半導體裝置之製造方法，其中該半導體層係於該第一佈植製程中全部經過佈值而無使用罩幕。
16. 一種半導體裝置之製造方法，包括：形成一絕緣物於一半導體基板上；沉積一半導體層於該絕緣物與該半導體基板上；施行一第一佈植製程於該半導體層上，以給予該半導體層一第一導電類型；圖案化該半導體層，使得該半導體層與該半導體基板之間為該絕緣物所隔離並具有一延伸部直接接觸該半導體基板；形成一阻劑層於該半導體基板上，其中該阻劑層具有露出該半導體層之該延伸部之一部以及該半導體基板之一部的一開口；以及穿過該開口施行一第二佈植製程於該半導體層之該露出部上，以形成具有一第二導電類型之一區於該半導體層內，其中該第二導電類型之該區係為該半導體層所部分覆蓋。
17. 如申請專利範圍第16項所述之半導體裝置之製造方法，更 包括：於施行該第二佈植製程後，移除該阻劑層；形成一層間介電層於該半導體基板與該半導體層上；以及形成一第一金屬化接觸物與一第二金屬化接觸物，以分別電性連結於具有該第一導電類型之該半導體層與具有該第二導電類型之該區。
18. 如申請專利範圍第16項所述之半導體裝置之製造方法，其中該第二佈植製程係採用介於約5KeV至約250KeV之一離子能量範圍。
19. 如申請專利範圍第16項所述之半導體裝置之製造方法，其中該半導體層係於該第一佈植製程中全部經過佈值而無使用罩幕。
20. 如申請專利範圍第16項所述之半導體裝置之製造方法，其中該阻劑層之該開口露出了該半導體層之一側壁。