CN1169227C - 可调节击穿电压而不增加寄生电容的二极管及其制造方法 - Google Patents
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Abstract
一轻掺杂n型半导体层(12)被外延生长在一重掺杂n型半导体衬底(11)上。在n型半导体层(12)中，使二极管(20)在重掺杂n型杂质区(13)与重掺杂p型浅杂质区(14)之间形成主p-n结(a)，在轻掺杂n型半导体层(12)与轻掺杂p型深保护环(15)之间形成另一个p-n结(b)，其中，另一个p-n结(b)的面积大于主p-n结(a)的面积，这样就可在不增加由另一个p-n结(b)所决定的寄生电容的情况下对击穿电压进行调节。
Description
技术领域
本发明涉及一种半导体器件，更具体地说，它涉及一种包含在半导体器件之中的二极管以及一种用于制造保护二极管的工艺。
背景技术
二极管在电子电路中具有十分广泛的应用。它只允许电流从其中单方向流过。当主要利用二极管的“使正向电流通过”的特性时，它被用作整流器的基本部分。另一方面，当主要利用二极管的“阻碍反向电流”的特性时，它可被用作保护性元件，以防止异常电压施加到电路元件上。
以下将对二极管的后一种应用进行说明。一种半导体器件在一内部集成电路与一外部电子电路之间具有多个导电端子，并且电子信号通过这些导电端子在外部电路与内部集成电路之间传递。因此，导电端子是一个半导体器件必不可少的单元。但是，由于这些导电端子被暴露在环境之中，所以极高的浪涌电压就易于加载到这些导电端子上。如果这个极高的浪涌电压被直接加载到内部集成电路的电路元件上，则该电路元件将受到严重的损坏，这样就需更换一个新的半导体器件。
为了保护内部集成电路中的电路元件免受极高的浪涌电压，则需在半导体器件中形成一些保护二极管，将它们连接在导电端子与内部集成电路的电路元件之间的导电路径上。
图1显示出了保护二极管的一个典型例子。这种现有技术的保护二极管1通常被连接在导电端子与集成电路的一个输入晶体管之间的信号路径上。保护二极管1包括一重掺杂n型阱2、一p型杂质区3以及一p型保护环4。重掺杂n型阱2被形成于一n型半导体衬底中，而且p型杂质区3和重掺杂n型阱2形成了一个p-n结，作为一个齐纳二极管使用。p型杂质区3被p型保护环4包围，后者的深度深于前者。这样，p型杂质区3和p型保护环4就组合形成了一个接合基区结构。
p型保护环扩展了p-n结，而宽p-n结可允许这种现有技术的保护二极管1流过因极高的浪涌电压或静电放电被加载到n型半导体衬底上而产生的大量电流。换句话说，从保护二极管的抗静电放电特性的角度来看，需要有宽的p-n结。但是，宽的p-n结具有大量的寄生电容。当集成电路工作时，输入信号被从相关的导电端子提供给输入晶体管。大量的寄生电容会造成输入信号波形的失真，因而从信号传输特性来看，宽的p-n结是不可取的。这样，抗静电放电特性与信号传播特性之间就存在一个权衡的问题。
p型杂质区3与重掺杂n型阱2之间的p-n结对寄生电容和击穿电压都具有很强的影响，因而设计者对现有技术二极管中寄生电容与击穿电压之间极大的相互制约感到头疼。具体地说，设计者期望现有技术二极管在输入晶体管被损坏之前就在确定电压下被击穿。但是，当电子信号在导电端子与输入晶体管之间传播时，现有技术保护二极管应保持截止状态。击穿现象发生在跨在从p型杂质区3与重掺杂n型阱2之间的p-n结扩展的耗尽层两侧的临界的强电场处。掺杂浓度越高，耗尽层就越薄。电场易于在薄的耗尽层中超过临界值。因此，击穿电压主要依赖于重掺杂n型阱2的杂质浓度。寄生电容依赖于耗尽层的厚度和p-n结的面积。薄的耗尽层会不良地增加寄生电容。当设计者使现有技术二极管具备一个高的击穿电压时，寄生电容将不可避免地增加，并且电子信号也因大量的寄生电容而易发生失真。因此，击穿电压与到寄生电容之间极大地相互制约，并且设计者感到很难设计出一种最佳的二极管。设计者所受到的阻碍就是受击穿电压极大制约的寄生电容。
尽管在日本待审专利申请公开No.8-153887中揭示出了另一种现有技术二极管，但该现有技术二极管是一个光二极管。现有技术这种光二极管，其技术目标是为了提高信噪比以及加宽动态范围，它利用离子注入或热扩散技术而在重掺杂n型阱中形成了一个重掺杂p型杂质区。
发明内容
因此，本发明的一个目的是提供一种二极管，它可在不增加寄生电容的情况下被调节至适当的击穿电压。
本发明还有一个目的是提供一种用于制造保护二极管的工艺。
为了实现上述目的，本发明提出了这样一种结构，即，形成多个结，其中的一个结用于影响二极管击穿电压，其余的则用于控制寄生电容。
根据本发明的一个方面，提供了一种二极管，该二极管包括具有第一导电类型的第一半导体层和具有与上述与第一导电类型相反的第二导电类型的第二半导体层，其特征在于：上述第二半导体层包括一个轻掺杂杂质区和一个重掺杂杂质区，从而形成了多个导电特性相互不同的结，所述重掺杂杂质区延伸进入具有第二导电类型的重掺杂半导体衬底。
根据本发明的另一个方面，提供了一种用于制造二极管的工艺，该工艺包括以下步骤：a)制备具有一种导电类型的重掺杂半导体衬底，b)在重掺杂半导体衬底上生长出具有上述一种导电类型的轻掺杂的半导体层，c)在上述轻掺杂半导体层中形成其导电类型与上述的一种导电类型相反的另一种导电类型的保护环，从而与轻掺杂半导体层一起形成第一结，d)在保护环内部的轻掺杂半导体层的一表面部分上形成具有上述一种导电类型的杂质区，以及e)在杂质区的表面部分及保护环的表面部分上形成另一个具有另一种导电类型的第一半导体层，从而与前一杂质区一起形成电子特性不同于第一结的第二结。
根据本发明的第三个方面，提供了一种用于制造二极管的工艺，该工艺包括以下步骤：a)制备具有一种导电类型的重掺杂半导体衬底，b)在重掺杂半导体衬底上生长出具有上述一种导电类型的轻掺杂半导体层，c)在轻掺杂半导体层中形成具有上述一种导电类型的杂质区，以及d)在杂质区的表面部分以及轻掺杂半导体层的表面区域中形成具有与上述第一导电类型相反的另一种导电类型的第一半导体层，从而与轻掺杂半导体层一起形成第一结，以及与杂质区一起形成电子特性不同于第一结的第二结。
附图说明
通过以下的文字说明并参考附图，根据本发明所述的保护二极管的特征和优点和目的将变得更加易于理解，在附图中：
图1是显示了现有技术保护二极管的结构的截面图；
图2是显示了根据本发明的保护二极管的结构的截面图；
图3A至3J是显示了根据本发明的用于制造保护二极管的工艺的截面图；
图4是显示了根据本发明的另一种二极管的结构的截面图；
图3A至3J是显示了用于制造二极管的工艺的截面图；
图6是显示了根据本发明的第三种二极管的结构的截面图；
具体实施方式
第一实施例
参考附图2，保护二极管10与构成一内部电路的一部分的一输入场效应晶体管T1一起被集成在一个重掺杂n型半导体衬底11上。管脚P1与输入场效应晶体管T1的栅极相连，保护二极管10与管脚P1和输入场效应晶体管T1的栅极之间的信号路径相连。重掺杂n型半导体衬底11被掺杂为1×1018cm-3或更大，其电阻率等于或小于20/1000Ω·cm。
保护二极管10包括一个轻掺杂n型半导体层12、一重掺杂n型杂质区13、一重掺杂p型杂质区14以及一p型保护环15。轻掺杂n型半导体层12被外延生长在重掺杂n型半导体衬底11上，并且重掺杂n型杂质区13被形成于轻掺杂n型半导体层12的一表面部分中。重掺杂p型杂质区14与重掺杂n型杂质区13部分重叠，并且浅于重掺杂n型杂质区13。因此，重掺杂p型杂质区14和重掺杂n型杂质区13就形成了一个主p-n结a。p型保护环15形成在重掺杂p型杂质区14和重掺杂n型杂质区13的周围。p型保护环15深于重掺杂n型杂质区13，从而使主p-n结a被设置在p型保护环15的内部。p型保护环15伸入轻掺杂n型半导体层12，并且在与轻掺杂n型半导体层12的边界上形成了一个p-n结b。p-n结b远远宽于主p-n结a。轻掺杂n型半导体层12的掺杂浓度可以比重掺杂n型阱2的浓度小一个数量级。
齐纳击穿电压取决于主p-n结a。另一个p-n结b并不会对齐纳击穿电压产生任何影响。另一方面，寄生电容受到另一个p-n结b的控制。主p-n结a对寄生电容的影响是有限的，这将在后面得到说明。p-n结a的特性主要取决于重掺杂n型杂质区13的掺杂浓度，另一方面，另一p-n结b的特性则主要由轻掺杂n型半导体层12的掺杂浓度以及p型保护环15的掺杂浓度的控制。这样，击穿电压就不再被寄生电容所制约。在这种情况下，即使击穿电压被调节至最佳值，与保护二极管10相耦合的寄生电容仍然会保持为很小。实际上，与保护二极管10相耦合的寄生电容小于现有技术保护二极管1中的寄生电容，这是因为p型保护环15与轻掺杂n型半导体层12一起形成了p-n结b。
接下来将对如何设计这种保护二极管进行说明。希望将二极管10用于保护输入场效应晶体管T1免受极高浪涌电压或静电放电。在半导体器件进行工作期间的全部时间内，一个确定的电压被加载给二极管10。因此，保护二极管10被设计成具有一个可以不在表面却在内部直接影响击穿电压的p-n结。这就意味着保护二极管10具有接合基区结构。
本发明的发明人研究了同主p-n结a相耦合的寄生电容与在保护环边界上同p-n结b相耦合的寄生电容之间的比例。本发明的发明人还对多个具有接合基区结构的二极管进行了分析，并且总结出：大部分与各个二极管相耦合的寄生电容是由于保护环边界上的p-n结而产生的。
如前面所述的那样，寄生电容同时受到从p-n结上扩展开来的耗尽层的面积和厚度的控制。面积的缩小是有限度的。因此，应通过增加耗尽层的厚度来实现寄生电容的减少。这就意味着应该改变掺杂浓度。但是，主p-n结a被设计成需要实现目标击穿电压，因此，掺杂浓度又不能被改变。所以，利用这种在保护环的边界上设计p-n结以允许耗尽层被尽可能地扩展开来的方式，对于防止寄生电容是有效的。
期望保护环15能够为浪涌电流提供宽的电流路径。在这种情况下，就很难减小p型保护环15的掺杂浓度。p型保护环15与n型半导体层一起形成了p-n结。对n型半导体层没有任何严格的限制。因此，可以在体现本发明思想的保护二极管10中采用轻掺杂n型半导体层12。
本发明的发明人研究了可有效防止寄生电容的轻掺杂n型半导体层12的掺杂浓度。对轻掺杂n型半导体层12的分析是在假设厚度等于或大于1微米的基础上利用了单步(one-step)结近似完成的。本发明的发明人总结出：只有在电阻率等于或大于0.1Ω·cm的条件下寄生电容才可被减小。例如，当轻掺杂n型半导体层12被设计成8微米至12微米厚，且电阻率为45Ω·cm至55Ω·cm时，寄生电容被减少到原来的百分之一或更少。
齐纳击穿电压的设计如下。齐纳击穿电压的设计目标为6伏。硼按照要求被扩散入一电阻率为10/1000Ω·cm的n型区域。此n型区域被覆盖以一个硼源，并且在1100摄氏度的条件下进行60分钟的硼热扩散。N型掺杂物质完成了重掺杂，并且其掺杂浓度的目标是在2.5微米的深度上为1×1019cm-3。为了将击穿电压调节至目标值，硼的杂质分布将被平整至3微米深。此平坦的杂质分布是通过延长热处理以驱使硼进入其中而被完成的。在这种情况下，热处理要持续大约3.5小时。
本发明的发明人对按照上述方法所设计出来的样品的二极管特性进行了研究。被耦合到现有技术二极管上的寄生电容的大小为26pF至37pF。而另一方面，耦合到根据本发明所述的二极管上的寄生电容则仅有5pF。该二极管能够承受10千伏的静电放电，它的齐纳击穿电压为6.1伏。
接下来，将参考图3A至3J对一种用于制造根据本发明所述的二极管的工艺进行说明。齐纳击穿电压的目标为6伏。该工艺从制备出一重掺杂n型半导体衬底11开始。此重掺杂n型半导体衬底11由硅形成。
在重掺杂n型半导体衬底11上外延生长800纳米的硅，形成了轻掺杂n型半导体层12。此轻掺杂n型半导体层12在约1000摄氏度下经180分钟的热氧化，从而在轻掺杂n型半导体层12的表面部分上生长出了约800纳米厚的氧化硅层16，如图3A所示。
光刻胶溶液被旋涂在氧化硅层16上，经烘烷，形成光刻胶层。将一个p型保护环15的构图图像从一光掩模(未示出)转移过来，并且在光刻胶层上形成了一个潜像。该潜像经显影，形成一个光刻胶掩模(未示出)。这样，光刻胶掩模就利用光刻技术而被设置在氧化硅层16上。
利用此光刻胶掩模，氧化硅层16的一部分被蚀刻掉，从而露出轻掺杂n型半导体层12的上表面，如图3B所示。光刻胶掩模被剥离。暴露的表面被覆盖以一个含有硼的扩散源(未示出)，并且硼在1100摄氏度的条件下从扩散源热扩散到轻掺杂n型半导体层12中，时间为60分钟。然后，硼又在1000摄氏度的条件下被驱入轻掺杂n型半导体层12，时间为30分钟。
p型保护环15被形成在轻掺杂n型半导体层12中，并且轻掺杂n型半导体层12的暴露表面被热氧化。结果，扩散窗口就被氧化硅封闭起来，如图3C所示。
接下来，利用光刻技术在氧化硅层16上形成另一个光刻胶掩模(未示出)，并且氧化硅层16被部分蚀刻掉以形成用于离子注入的窗口。磷被离子注入到轻掺杂n型半导体层12内，其剂量为7.0×1015cm-2。在轻掺杂n型半导体层12内形成离子注入磷层17，如图3E所示。离子注入完成之后，磷又在1100摄氏度的条件下被驱入轻掺杂n型半导体层12，时间为180分钟。磷形成了重掺杂n型杂质区13，并且用于离子注入的窗口被封闭，如图3F所示。
利用光刻技术在氧化硅层16上还形成另一个光刻胶掩模(未示出)，并且氧化硅层16被部分蚀刻掉以形成用于热扩散的窗口，如图3G所示。重掺杂n型杂质区13以及p型保护环15的一部分被暴露在该窗口下。光刻胶掩模被剥离掉。暴露的表面被覆盖以含有硼的扩散源(未示出)，并且硼在1100摄氏度的条件下热扩散60分钟。然后，硼又在1000摄氏度的条件下被驱入30分钟。硼形成了重掺杂p型杂质区14，并且窗口被再次封闭，如图3H所示。
利用光刻平板印刷技术在氧化硅层16上还形成另一个光刻胶掩模(未示出)。利用此光刻胶掩模，氧化硅层16被部分蚀刻掉，形成一个接触孔。光刻胶掩模被剥离掉。重掺杂p型杂质区14和p型保护环15的一部分被暴露在此接触孔下，如图3I所示。
铝被蒸发到上述结构上，并形成了铝层。利用光刻平板印刷技术在此铝层之上形成一个光刻胶掩模(未示出)，并且铝层被构图成为电极18。最终，另一个金或银制电极19被形成在重掺杂n型半导体层11的反面上，如图3J所示。这样，如图2所示的保护二极管10就被形成在重掺杂n型半导体衬底11之上。
从上述说明中可以看出，根据本发明所述的保护二极管具有一个主p-n结a以及另一个p-n结b。它的齐纳击穿电压由主p-n结a控制，而大部分寄生电容都被耦合到另一个p-n结b上。这两个p-n结a和b被独立设计出来，从而使保护二极管10可在不产生大量寄生电容的情况下被调节至目标击穿电压。
第二实施例
参考图4，另一种体现本发明思想的二极管20被形成在一个重掺杂n型半导体衬底11上。该二极管20包括一轻掺杂n型半导体层12、一重掺杂n型杂质区13以及一重掺杂p型杂质区14。轻掺杂n型半导体层12被外延生长在重掺杂n型半导体衬底11上，其掺杂浓度约为1×1014cm-3。重掺杂n型杂质区13较深，从而使得重掺杂n型杂质区13伸入到重掺杂n型半导体衬底11。这种特征是必需的，因为肯定减小了在重掺杂n型杂质区13与重掺杂n型半导体衬底11之间流动的电流所受到的阻抗。重掺杂n型杂质区13是利用离子注入技术而形成的，其掺杂浓度约为1×1019cm-3。重掺杂p型杂质区14浅于重掺杂n型杂质区13，但却宽于重掺杂n型杂质区13。因此，重掺杂p型杂质区14和重掺杂n型杂质区13一起构成了一个主p-n结a，而重掺杂p型杂质区14和轻掺杂n型半导体层12则一起构成了另一个p-n结c。这样，除p型保护环15以外，二极管20与保护二极管10相类似。
齐纳击穿电压由主p-n结a控制，并且p-n结a被设计成具有6伏的齐纳击穿电压。另一个p-n结c能够承受静电放电的高电压。其所承受的电压应高于齐纳击穿电压，即，高于6伏。承受电压可被做成约为10伏的量级。这样，轻掺杂n型半导体层12与重掺杂p型杂质区14的组合就可起到轻掺杂n型半导体层12与p型保护环15的组合的作用。在轻掺杂n型半导体层12的电阻率为50Ω·cm的情况下，承受电压大于等于300伏。
p-n结c在面积上大于主p-n结a，这样就能够减少耦合到二极管20上的寄生电容。轻掺杂n型半导体层12可将耦合到p-n结上的寄生电容减少到小于等于1pF。而耦合到现有技术二极管上的寄生电容则约为30pF。这样，寄生电容就得到了急剧的减少。
轻掺杂n型半导体层12的掺杂浓度由齐纳击穿电压来决定，并且不受寄生电容制约。这样，设计者就可在不增加寄生电容的情况下来设计击穿电压。
图5A至5I显示出了一用于制造二极管20的工艺。该工艺从预备一个硅重掺杂n型半导体衬底11开始。在重掺杂n型半导体衬底11上外延生长800纳米的硅，并且形成了轻掺杂n型半导体层12。轻掺杂n型半导体层12的一个表面部分在1000摄氏度下经180分钟的热氧化，然后，轻掺杂n型半导体层12被覆盖以一厚度约为800纳米的氧化硅层16，如图5A所示。
接下来，利用光刻技术在氧化硅层16上形成一光刻胶掩模(未示出)，并且氧化硅层16被部分蚀刻，形成用于离子注入的窗口，如图5B所示。
磷通过上述窗口被离子注入到轻掺杂n型半导体层12内，其剂量为7.0×1015cm-2。这样，磷层17就被引入到轻掺杂n型半导体层12中，如图5C所示。
通过在1100摄氏度的热处理，磷17被驱入轻掺杂n型半导体层12内，时间为180分钟。当热处理完成后，在轻掺杂n型半导体层12中就形成了重掺杂n型杂质区13，而且窗口也被热处理中生长出来的氧化硅所封闭，如图5D所示。
另一个光刻胶掩模(未示出)被构图在氧化硅层16上，并且氧化硅层16被部分蚀刻掉，形成另一个窗口，如图5E所示。
将一个含有硼的扩散源(未示出)涂布扩散在暴露的区域上，并且使硼在约1100摄氏度的温度下经60分钟的热扩散，如图5F所示。含有硼的扩散源被移走，然后，硼又在1000摄氏度的条件下被驱入轻掺杂n型半导体层12，时间为30分钟。当硼受到驱入时，磷也在扩散。磷到达重掺杂n型半导体衬底11，并且重掺杂n型杂质区13延续到重掺杂n型半导体衬底11，如图5G所示。在热处理期间，窗口也被封闭。
还有一个光刻胶掩模(未示出)利用光刻技术被构图形成在氧化硅层16上。氧化硅层16被部分蚀刻掉，以使重掺杂p型杂质区14被暴露在形成于氧化硅层16中的窗口下，如图5H所示。
接下来，将铝蒸发到上述结构上，从而形成了一个铝层。还利用另一个光刻胶掩模(图中未示出)利用光刻技术构图而形成在此铝层之上，利用此光刻胶掩模，铝层被部分蚀刻掉以在氧化硅层16上形成电极18。
最终，金或银制电极19被蒸发到重掺杂n型半导体层11的反面上，并且形成了另一个电极19，如图5I所示。
在工艺中重复该热处理，并且在热处理下使n型掺杂杂质进行热扩散。因此，使轻掺杂n型半导体层12减小了厚度。轻掺杂n型半导体层的最小厚度为重掺杂p型杂质区14的深度和正常操作条件下从p-n结c扩展开来的耗尽层的宽度以及因n型掺杂剂杂质从重掺杂n型半导体衬底11的热扩散而造成的厚度缩减的总和。在本例中，轻掺杂n型半导体层12的厚度约为12微米。
应该明白，二极管20具有两个p-n结a和c，并且两个结a和c的电子特性是被独立设计的。齐纳击穿电压由主p-n结a决定，另一个p-n结c则对抵抗静电放电的承受电压和寄生电容量有很强的影响。这样，二极管20就可在不增加寄生电容的情况下被调节至目标齐纳击穿电压。
第三实施例
图6显示了另一种体现本发明思想的二极管21。二极管21与二极管20相类似，只是其重掺杂n型杂质区13与重掺杂n型半导体层11分开。因此，二极管21的层和区域被赋予相同的标号，它们代表和二极管20相对应的层和区域。为简单起见，这里再不对其进行详细说明。
重掺杂n型杂质区13与重掺杂n型半导体层11之间的间隙取决于轻掺杂n型半导体层12的电阻率。此间隙按照在被击穿之后阻抗急剧增加的方式来设计。换句话说，对重掺杂n型杂质区13与重掺杂n型半导体层11之间的外延层部分的设计工作的重点在于阻抗的减少。
即使重掺杂n型杂质区13通过轻掺杂n型半导体层12而与重掺杂n型半导体层11相向地设置，二极管21也能达到对静电放电具有高的承受电压，并只有少量的寄生电容。本实施例中的重掺杂n型杂质区13的驱入步骤短于第二实施例中的步骤，因而其一轮循环时间也被缩短。
当二极管21被浪涌电压反向偏置时，发生齐纳击穿现象，有大量的电流竖直流动。轻掺杂n型半导体层12部分起到了一个串联电阻的作用，从而使二极管受到大阻抗的作用。
在二极管21中形成有两个p-n结a和c，并且轻掺杂n型半导体层12消除了二极管21中重掺杂n型杂质区13的不良影响。结果，其寄生电容被减少到现有技术二极管中寄生电容的四分之一，而不增加半导体衬底11的尺寸。另外，它的齐纳击穿电压也可在不改变半导体衬底11的掺杂浓度的情况下被任意调节。
如果轻掺杂n型半导体层12较薄，而重掺杂n型杂质区13较深，则电极18与19间的阻抗将被减小。
从上述说明中可以看出，在根据本发明所述的二极管中，p型杂质区14与掺杂浓度相互不同的n型杂质区一起形成了p-n结a/b或a/c。击穿电压取决于主p-n结a的电子特性。并且主p-n结a的电子特性受到主p-n结两侧的p型/n型杂质区内掺杂浓度的控制。另一个p-n结则不会对击穿电压产生任何影响。另一方面，与二极管相耦合的寄生电容受到另一个p-n结b或c的控制。因此，就可在不考虑寄生电容的情况下对击穿电压进行调节。
尽管对本发明的说明是以具体实施例的形式来进行的，但本领域的技术人员应该明白，可以在不脱离本发明精神和范围的情况下对其进行各种变换和修改。
根据本发明所述的二极管不限于保护方面的用途。本发明的优点是它使得击穿电压不再受到寄生电容的制约。因此，根据本发明所述的二极管可被应用在各种电子电路中设计者认为在不考虑寄生电容的情况下来调节击穿电压十分重要的。其可应用的电子电路之一是箝位电路。
如果n型掺杂剂杂质以高的加速能量被离子注入到轻掺杂n型半导体层中，则n型掺杂杂质的延伸范围将较长。这就意味着驱动步骤被缩短。
在根据本发明所述的工艺中，可以使用气相扩散或离子注入技术。
Claims (8)
1.一种二极管，包括具有第一导电类型的第一半导体层(14)和具有与上述与第一导电类型相反的第二导电类型的第二半导体层，其特征在于：
上述第二半导体层包括一个轻掺杂杂质区(12)和一个重掺杂杂质区(13)，从而形成了多个导电特性相互不同的结(a/c)，所述重掺杂杂质区(13)延伸进入具有第二导电类型的重掺杂半导体衬底(11)。
2.如权利要求1所述的二极管，其中所述第一半导体层比所述重掺杂杂质区(13)浅。
3.如权利要求1所述的二极管，其中所述第一半导体层比所述重掺杂杂质区(13)宽。
4.一种用于制造二极管的工艺，其特征在于，包括以下步骤：
a)制备具有一种导电类型的重掺杂半导体衬底(11)；
b)在上述重掺杂半导体衬底(11)上生长出具有上述一种导电类型的轻掺杂半导体层(12)；
c)在上述轻掺杂半导体层(12)中形成与上述一种导电类型相反的另一导电类型的保护环(15)，从而与上述轻掺杂半导体层(12)一起形成第一结(b)；
d)在上述保护环(15)内部的上述轻掺杂半导体层(12)的表面部分上形成一个具有上述一种导电类型的杂质区(13)，以及
e)在上述杂质区(13)的表面部分及上述保护环(15)的一个表面部分上形成具有上述另一种导电类型的第一半导体层(14)，从而与上述杂质区(13)一起形成一个电子特性不同于上述第一结(b)的第二结(a)。
5.如权利要求4所述的工艺，其中，在上述步骤b)中，利用外延生长技术生长上述轻掺杂半导体层(12)。
6.如权利要求4所述的工艺，其中，上述第一半导体层(14)的掺杂浓度高于上述保护环(15)的掺杂浓度。
7.一种用于制造二极管的工艺，其特征在于，包括以下步骤：
a)制备具有一种导电类型的重掺杂半导体衬底(11)；
b)在上述重掺杂半导体衬底(11)上生长出具有上述一种导电类型的轻掺杂半导体层(12)；
c)在上述轻掺杂半导体层(12)中形成具有上述一种导电类型的杂质区(13)，以及
d)在上述杂质区(13)的表面部分以及上述轻掺杂半导体层(12)的表面区域中形成与上述一种导电类型相反的另一导电类型的第一半导体层(14)，从而与上述轻掺杂半导体层(12)一起形成一个第一结(c)，并与上述杂质区(13)一起形成一个电子特性不同于上述第一结(c)的第二结(a)。
8.如权利要求7所述的工艺，其中，它还包括以下步骤，即，在上述步骤d)之后，使一种用于将上述第一种导电类型传递给上述杂质区(13)的掺杂剂杂质热扩散入上述轻掺杂半导体层(12)，直到上述杂质区(13)与上述重掺杂半导体衬底(11)相连为止。
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Granted publication date: 20040929 |