KR100218262B1 - 절연 게이트 바이폴라 트랜지스터 - Google Patents
절연 게이트 바이폴라 트랜지스터 Download PDFInfo
- Publication number
- KR100218262B1 KR100218262B1 KR1019960053532A KR19960053532A KR100218262B1 KR 100218262 B1 KR100218262 B1 KR 100218262B1 KR 1019960053532 A KR1019960053532 A KR 1019960053532A KR 19960053532 A KR19960053532 A KR 19960053532A KR 100218262 B1 KR100218262 B1 KR 100218262B1
- Authority
- KR
- South Korea
- Prior art keywords
- type
- epitaxial layer
- gate electrode
- bipolar transistor
- excess
- Prior art date
Links
- 239000012212 insulator Substances 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 abstract description 24
- 238000005516 engineering process Methods 0.000 abstract description 8
- 238000005215 recombination Methods 0.000 abstract description 4
- 230000006798 recombination Effects 0.000 abstract description 4
- 230000008033 biological extinction Effects 0.000 description 4
- 230000001678 irradiating effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002730 additional effect Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
- Bipolar Transistors (AREA)
Abstract
스위칭 속도를 개선할 수 있도록 한 절연 게이트 바이폴라 트랜지스터가 개시된다. 본 발명에서 제안된 절연 게이트 바이폴라 트랜지스터는 P+형의 기판 상에는 N+형의 제1에피층이 형성되고, 상기 제1에피층 상에는 상기 에피층과의 접합면 근방에 복수의 P+형 플로팅 불순물 영역이 구비되어 있는 N-형의 제2에피층이 형성되며, 상기 에피층 상의 소정 부분에는 절연물에 의해 둘러싸여진 게이트 전극이 형성되고, 상기 게이트 전극 양 에지측의 제2에피층 내에는 상기 게이트 전극과 소정 부분 오버랩되도록 동일 접합 깊이의 P+형 웰이 형성되며, 상기 P+형웰 내에는 상기 게이트 전극과 소정 부분 오버랩되도록 N+ 형의 소스 영역이 형성되어 있는 구조를 가지도록 구성된다. 그 결과, 스위칭 동작시 P+형 플로팅 불순물 영역이 과잉 전자들(기판을 통해 N+형의 제1에피층 내로 주입되는 홀과 전기적인 안정을 꾀하기 위하여 생성된 과잉 전자들)과 재결합하는 센터의 역할을 하게 되므로, 라이프 타임 킬링 프로세스 기술의 적용없이도 소자 내부에 축적되어 있던 과잉 전하들이 소멸 속도를 기존보다 빠르게 할 수 있게되어 IGBT의 스위칭 속도를 개선할 수 있게 된다.
Description
본 발명은 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor:이하, IGBT라 한다)에 관한 것으로서, 보다 상세하게는 라이프 타임 킬링 프로세스(life time killing process)기술 적용없이도 스위칭 속도를 개선할 수 있도록 한 절연 게이트 바이폴라 트랜지스터에 관한 것이다.
최근, 전력용 반도체 소자의 수요가 급증함에 따라 고전력 고에너지 효율을 갖는 전력 소자에 대한 연구가 활발히 진행되고 있는데, 그 대표적인 예로는 우수한 스위칭 특성을 갖는 POWER MOSFET과 MOSFET과 BJT의 장점을 결합시킨 IGBT(Insulated Gate Bipolar Transistor)를 들 수 있다.
제1도에는 이중 본 발명과 직접적으로 관련된 종래의 IGBT 구조를 도시한 단면도가 제시되어 있다.
제1도의 단면도를 참조하면, 종래의 IGBT는 P+기판(1)상에는 N+형의 제1에피층(2)이 형성되어 있고, 상기 제1에피층(2)상에는 N-형의 제2에피층(3)이 형성되어 있으며, 상기 제2에피층(3)상의 소정 부분에는 절연물(7)로 둘러싸여진 게이트 전극(5)이 형성되어 있고, 상기 게이트 전극(5) 양 에지측의 제2에피층(3)내에는 상기 게이트 전극(5)과 소정 부분 오버랩되도록 동일 접합 깊이의 P+ 형 웰(9)이 형성되어 있으며, 상기 P+형 웰(9)내에는 상기 게이트 전극(5)과 소정부분 오버랩되도록 N+형의 소스 영역(11)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
그러나 상기 구조를 가지도록 IGBT를 설계할 경우에는 소자 구동시 다음과 같은 문제가 발생된다.
제1도에 제시된 IGBT의 경우에는 일반적으로 게이트 전극(5)에 전압이 인가되면, N-형의 제1에피층(3)을 수직으로 관통(도면 상에서 화살표로 표시)하여 전류 흐름이 발생되는데, 이 과정에서 N-형의 제1에피층(3)이 자체적으로 가지고 있는 저항으로 인해 일정 볼테이지의 전압이 생성되게 된다. 이때 발생된 전압을 순방향 전압 강하라 표현하는데, 애노드에 전기적으로 연결되어 있는 P+형의 기판(1)상에 순방향 바이어스(bias)가 인가된 상태하에서 일정 수준 이상으로 순방향 전압 강하가 이루어지게 되면, P+형 기판(1)쪽의 홀(hole)들이 N+형의 제1에피층(2)쪽으로 다량 주입되는 현상이 발생하게 된다. 통상, N-형의 제1에피층(3)을 통해 기판(1)쪽으로 내려오는 전자와 P+형의 기판(10)쪽에서 올라오는 전자의 흐름을 합하여 전류라 칭하는데, 상기 전류가 증가될 경우에는 P-N 접합이 이루어진 부분 즉, N+형의 제1에피층(2) 근처에 다량의 과잉 전하(홀과 전자)들이 분포하게 된다. 따라서, 게이트 전압이 오프되면(소자가 턴오프되면)주입되었던 과잉의 전하들은 기판(1)에 연결된 애노드 전극쪽으로 빠져 나가거나 혹은 자체 소멸되게 된다. 과잉 전하는 특히, P-N 접합면에서 피크치를 나타내므로 이 부분에서 전하의 소멸 속도를 빠르게 조절할 필요가 있다. 이와 같이 과잉 전하의 소멸 속도를 빠르게 조절하고자 하는 것은 IGBT의 경우, 소자가 도통될 때 소자 내의 전압 강하가 작으므로 전력 손실이 적다는 잇점을 지니기는 하나, 온 상태에서 오프 상태로 또는 오프 상태에서 온 상태로 스위칭될 때 소자 내부에 축적되어 있던 과잉 전하들이 소멸되는 과정에서 발생되는 스위칭 열 손실이 매우 커, 과잉 전하 소멸에 긴 소요되게 되면 이를 고속 스위칭 소자로 사용하기 곤란하기 때문이다.
그러므로, 스위칭 열 손실을 감소시키기 위해서는 과도 주입된 전하들이 소멸되는 시간을 짧게 조절해 주어야 하는데, 이를 위하여 도입된 기술이 바로 라이프 타임 킬링 프로세스 기술이다.
일반적으로 사용되는 라이프 타임 킬링 프로세스는 크게 두가지로 구분되는데 그 하나는 전자 조사 방법이고, 다른 하나는 프로톤(proton) 조사 방법이다. 이중, 전자 조사 방법은 전자를 반도체 칩에 조사하여 트랩(trap)을 형성하므로써 과잉 전하의 소멸 시간을 짧게 하는 기술이나, 상기 기술은 전자의 질량이 작기 때문에 대부분의 전자들이 칩을 그대로 통과하므로 트랩의 분포를 임의로 조절하기 어렵다는 단점을 지니고 있고, 반면 프로톤 조사는 질량이 커 프로톤의 분포를 칩 내의 의도된 영역에 조사할 수 있기는 하나, 상기 기술은 저낮 조사와 비교하여 수행하기가 용이치 않다는 단점을 지니고 있어, 현재 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, P-N 접합면 근방의 N-형의 제2에피층 내에 복수의 P+형 플로팅(floating)불순물 영역이 국부적으로 더 형성되어 있는 구조를 가지도록 IGBT를 형성해 주므로써, 스위칭 동작시 라이프 타임 킬링 프로세스 기술 적용없이도 P-N 접합면 근방에 분포하는 과잉 전하들의 소멸 속도를 빠르게 할 수 있도록 하여 스위칭 속도를 향상시킬 수 있도록 한 IGBT를 제공함에 있다.
제1도는 종래의 절연 게이트 바이폴라 트랜지스터 구조를 도시한 단면도.
제2도는 본 발명에 의한 절연 게이트 바이폴라 트랜지스터 구조를 도시한 단면도이다.
상기 목적을 달성하기 위하여 본 발명에서는, P+형의 기판 상에 형성된 N+형의 제1에피층과; 상기 제1에피층 상에 형성되며, 상기 제1에피층과의 접합면 근방에 복수의 P+형 플로팅 불순물 영역이 구비되어 있는 N-형의 제2에피층과; 상기 에피층 상의 소정 부분에 형성되며, 절연물에 의해 둘러싸여진 게이트 전극과; 상기 게이트 전극과 소정 부분 오버랩되도록 상기 게이트 전극 양 에지측의 상기 제2에피층 내에 형성되며, 동일 접합 깊이를 갖는 P+형 웰; 및 상기 게이트 전극과 소정 부분 오버랩되도록 상기 P+형 웰 내에 형성된 N+형 소스 영역으로 이루어진 IGBT가 제공된다.
상기 구조를 가지도록 IGBT를 제조할 경우, 스위칭 동작시 P+형 플로팅 불순물 영역이 과잉 전자들(기판을 통해 N+형의 제1에피층 내로 주입되는 홀과 전기적인 안정을 꾀하기 위하여 생성된 과잉 전자들)과 재결합(recombination)하는 센터(center) 역할을 담당하게 되므로, 라이프 타임 킬링 프로세스 기술의 적용없이도 소자 내부에 축적되어 있던 과잉 전자들을 짧은 시간 내에 소멸시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
제2도는 본 발명에서 제안된 IGBT의 구조를 도시한 단면도를 나타낸다.
제2도의 단면도를 참조하면, 본 발명에서 제안된 IGBT는 P+형의 기판(100) 상에는 N+형의 제1에피층(102)이 형성되어 있고, 제1에피층(102) 상에는 상기 제1에피층(102)과의 접합면 근방에 복수의 P+형 플로팅 불순물 영역(103)이 형성되어 있는 N-형의 제2에피층(104)이 형성되어 있으며, 상기 제2에피층(104)상의 소정 부분에는 절연물(108)로 둘러싸여진 게이트 전극(106)이 형성되어 있고, 상기 게이트 전극(106) 양 에지측의 제2에피층(104) 내에는 상기 게이트 전극(106)과 소정 부분 오버랩되도록 동일 접합 깊이의 P+형 웰(110)이 형성되어 있으며, 상기 P+형 웰(110) 내에는 상기 게이트 전극(106)과 소정 부분 오버랩되도록 N+형의 소스 영역(112)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
따라서, 상기 구조의 IGBT는 다음의 제2단계 공정을 거쳐 제조된다. 여기서는 편의상, 종래와 공정 진행 방식이 동일한 게이트 전극(106) 형성 공정이나 P+형 웰(110) 형성 공정 그리고 N+형 소스(112) 형성 공정과 관련된 설명은 피한다.
제1단계로서, P+형의 기판(100) 상에 N+형의 제1에피층(102)을 형성하고, 그위에 N-형의 제2에피층(104)을 형성하되, 형성하고자 하는 총 두께의 일부만을 먼저 성장시킨다.
제2단계로서, 상기 제2에피층(104) 내로 P+형 불순물을 국부적으로 주입한 뒤 확산시켜 복수의 P+형 플로팅 불순물 영역(103)을 형성한 다음, 그 위에 다시 나머지 두께의 N-형의 제2에피층(104)을 성장시킨다. 그 결과, 제1에피층(102)과의 접합면 근방에 복수의 P+형 플로팅 불순물 영역(103)이 구비된 구조의 N-형의 제2에피층(104)이 만들어지게 된다.
이후, 통상의 공정 진행 방식에 의거하여 절연물(108)에 의해 둘러싸여진 구조의 게이트 전극(106)과 P+형의 웰(110) 및 N+형의 소스 영역(112)을 형성해 주므로써, 본 공정 진행을 완료한다.
상기 구조를 가지도록 IGBT를 제조할 경우, 소자가 온 상태에서 오프 상태로 또는 오프 상태에서 온 상태로 스위칭 될 때, N-형의 제2에피층(104)내에 형성되어 있는 P+형 플로팅 불순물 영역(103)이 과잉 전자들과 재결합하는 센터(center)역할을 하게 되므로, 소자 내부에 축적되어 있던 과잉 전자들을 소멸시키는데 걸리는 시간을 기존보다 줄일 수 있게 된다. 여기서, 과잉 전자란 전기적인 안정을 꾀하기 위하여 P+형의 기판(100)을 통해 N+형의 제1에피층(102)내로 주입되는 홀의 개수에 맞추어 생성되어진 전자를 뜻한다.
즉, 상기 기술을 적용할 경우에는 스위칭 동작시 라이프 타임 킬링 프로세스의 기술 적용없이도 과잉 전하들의 소멸 시간 단축을 통하여 P-N 접합면 근방에 분포하는 과잉 전하들의 소멸 속도를 종래보다 빠르게 할 수 있게 되므로 스위칭 속도를 향상시킬 수 있게 되는 것이다. 뿐만 아니라 이 경우에는 스위칭 속도 향상시 라이프 타임 킬링 프로세스 기술이 요구되지 않으므로, 전자선을 조사할 때나 혹은 프로톤을 조사하는 과정에서 빈번하게 야기되던 제2에피층(104)의 손상과 게이트 전극(106)을 둘러싸고 있는 절연물(108)의 손상이 발생되지 않아 누설전류 발생을 사전에 막을 수 있게 되므로, 소자의 전기적인 특성을 향상시킬 수 있다는 부가적인 효과 또한 얻을 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, IGBT의 스위칭 동작시 P+형 플로팅 불순물 영역이 과잉 전자들(기판을 통해 N+형의 제1에피층 내로 주입되는 홀과 전기적인 안정을 꾀하기 위하여 생성된 과잉 전자들)과 재결합하는 센터로 작용하므로, 라이프 타임 킬링 프로세스 기술의 적용없이도 소자 내부에 축적되어 있던 과잉 전하들의 소멸 속도를 기존보다 빠르게 할 수 있게 되어 IGBT의 스위칭 속도를 개선할 수 있게 된다.
Claims (1)
- P+형의 기판 상에 형성된 N+형의 제1에피층과; 상기 제1에피층 상에 형성되며, 상기 제1에피층과의 접합면 근방에 복수의 P+형의 플로팅 불순물 영역이 구비되어 있는 N-형의 제2에피층과; 상기 에피층 상의 소정 부분에 형성되며, 절연물에 의해 둘러싸여진 게이트 전극과; 상기 게이트 전극과 소정 부분 오버랩되도록 상기 게이트 전극 양 에지측의 상기 제2에피층 내에 형성되며, 동일 접합 깊이를 갖는 P+형 웰; 및 상기 게이트 전극과 소정 부분 오버랩되도록 상기 P+형 웰 내에 형성된 N+형 소스 영역으로 이루어진 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960053532A KR100218262B1 (ko) | 1996-11-12 | 1996-11-12 | 절연 게이트 바이폴라 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960053532A KR100218262B1 (ko) | 1996-11-12 | 1996-11-12 | 절연 게이트 바이폴라 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980035252A KR19980035252A (ko) | 1998-08-05 |
| KR100218262B1 true KR100218262B1 (ko) | 1999-09-01 |
Family
ID=19481608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960053532A KR100218262B1 (ko) | 1996-11-12 | 1996-11-12 | 절연 게이트 바이폴라 트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100218262B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100397858B1 (ko) * | 1996-12-27 | 2003-12-18 | 페어차일드코리아반도체 주식회사 | 절연게이트 바이폴라 트랜지스터 |
-
1996
- 1996-11-12 KR KR1019960053532A patent/KR100218262B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100397858B1 (ko) * | 1996-12-27 | 2003-12-18 | 페어차일드코리아반도체 주식회사 | 절연게이트 바이폴라 트랜지스터 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980035252A (ko) | 1998-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7470952B2 (en) | Power IGBT with increased robustness | |
| US7932583B2 (en) | Reduced free-charge carrier lifetime device | |
| US8653556B2 (en) | Vertical semiconductor device | |
| JP5865618B2 (ja) | 半導体装置 | |
| WO2012056536A1 (ja) | 半導体装置および半導体装置の製造方法 | |
| US11158630B2 (en) | Semiconductor device | |
| JP3413021B2 (ja) | 半導体装置 | |
| US7535040B2 (en) | Insulated gate semiconductor device and method for manufacturing same | |
| US9543405B2 (en) | Method of manufacturing a reduced free-charge carrier lifetime semiconductor structure | |
| US20080315251A1 (en) | Semiconductor device and method for fabricating thereof | |
| US5079607A (en) | Mos type semiconductor device | |
| JP7246983B2 (ja) | 半導体装置 | |
| US11699744B2 (en) | Semiconductor device and semiconductor apparatus | |
| JP4001249B2 (ja) | 高ブロッキング電圧用ゲート・ターンオフ・サイリスタ | |
| JP2004247593A (ja) | 半導体装置及びその製造方法 | |
| JP6739659B2 (ja) | 半導体装置 | |
| KR100218262B1 (ko) | 절연 게이트 바이폴라 트랜지스터 | |
| JP3905271B2 (ja) | 半導体装置 | |
| JP3622405B2 (ja) | 半導体スイッチング素子及びｉｇｂｔモジュール | |
| JP3657938B2 (ja) | 半導体装置 | |
| JP7524589B2 (ja) | 半導体装置 | |
| JPH0671078B2 (ja) | 半導体装置 | |
| KR102646517B1 (ko) | 다중 전계 완화 구조를 갖는 전력 반도체 소자 | |
| CN116053311A (zh) | 沟槽栅igbt器件及其制造方法、电子设备 | |
| KR100486348B1 (ko) | 펀치스루우형절연게이트바이폴라트랜지스터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130426 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20140325 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20160509 Year of fee payment: 18 |
|
| EXPY | Expiration of term |