JP3396616B2 - 半導体回路素子 - Google Patents
半導体回路素子Info
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Description
【０００１】
【発明の属する技術分野】本発明は、絶縁性基板上に形
成されたＭＯＳ型トランジスタにおいてキンク効果が防
止された半導体回路素子に関するものである。
成されたＭＯＳ型トランジスタにおいてキンク効果が防
止された半導体回路素子に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの微細化が進み、その結
果、低消費電流およびチップサイズの縮小化が実現され
た。しかし、トランジスタ単体の耐圧能力は、ＬＳＩの
微細化が進むほど低下するという問題がある。これに対
し、絶縁性基板上にシリコン単結晶薄膜が形成された、
いわゆるＳＯＩ（Silicon on Insulator）ウェーハにＭ
ＯＳ(Metal Oxide Semiconductor) 型トランジスタが作
製された集積回路では、トランジスタを２段以上の複数
段に縦方向に積み上げる回路構成（回路図における見か
け上の縦積み）に形成することによって耐圧を確保する
ことが考えられる。ところが、このような縦積みの構成
では、トランジスタのゲート長によってはキンク効果が
生じることが知られている。
果、低消費電流およびチップサイズの縮小化が実現され
た。しかし、トランジスタ単体の耐圧能力は、ＬＳＩの
微細化が進むほど低下するという問題がある。これに対
し、絶縁性基板上にシリコン単結晶薄膜が形成された、
いわゆるＳＯＩ（Silicon on Insulator）ウェーハにＭ
ＯＳ(Metal Oxide Semiconductor) 型トランジスタが作
製された集積回路では、トランジスタを２段以上の複数
段に縦方向に積み上げる回路構成（回路図における見か
け上の縦積み）に形成することによって耐圧を確保する
ことが考えられる。ところが、このような縦積みの構成
では、トランジスタのゲート長によってはキンク効果が
生じることが知られている。
【０００３】キンク効果とは、本来、トランジスタの動
作時にチャネル領域で加速されたキャリアがドレイン領
域の近傍で衝突電離によって電子と正孔とを発生させる
と、チャネルの極性と逆の極性の電荷キャリアがチャネ
ル領域に蓄積される結果、チャネル領域の電位が上昇し
てチャネル電流を増加させることをいう。ただし、ここ
では、トランジスタのカスケード接続によるチャネル電
流の増加もキンク効果と称する。いずれの場合のキンク
効果もトランジスタの耐圧に悪影響を及ぼすと考えられ
ている。
作時にチャネル領域で加速されたキャリアがドレイン領
域の近傍で衝突電離によって電子と正孔とを発生させる
と、チャネルの極性と逆の極性の電荷キャリアがチャネ
ル領域に蓄積される結果、チャネル領域の電位が上昇し
てチャネル電流を増加させることをいう。ただし、ここ
では、トランジスタのカスケード接続によるチャネル電
流の増加もキンク効果と称する。いずれの場合のキンク
効果もトランジスタの耐圧に悪影響を及ぼすと考えられ
ている。
【０００４】従来のキンク効果を防止する回路素子とし
て、特開平５−３２６９４３号公報に開示されているＭ
ＯＳ構造がある。
て、特開平５−３２６９４３号公報に開示されているＭ
ＯＳ構造がある。
【０００５】図４に示すように、このＭＯＳ構造１１に
おいては、バックオキサイド１２上に、ｎ+ 中間領域１
３を間において、ゲート幅が同じでゲート長が１：２で
ある２つの第１および第２Ｐ- ゲート領域１４・１５が
形成され、これらゲート領域１４・１５を挟むようにｎ
+ ソース領域１６およびｎ+ ドレイン領域１７が形成さ
れている。また、上記のゲート領域１４・１５上にそれ
ぞれ酸化膜１８・１９を介して形成された端子２０・２
１に共通の電圧ＶGSが印加されている。さらに、ｎ+ ソ
ース領域１６に設けられたソース端子２２にソース電圧
ＶS が印加され、ｎ+ ドレイン領域１７に設けられたド
レイン端子２３にドレイン電圧ＶDSが印加されている。
そして、バックオキサイド１２の裏面側に形成された制
御電極（バックゲート）２４に電圧ＶG2が印加されてい
る。
おいては、バックオキサイド１２上に、ｎ+ 中間領域１
３を間において、ゲート幅が同じでゲート長が１：２で
ある２つの第１および第２Ｐ- ゲート領域１４・１５が
形成され、これらゲート領域１４・１５を挟むようにｎ
+ ソース領域１６およびｎ+ ドレイン領域１７が形成さ
れている。また、上記のゲート領域１４・１５上にそれ
ぞれ酸化膜１８・１９を介して形成された端子２０・２
１に共通の電圧ＶGSが印加されている。さらに、ｎ+ ソ
ース領域１６に設けられたソース端子２２にソース電圧
ＶS が印加され、ｎ+ ドレイン領域１７に設けられたド
レイン端子２３にドレイン電圧ＶDSが印加されている。
そして、バックオキサイド１２の裏面側に形成された制
御電極（バックゲート）２４に電圧ＶG2が印加されてい
る。
【０００６】このようなＭＯＳ構造１１では、図５に示
す直列接続された２つのＮｃｈのトランジスタＱ11・Ｑ
12が縦積みに形成されており、それぞれのトランジスタ
Ｑ11・Ｑ12の端子２０・２１（ゲート電極）への入力を
共通（電圧ＶGS）にしている。また、トランジスタＱ11
のソースと、トランジスタＱ12のドレインとの接続点
（ｎ+ 中間領域１３）の電位をＶx とすると、トランジ
スタＱ12のゲートバイアスはＶGS−ＶX となる。
す直列接続された２つのＮｃｈのトランジスタＱ11・Ｑ
12が縦積みに形成されており、それぞれのトランジスタ
Ｑ11・Ｑ12の端子２０・２１（ゲート電極）への入力を
共通（電圧ＶGS）にしている。また、トランジスタＱ11
のソースと、トランジスタＱ12のドレインとの接続点
（ｎ+ 中間領域１３）の電位をＶx とすると、トランジ
スタＱ12のゲートバイアスはＶGS−ＶX となる。
【０００７】このＭＯＳ構造１１に基づいて構成された
回路素子の特性を図６に示す。図６において、曲線Ｄが
トランジスタＱ12単体について、曲線Ｅが同サイズのト
ランジスタＱ11・Ｑ12によるカスケード構造について、
曲線Ｆが２：１のゲート長の比のトランジスタＱ11・Ｑ
12によるカスケード構造についてのＶDS対ＩDS曲線をそ
れぞれ表している。曲線Ｄより、ＶDS＝３．５Ｖ付近で
単体のトランジスタＱ12の耐圧の限界に達し、急激に電
流が増加していくことが分かる。また、それに対応し
て、曲線Ｅより同サイズのトランジスタＱ11・Ｑ12によ
るカスケード構造においてもキンク効果が現れているこ
とが分かる。
回路素子の特性を図６に示す。図６において、曲線Ｄが
トランジスタＱ12単体について、曲線Ｅが同サイズのト
ランジスタＱ11・Ｑ12によるカスケード構造について、
曲線Ｆが２：１のゲート長の比のトランジスタＱ11・Ｑ
12によるカスケード構造についてのＶDS対ＩDS曲線をそ
れぞれ表している。曲線Ｄより、ＶDS＝３．５Ｖ付近で
単体のトランジスタＱ12の耐圧の限界に達し、急激に電
流が増加していくことが分かる。また、それに対応し
て、曲線Ｅより同サイズのトランジスタＱ11・Ｑ12によ
るカスケード構造においてもキンク効果が現れているこ
とが分かる。
【０００８】このような現象は、トランジスタＱ12のゲ
ートバイアス（ＶGS−ＶX ）とトランジスタＱ11のゲー
トバイアス（ＶGS）との差によって生じる。つまり、ト
ランジスタＱ11・Ｑ12のサイズが同じ場合は、ゲートバ
イアスの高いトランジスタＱ 11の方が多く電流を流すこ
と、およびドレイン電圧ＶDSの増加分が主に抵抗の高い
トランジスタＱ12のソース−ドレイン間電圧を増加させ
ることから、トランジスタＱ12単体の特性が強く現れ
る。
ートバイアス（ＶGS−ＶX ）とトランジスタＱ11のゲー
トバイアス（ＶGS）との差によって生じる。つまり、ト
ランジスタＱ11・Ｑ12のサイズが同じ場合は、ゲートバ
イアスの高いトランジスタＱ 11の方が多く電流を流すこ
と、およびドレイン電圧ＶDSの増加分が主に抵抗の高い
トランジスタＱ12のソース−ドレイン間電圧を増加させ
ることから、トランジスタＱ12単体の特性が強く現れ
る。
【０００９】そこで、上記のＭＯＳ構造１１では、トラ
ンジスタＱ11のゲート長を大きくすることによって、ト
ランジスタＱ11の抵抗を高める一方、トランジスタＱ12
に印加される電圧を低くした結果、キンク効果を抑制し
ている。
ンジスタＱ11のゲート長を大きくすることによって、ト
ランジスタＱ11の抵抗を高める一方、トランジスタＱ12
に印加される電圧を低くした結果、キンク効果を抑制し
ている。
【００１０】
【発明が解決しようとする課題】ところが、上記の方法
に基づいて構成された回路素子は前述のようにゲート長
を異ならせた２つのトランジスタＱ11・Ｑ12を用いてい
るので、この回路素子を駆動する際には、１つのトラン
ジスタを駆動する場合の３倍のゲート容量が負荷となっ
て消費電力を増大させる。このため、ＳＯＩ−ＭＯＳ型
トランジスタが高速動作および低消費電流という長所を
有しているにも関わらず、実用上では上記の不都合によ
って、このトランジスタの長所が十分生かされないとい
う問題がある。
に基づいて構成された回路素子は前述のようにゲート長
を異ならせた２つのトランジスタＱ11・Ｑ12を用いてい
るので、この回路素子を駆動する際には、１つのトラン
ジスタを駆動する場合の３倍のゲート容量が負荷となっ
て消費電力を増大させる。このため、ＳＯＩ−ＭＯＳ型
トランジスタが高速動作および低消費電流という長所を
有しているにも関わらず、実用上では上記の不都合によ
って、このトランジスタの長所が十分生かされないとい
う問題がある。
【００１１】本発明は、上記の事情に鑑みてなされたも
のであって、耐圧性および高速性に優れ、かつキンク効
果を防止できるＳＯＩ−ＭＯＳ型トランジスタ回路素子
において、ゲート容量を低減させることによって、高性
能な半導体回路素子を提供することを目的としている。
のであって、耐圧性および高速性に優れ、かつキンク効
果を防止できるＳＯＩ−ＭＯＳ型トランジスタ回路素子
において、ゲート容量を低減させることによって、高性
能な半導体回路素子を提供することを目的としている。
【００１２】
【課題を解決するための手段】本発明の請求項１に記載
の半導体回路素子は、上記の課題を解決するために、絶
縁性基板上に形成されたＭＯＳ型トランジスタを含む半
導体回路素子において、上記ＭＯＳ型トランジスタであ
ってゲート入力が共通化された第１および第２トランジ
スタと、上記第１および第２トランジスタの間に直列に
接続され、低電位側の上記第１トランジスタのオン抵抗
以上の抵抗値を有し、上記第１および第２トランジスタ
に印加されるゲートバイアスを均等化する抵抗性素子と
を備えていることを特徴としている。
の半導体回路素子は、上記の課題を解決するために、絶
縁性基板上に形成されたＭＯＳ型トランジスタを含む半
導体回路素子において、上記ＭＯＳ型トランジスタであ
ってゲート入力が共通化された第１および第２トランジ
スタと、上記第１および第２トランジスタの間に直列に
接続され、低電位側の上記第１トランジスタのオン抵抗
以上の抵抗値を有し、上記第１および第２トランジスタ
に印加されるゲートバイアスを均等化する抵抗性素子と
を備えていることを特徴としている。
【００１３】上記の構成では、第１トランジスタに印加
される電圧の上昇が抵抗性素子によって抑えられる。こ
れによって、第１および第２トランジスタに印加される
電圧が均等化されるので、キンク効果の発生を防止する
ことができる。また、前述の従来の構成のように、一方
のトランジスタのゲート長を他方のそれより大きくする
必要がないので、第１および第２トランジスタのゲート
長を等しくすることによって、ゲート容量の増大を防止
することができる。
される電圧の上昇が抵抗性素子によって抑えられる。こ
れによって、第１および第２トランジスタに印加される
電圧が均等化されるので、キンク効果の発生を防止する
ことができる。また、前述の従来の構成のように、一方
のトランジスタのゲート長を他方のそれより大きくする
必要がないので、第１および第２トランジスタのゲート
長を等しくすることによって、ゲート容量の増大を防止
することができる。
【００１４】請求項１の半導体回路素子は、請求項２に
記載のように、上記抵抗性素子がＭＯＳ型トランジスタ
により形成されていることが好ましい。このように構成
することによって、抵抗性素子を第１および第２トラン
ジスタと同様のプロセスで絶縁性基板上に作製すること
ができる。
記載のように、上記抵抗性素子がＭＯＳ型トランジスタ
により形成されていることが好ましい。このように構成
することによって、抵抗性素子を第１および第２トラン
ジスタと同様のプロセスで絶縁性基板上に作製すること
ができる。
【００１５】請求項２の半導体回路素子は、請求項３に
記載のように、上記第１トランジスタが、ソース端子を
有する第１導電型の第１ソース領域、第１導電型の第１
ドレイン領域、第１導電型と逆の第２導電型の第１ゲー
ト領域および第１ゲート端子を含み、上記第２トランジ
スタが、第１導電型の第２ソース領域、ドレイン端子を
有する第１導電型の第２ドレイン領域、第２導電型の第
２ゲート領域および第２ゲート端子を含み、上記抵抗性
素子が、第１導電型の第３ソース領域、第１導電型の第
３ドレイン領域、第２導電型の第３ゲート領域および第
３ゲート端子を含むように構成される。
記載のように、上記第１トランジスタが、ソース端子を
有する第１導電型の第１ソース領域、第１導電型の第１
ドレイン領域、第１導電型と逆の第２導電型の第１ゲー
ト領域および第１ゲート端子を含み、上記第２トランジ
スタが、第１導電型の第２ソース領域、ドレイン端子を
有する第１導電型の第２ドレイン領域、第２導電型の第
２ゲート領域および第２ゲート端子を含み、上記抵抗性
素子が、第１導電型の第３ソース領域、第１導電型の第
３ドレイン領域、第２導電型の第３ゲート領域および第
３ゲート端子を含むように構成される。
【００１６】このような半導体回路素子では、抵抗性素
子の第３ゲート領域の導電型が第１および第２トランジ
スタの第１および第２ゲート領域の導電型と同じである
ので、第１ドレイン領域、第２ソース領域、第３ソース
領域および第３ドレイン領域が同一の導電型に形成され
る。それゆえ、第１ドレイン領域と第３ソース領域との
共通化および第２ソース領域と第３ドレイン領域との共
通化を図ることができる。
子の第３ゲート領域の導電型が第１および第２トランジ
スタの第１および第２ゲート領域の導電型と同じである
ので、第１ドレイン領域、第２ソース領域、第３ソース
領域および第３ドレイン領域が同一の導電型に形成され
る。それゆえ、第１ドレイン領域と第３ソース領域との
共通化および第２ソース領域と第３ドレイン領域との共
通化を図ることができる。
【００１７】請求項３の半導体回路素子は、請求項４に
記載のように、上記第３ゲート端子への入力と上記第１
および第２ゲート端子への入力とが分離されていること
が好ましい。これによって、第１および第２トランジス
タの入力ゲート容量は、抵抗性素子の入力ゲート容量が
加わることがないので、最小限に抑えられる。
記載のように、上記第３ゲート端子への入力と上記第１
および第２ゲート端子への入力とが分離されていること
が好ましい。これによって、第１および第２トランジス
タの入力ゲート容量は、抵抗性素子の入力ゲート容量が
加わることがないので、最小限に抑えられる。
【００１８】
【発明の実施の形態】本発明の実施の一形態について図
１ないし図３に基づいて説明すれば、以下の通りであ
る。
１ないし図３に基づいて説明すれば、以下の通りであ
る。
【００１９】本実施の形態に係る半導体回路素子は、Ｓ
ＯＩ−ＭＯＳ型トランジスタ回路素子であって、図１に
示すように、ＭＯＳ構造をなしており、バックオキサイ
ド１上に回路素子が形成されている。バックオキサイド
１は、ＳＩＭＯＸ(Separation by Implantation of Oxg
en) 技術によって製作されることが望ましい。ＳＩＭＯ
Ｘ技術では、酸素イオン（Ｏ+ ）の高エネルギー打ち込
みによってウェーハ表面から深い位置に絶縁層（ＳｉＯ
2 層）を形成してＳＯＩウェーハを製作する。
ＯＩ−ＭＯＳ型トランジスタ回路素子であって、図１に
示すように、ＭＯＳ構造をなしており、バックオキサイ
ド１上に回路素子が形成されている。バックオキサイド
１は、ＳＩＭＯＸ(Separation by Implantation of Oxg
en) 技術によって製作されることが望ましい。ＳＩＭＯ
Ｘ技術では、酸素イオン（Ｏ+ ）の高エネルギー打ち込
みによってウェーハ表面から深い位置に絶縁層（ＳｉＯ
2 層）を形成してＳＯＩウェーハを製作する。
【００２０】バックオキサイド１上には、第１ないし第
３Ｐ- ゲート領域（第１ないし第３ゲート領域）２〜４
が形成されている。第１および第３Ｐ- ゲート領域２・
４の間には、第１ｎ+ 中間領域５が形成され、第２およ
び第３Ｐ- ゲート領域３・４の間には、第２ｎ+ 中間領
域６が形成されている。上記の第１ないし第３Ｐ- ゲー
ト領域２〜４上には、それぞれ酸化膜７〜９を介して金
属製の端子１０〜１２が形成されている。
３Ｐ- ゲート領域（第１ないし第３ゲート領域）２〜４
が形成されている。第１および第３Ｐ- ゲート領域２・
４の間には、第１ｎ+ 中間領域５が形成され、第２およ
び第３Ｐ- ゲート領域３・４の間には、第２ｎ+ 中間領
域６が形成されている。上記の第１ないし第３Ｐ- ゲー
ト領域２〜４上には、それぞれ酸化膜７〜９を介して金
属製の端子１０〜１２が形成されている。
【００２１】第１および第２ゲート端子としての端子１
０・１１には共通の電圧ＶGSが印加され、第３のゲート
端子としての端子１２には電圧ＶG が印加されている。
端子１０・１１は共通化されており、端子１２と電気的
に分離されている。
０・１１には共通の電圧ＶGSが印加され、第３のゲート
端子としての端子１２には電圧ＶG が印加されている。
端子１０・１１は共通化されており、端子１２と電気的
に分離されている。
【００２２】また、バックオキサイド１上には、第１な
いし第３Ｐ- ゲート領域２〜４ならびに第１および第２
ｎ+ 中間領域５・６からなる領域を挟むようにｎ+ ソー
ス領域１３（第１ソース領域）およびｎ+ ドレイン領域
１４（第２ドレイン領域）が形成されている。ｎ+ ソー
ス領域１３に設けられた金属製のソース端子１５にはソ
ース電圧ＶS が印加され、ｎ+ ドレイン領域１４に設け
られた金属製のドレイン端子１６にはドレイン電圧（ド
レイン−ソース間電圧）ＶDSが印加されている。
いし第３Ｐ- ゲート領域２〜４ならびに第１および第２
ｎ+ 中間領域５・６からなる領域を挟むようにｎ+ ソー
ス領域１３（第１ソース領域）およびｎ+ ドレイン領域
１４（第２ドレイン領域）が形成されている。ｎ+ ソー
ス領域１３に設けられた金属製のソース端子１５にはソ
ース電圧ＶS が印加され、ｎ+ ドレイン領域１４に設け
られた金属製のドレイン端子１６にはドレイン電圧（ド
レイン−ソース間電圧）ＶDSが印加されている。
【００２３】さらに、バックオキサイド１の裏面側に
は、制御電極（バックゲート）１７が形成されている。
この制御電極１７には、電圧ＶG2が印加されている。
は、制御電極（バックゲート）１７が形成されている。
この制御電極１７には、電圧ＶG2が印加されている。
【００２４】上記の第１ないし第３Ｐ- ゲート領域２〜
４、第１および第２ｎ+ 中間領域５・６、ｎ+ ソース領
域１３ならびにｎ+ ドレイン領域１４は、バックオキサ
イド１上に形成された単結晶シリコン薄膜にそれぞれの
領域で不純物をドープすることによって設けられる。
４、第１および第２ｎ+ 中間領域５・６、ｎ+ ソース領
域１３ならびにｎ+ ドレイン領域１４は、バックオキサ
イド１上に形成された単結晶シリコン薄膜にそれぞれの
領域で不純物をドープすることによって設けられる。
【００２５】上記のように構成される半導体回路素子に
おいては、第１ないし第３Ｐ- ゲート領域２〜４の上部
に、それぞれｎチャネル２ａ〜４ａが形成される。これ
によって、図２に示すように、第１ないし第３Ｐ- ゲー
ト領域２〜４をそれぞれ含むＮｃｈトランジスタ（以
降、単にトランジスタと称する）Ｑ1 〜Ｑ3 がカスケー
ド接続されるように形成される。この回路素子におい
て、トランジスタＱ1 のソース端子１５に印加されるソ
ース電圧ＶS は接地電位に設定されている。
おいては、第１ないし第３Ｐ- ゲート領域２〜４の上部
に、それぞれｎチャネル２ａ〜４ａが形成される。これ
によって、図２に示すように、第１ないし第３Ｐ- ゲー
ト領域２〜４をそれぞれ含むＮｃｈトランジスタ（以
降、単にトランジスタと称する）Ｑ1 〜Ｑ3 がカスケー
ド接続されるように形成される。この回路素子におい
て、トランジスタＱ1 のソース端子１５に印加されるソ
ース電圧ＶS は接地電位に設定されている。
【００２６】また、第１ｎ+ 中間領域５は、トランジス
タＱ1 のドレイン領域（第１ドレイン領域）とトランジ
スタＱ3 のソース領域（第３ソース領域）とを兼ね、第
２ｎ+ 中間領域６は、トランジスタＱ3 のドレイン領域
（第３ドレイン領域）とトランジスタＱ2 のソース領域
（第２ソース領域）とを兼ねている。したがって、トラ
ンジスタＱ1 は、第１Ｐ- ゲート領域２、第１ｎ+ 中間
領域５、酸化膜７、端子１０およびｎ+ ソース領域１３
によって形成され、トランジスタＱ2 は、第２Ｐ- ゲー
ト領域３、第２ｎ+ 中間領域６、酸化膜８、端子１１お
よびｎ+ ドレイン領域１４によって形成され、トランジ
スタＱ3 は、第３Ｐ- ゲート領域４、第１および第２ｎ
+ 中間領域５・６、酸化膜９および端子１２によって形
成されている。
タＱ1 のドレイン領域（第１ドレイン領域）とトランジ
スタＱ3 のソース領域（第３ソース領域）とを兼ね、第
２ｎ+ 中間領域６は、トランジスタＱ3 のドレイン領域
（第３ドレイン領域）とトランジスタＱ2 のソース領域
（第２ソース領域）とを兼ねている。したがって、トラ
ンジスタＱ1 は、第１Ｐ- ゲート領域２、第１ｎ+ 中間
領域５、酸化膜７、端子１０およびｎ+ ソース領域１３
によって形成され、トランジスタＱ2 は、第２Ｐ- ゲー
ト領域３、第２ｎ+ 中間領域６、酸化膜８、端子１１お
よびｎ+ ドレイン領域１４によって形成され、トランジ
スタＱ3 は、第３Ｐ- ゲート領域４、第１および第２ｎ
+ 中間領域５・６、酸化膜９および端子１２によって形
成されている。
【００２７】第１および第２ｎ+ 中間領域５・６は、第
３Ｐ- ゲート領域４の導電型が第１および第２Ｐ- ゲー
ト領域２・３と同じ導電型であることによって、隣接す
るトランジスタ間で共有するように設けられる。したが
って、このように第１および第２ｎ+ 中間領域５・６を
設けることによって本半導体回路素子の構成を簡素化す
ることができる。
３Ｐ- ゲート領域４の導電型が第１および第２Ｐ- ゲー
ト領域２・３と同じ導電型であることによって、隣接す
るトランジスタ間で共有するように設けられる。したが
って、このように第１および第２ｎ+ 中間領域５・６を
設けることによって本半導体回路素子の構成を簡素化す
ることができる。
【００２８】このような構造では、トランジスタＱ1 ・
Ｑ2 （第１および第２トランジスタ）の間でトランジス
タＱ3 のオン抵抗が抵抗性素子としての機能を果たすの
で、トランジスタＱ1 に印加される電圧の上昇がその抵
抗によって抑えられる。これによって、各トランジスタ
Ｑ1 ・Ｑ2 に印加される電圧（ゲートバイアス）が均等
化されるので、キンク効果が抑制される。また、このよ
うに電圧を調整することによってキンク効果を抑制する
ので、従来のように２つのトランジスタのゲート長を異
ならせる必要がない。それゆえ、トランジスタＱ1 ・Ｑ
2 のサイズを同じにして、ゲート容量の増大を防止する
ことができる。
Ｑ2 （第１および第２トランジスタ）の間でトランジス
タＱ3 のオン抵抗が抵抗性素子としての機能を果たすの
で、トランジスタＱ1 に印加される電圧の上昇がその抵
抗によって抑えられる。これによって、各トランジスタ
Ｑ1 ・Ｑ2 に印加される電圧（ゲートバイアス）が均等
化されるので、キンク効果が抑制される。また、このよ
うに電圧を調整することによってキンク効果を抑制する
ので、従来のように２つのトランジスタのゲート長を異
ならせる必要がない。それゆえ、トランジスタＱ1 ・Ｑ
2 のサイズを同じにして、ゲート容量の増大を防止する
ことができる。
【００２９】トランジスタＱ3 のオン抵抗は、低電位側
のトランジスタＱ1 のオン抵抗以上に設定されることが
望ましい。このため、抵抗性素子としてのトランジスタ
Ｑ3の大きさについては、少なくともトランジスタＱ1
と同じサイズ（同じゲート長）であるか、またはトラン
ジスタＱ1 のゲート長より大きいゲート長を有すること
が必要である。しかしながら、トランジスタＱ3 を大き
くしすぎると、抵抗値が必要以上に高くなるので、ドレ
イン電流の減少を招く。したがって、用途に応じて最適
な抵抗値を設定する必要がある。
のトランジスタＱ1 のオン抵抗以上に設定されることが
望ましい。このため、抵抗性素子としてのトランジスタ
Ｑ3の大きさについては、少なくともトランジスタＱ1
と同じサイズ（同じゲート長）であるか、またはトラン
ジスタＱ1 のゲート長より大きいゲート長を有すること
が必要である。しかしながら、トランジスタＱ3 を大き
くしすぎると、抵抗値が必要以上に高くなるので、ドレ
イン電流の減少を招く。したがって、用途に応じて最適
な抵抗値を設定する必要がある。
【００３０】上記の構造では、トランジスタＱ1 ・Ｑ2
の間に等価的に抵抗性素子が挿入されているのみである
ので、トランジスタＱ1 ・Ｑ2 による単純なカスケード
接続が有する電気的特性を極力変化させないようにして
いる。また、トランジスタＱ3 への入力とトランジスタ
Ｑ1 ・Ｑ2 への入力とを分離することによって、トラン
ジスタＱ1 ・Ｑ2 の入力ゲート容量を最小限に抑えるこ
とができる。さらに、抵抗性素子としてのトランジスタ
Ｑ3 は、トランジスタＱ1 ・Ｑ2 と同じ導電型のトラン
ジスタであるので、このトランジスタＱ3 をトランジス
タＱ1 ・Ｑ2 と同じプロセスでバックオキサイド１上に
作製することができ、製造の簡素化が図られる。
の間に等価的に抵抗性素子が挿入されているのみである
ので、トランジスタＱ1 ・Ｑ2 による単純なカスケード
接続が有する電気的特性を極力変化させないようにして
いる。また、トランジスタＱ3 への入力とトランジスタ
Ｑ1 ・Ｑ2 への入力とを分離することによって、トラン
ジスタＱ1 ・Ｑ2 の入力ゲート容量を最小限に抑えるこ
とができる。さらに、抵抗性素子としてのトランジスタ
Ｑ3 は、トランジスタＱ1 ・Ｑ2 と同じ導電型のトラン
ジスタであるので、このトランジスタＱ3 をトランジス
タＱ1 ・Ｑ2 と同じプロセスでバックオキサイド１上に
作製することができ、製造の簡素化が図られる。
【００３１】勿論、上記の構造でも、高耐圧性、高速動
作といったＳＯＩ−ＭＯＳ型トランジスタ回路素子の特
徴を備えている。
作といったＳＯＩ−ＭＯＳ型トランジスタ回路素子の特
徴を備えている。
【００３２】なお、トランジスタＱ1 〜Ｑ3 の導電型
は、Ｎｃｈだけでなく、Ｐｃｈであってもよい。この場
合、第１ないし第３Ｐ- ゲート領域２〜４、第１および
第２ｎ+ 中間領域５・６、ｎ+ ソース領域１３ならびに
ｎ+ ドレイン領域１４の導電型が逆になる。
は、Ｎｃｈだけでなく、Ｐｃｈであってもよい。この場
合、第１ないし第３Ｐ- ゲート領域２〜４、第１および
第２ｎ+ 中間領域５・６、ｎ+ ソース領域１３ならびに
ｎ+ ドレイン領域１４の導電型が逆になる。
【００３３】
【実施例】ここで、上記の半導体回路素子におけるドレ
イン−ソース間電圧ＶDSとドレイン電流ＩDSとの関係を
測定した結果について説明する。この測定において用い
られる半導体回路素子では電圧ＶG と電圧ＶGSとが同じ
値に設定されるとともに、電圧ＶG2が０Ｖに設定されて
おり、測定が室温（３００Ｋ）で行われた。
イン−ソース間電圧ＶDSとドレイン電流ＩDSとの関係を
測定した結果について説明する。この測定において用い
られる半導体回路素子では電圧ＶG と電圧ＶGSとが同じ
値に設定されるとともに、電圧ＶG2が０Ｖに設定されて
おり、測定が室温（３００Ｋ）で行われた。
【００３４】図３において、曲線Ａ，Ｂ，Ｃは、それぞ
れ電圧ＶG ・ＶGSが２Ｖ，２．５Ｖ，３Ｖに設定された
ときのＶDS対ＩDS曲線を表している。曲線Ａ，Ｂ，Ｃ
は、それぞれＶDSが２Ｖ，１．８Ｖ，１．５Ｖ以上の範
囲でわずかに上昇しながらほぼ平坦に変化している。こ
のように、曲線Ａ〜Ｃから、上記の半導体回路素子で
は、キンク効果がほとんど発生していないことが分か
る。
れ電圧ＶG ・ＶGSが２Ｖ，２．５Ｖ，３Ｖに設定された
ときのＶDS対ＩDS曲線を表している。曲線Ａ，Ｂ，Ｃ
は、それぞれＶDSが２Ｖ，１．８Ｖ，１．５Ｖ以上の範
囲でわずかに上昇しながらほぼ平坦に変化している。こ
のように、曲線Ａ〜Ｃから、上記の半導体回路素子で
は、キンク効果がほとんど発生していないことが分か
る。
【００３５】比較例として、トランジスタＱ3 を備えて
いない従来の半導体回路素子と同じ構造のＭＯＳトラン
ジスタ回路素子（図４および図５参照）について説明す
る。この回路素子についても、電圧ＶG2が０Ｖに設定さ
れており、測定が室温（３００Ｋ）で行われた。ただ
し、この回路素子に用いられる２つのトランジスタのゲ
ート長は同じである。
いない従来の半導体回路素子と同じ構造のＭＯＳトラン
ジスタ回路素子（図４および図５参照）について説明す
る。この回路素子についても、電圧ＶG2が０Ｖに設定さ
れており、測定が室温（３００Ｋ）で行われた。ただ
し、この回路素子に用いられる２つのトランジスタのゲ
ート長は同じである。
【００３６】図３において、曲線Ａ’，Ｂ’，Ｃ’は、
それぞれ電圧ＶGSが２Ｖ，２．５Ｖ，３Ｖに設定された
ときのＶDS対ＩDS曲線を表している。曲線Ａ’，Ｂ’，
Ｃ’は、ともにＶDSが３Ｖから５Ｖの範囲で大きく上昇
するように変化している。このように、曲線Ａ’〜Ｃ’
から、トランジスタＱ3 すなわち抵抗性素子を備えてい
ない回路素子では、上記の範囲でキンク効果が発生する
ことが分かる。
それぞれ電圧ＶGSが２Ｖ，２．５Ｖ，３Ｖに設定された
ときのＶDS対ＩDS曲線を表している。曲線Ａ’，Ｂ’，
Ｃ’は、ともにＶDSが３Ｖから５Ｖの範囲で大きく上昇
するように変化している。このように、曲線Ａ’〜Ｃ’
から、トランジスタＱ3 すなわち抵抗性素子を備えてい
ない回路素子では、上記の範囲でキンク効果が発生する
ことが分かる。
【００３７】
【発明の効果】以上のように、本発明の請求項１に係る
半導体回路素子は、ＭＯＳ型トランジスタであってゲー
ト入力が共通化された第１および第２トランジスタと、
上記第１および第２トランジスタの間に直列に接続さ
れ、低電位側の上記第１トランジスタのオン抵抗以上の
抵抗値を有し、上記第１および第２トランジスタに印加
されるゲートバイアスを均等化する抵抗性素子とを備え
ている構成である。
半導体回路素子は、ＭＯＳ型トランジスタであってゲー
ト入力が共通化された第１および第２トランジスタと、
上記第１および第２トランジスタの間に直列に接続さ
れ、低電位側の上記第１トランジスタのオン抵抗以上の
抵抗値を有し、上記第１および第２トランジスタに印加
されるゲートバイアスを均等化する抵抗性素子とを備え
ている構成である。
【００３８】これにより、第１および第２トランジスタ
に印加される電圧が均等化されるので、第１および第２
トランジスタのゲート長の調整によらずキンク効果の発
生を防止することができる。それゆえ、これらのゲート
長を等しくすることによって、ゲート容量の増大を防止
することができる。したがって、消費電力の増大を抑え
ることによって、高耐圧性、高速動作といったＳＯＩ−
ＭＯＳ型トランジスタ回路素子の長所を実用上で生かす
ことができるという効果を奏する。
に印加される電圧が均等化されるので、第１および第２
トランジスタのゲート長の調整によらずキンク効果の発
生を防止することができる。それゆえ、これらのゲート
長を等しくすることによって、ゲート容量の増大を防止
することができる。したがって、消費電力の増大を抑え
ることによって、高耐圧性、高速動作といったＳＯＩ−
ＭＯＳ型トランジスタ回路素子の長所を実用上で生かす
ことができるという効果を奏する。
【００３９】本発明の請求項２に係る半導体回路素子
は、請求項１に係る半導体回路素子において、上記抵抗
性素子がＭＯＳ型トランジスタにより形成されている構
成であるので、抵抗性素子を第１および第２トランジス
タと同様のプロセスで絶縁性基板上に作製することによ
って、半導体回路素子の製造工程の簡素化を図ることが
できるという効果を奏する。
は、請求項１に係る半導体回路素子において、上記抵抗
性素子がＭＯＳ型トランジスタにより形成されている構
成であるので、抵抗性素子を第１および第２トランジス
タと同様のプロセスで絶縁性基板上に作製することによ
って、半導体回路素子の製造工程の簡素化を図ることが
できるという効果を奏する。
【００４０】本発明の請求項３に係る半導体回路素子
は、請求項２に係る半導体回路素子において、上記第１
トランジスタが、ソース端子を有する第１導電型の第１
ソース領域、第１導電型の第１ドレイン領域、第１導電
型と逆の第２導電型の第１ゲート領域および第１ゲート
端子を含み、上記第２トランジスタが、第１導電型の第
２ソース領域、ドレイン端子を有する第１導電型の第２
ドレイン領域、第２導電型の第２ゲート領域および第２
ゲート端子を含み、上記抵抗性素子が、第１導電型の第
３ソース領域、第１導電型の第３ドレイン領域、第２導
電型の第３ゲート領域および第３ゲート端子を含んでい
る構成である。
は、請求項２に係る半導体回路素子において、上記第１
トランジスタが、ソース端子を有する第１導電型の第１
ソース領域、第１導電型の第１ドレイン領域、第１導電
型と逆の第２導電型の第１ゲート領域および第１ゲート
端子を含み、上記第２トランジスタが、第１導電型の第
２ソース領域、ドレイン端子を有する第１導電型の第２
ドレイン領域、第２導電型の第２ゲート領域および第２
ゲート端子を含み、上記抵抗性素子が、第１導電型の第
３ソース領域、第１導電型の第３ドレイン領域、第２導
電型の第３ゲート領域および第３ゲート端子を含んでい
る構成である。
【００４１】これによって、抵抗性素子の第３ゲート領
域の導電型が第１および第２トランジスタの第１および
第２ゲート領域の導電型と同じであるので、第１ドレイ
ン領域と第３ソース領域との共通化および第２ソース領
域と第３ドレイン領域との共通化を図ることができる。
したがって、半導体回路素子の構造の簡素化を図ること
ができるという効果を奏する。
域の導電型が第１および第２トランジスタの第１および
第２ゲート領域の導電型と同じであるので、第１ドレイ
ン領域と第３ソース領域との共通化および第２ソース領
域と第３ドレイン領域との共通化を図ることができる。
したがって、半導体回路素子の構造の簡素化を図ること
ができるという効果を奏する。
【００４２】本発明の請求項４に係る半導体回路素子
は、請求項３に係る半導体回路素子において、上記第３
ゲート端子への入力と上記第１および第２ゲート端子へ
の入力とが分離されているので、第１および第２トラン
ジスタの入力ゲート容量が最小限に抑えられる。したが
って、消費電力の増大をより一層抑えることができ、請
求項１の半導体回路素子が奏する効果を高めることがで
きる。
は、請求項３に係る半導体回路素子において、上記第３
ゲート端子への入力と上記第１および第２ゲート端子へ
の入力とが分離されているので、第１および第２トラン
ジスタの入力ゲート容量が最小限に抑えられる。したが
って、消費電力の増大をより一層抑えることができ、請
求項１の半導体回路素子が奏する効果を高めることがで
きる。
【図１】本発明の実施の一形態に係る半導体回路素子の
構造を示す断面図である。
構造を示す断面図である。
【図２】上記半導体回路素子の構成を示す回路図であ
る。
る。
【図３】本発明の実施の一形態に係る実施例およびこの
実施例に対する比較例の半導体回路素子のドレイン−ソ
ース間電圧とドレイン電流との関係を示すグラフであ
る。
実施例に対する比較例の半導体回路素子のドレイン−ソ
ース間電圧とドレイン電流との関係を示すグラフであ
る。
【図４】従来の半導体回路素子の構造を示す断面図であ
る。
る。
【図５】図４の半導体回路素子の構成を示す回路図であ
る。
る。
【図６】図４の半導体回路素子のドレイン−ソース間電
圧とドレイン電流との関係を示すグラフである。
圧とドレイン電流との関係を示すグラフである。
１ バックオキサイド
２ 第１Ｐ- ゲート領域（第１ゲート領域）
３ 第２Ｐ- ゲート領域（第２ゲート領域）
４ 第３Ｐ- ゲート領域（第３ゲート領域）
５ 第１ｎ+ 中間領域５（第１ドレイン領域、第３ソ
ース領域） ６ 第２ｎ+ 中間領域６（第２ソース領域、第３ドレ
イン領域） １０ 端子（第１ゲート端子） １１ 端子（第２ゲート端子） １２ 端子（第３ゲート端子） １３ ｎ+ ソース領域（第１ソース領域） １４ ｎ+ ドレイン領域（第２ドレイン領域） Ｑ1 Ｎｃｈトランジスタ（第１トランジスタ） Ｑ2 Ｎｃｈトランジスタ（第２トランジスタ） Ｑ3 Ｎｃｈトランジスタ（抵抗性素子）
ース領域） ６ 第２ｎ+ 中間領域６（第２ソース領域、第３ドレ
イン領域） １０ 端子（第１ゲート端子） １１ 端子（第２ゲート端子） １２ 端子（第３ゲート端子） １３ ｎ+ ソース領域（第１ソース領域） １４ ｎ+ ドレイン領域（第２ドレイン領域） Ｑ1 Ｎｃｈトランジスタ（第１トランジスタ） Ｑ2 Ｎｃｈトランジスタ（第２トランジスタ） Ｑ3 Ｎｃｈトランジスタ（抵抗性素子）
Claims (4)
- 【請求項１】絶縁性基板上に形成されたＭＯＳ型トラン
ジスタを含む半導体回路素子において、 上記ＭＯＳ型トランジスタであってゲート入力が共通化
された第１および第２トランジスタと、 上記第１および第２トランジスタの間に直列に接続さ
れ、低電位側の上記第１トランジスタのオン抵抗以上の
抵抗値を有し、上記第１および第２トランジスタに印加
されるゲートバイアスを均等化する抵抗性素子とを備え
ていることを特徴とする半導体回路素子。 - 【請求項２】上記抵抗性素子がＭＯＳ型トランジスタに
より形成されていることを特徴とする請求項１に記載の
半導体回路素子。 - 【請求項３】上記第１トランジスタが、ソース端子を有
する第１導電型の第１ソース領域、第１導電型の第１ド
レイン領域、第１導電型と逆の第２導電型の第１ゲート
領域および第１ゲート端子を含み、 上記第２トランジスタが、第１導電型の第２ソース領
域、ドレイン端子を有する第１導電型の第２ドレイン領
域、第２導電型の第２ゲート領域および第２ゲート端子
を含み、 上記抵抗性素子が、第１導電型の第３ソース領域、第１
導電型の第３ドレイン領域、第２導電型の第３ゲート領
域および第３ゲート端子を含んでいることを特徴とする
請求項２に記載の半導体回路素子。 - 【請求項４】上記第３ゲート端子への入力と上記第１お
よび第２ゲート端子への入力とが分離されていることを
特徴とする請求項３に記載の半導体回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03019498A JP3396616B2 (ja) | 1998-02-12 | 1998-02-12 | 半導体回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03019498A JP3396616B2 (ja) | 1998-02-12 | 1998-02-12 | 半導体回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233779A JPH11233779A (ja) | 1999-08-27 |
| JP3396616B2 true JP3396616B2 (ja) | 2003-04-14 |
Family
ID=12296955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03019498A Expired - Fee Related JP3396616B2 (ja) | 1998-02-12 | 1998-02-12 | 半導体回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3396616B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906344B2 (en) | 2001-05-24 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding plural overlapping electrodes |
-
1998
- 1998-02-12 JP JP03019498A patent/JP3396616B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11233779A (ja) | 1999-08-27 |
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