JP2603018B2

JP2603018B2 - Ｅｐｒｏｍおよびその製造方法

Info

Publication number: JP2603018B2
Application number: JP3338948A
Authority: JP
Inventors: 典章佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-12-20
Filing date: 1991-12-20
Publication date: 1997-04-23
Anticipated expiration: 2012-04-23
Also published as: JPH0541526A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、より
詳しくは、ＦＡＭＯＳ（floating gate avalanche inje
ction MOS)型セルを有するＥＰＲＯＭ(erasable-progra
mmable read-only memory)およびその製造方法に関す
る。

【０００２】

【従来の技術】ＥＰＲＯＭでは、ＲＯＭ全体の高集積化
と共にセルの微細化が図られている。ＥＰＲＯＭセルの
微細化には、アイソレーション領域の微細化も必要であ
る。従来、ＥＰＲＯＭセルに書き込みを行う時には、Ｄ
ＲＡＭやＳＲＡＭのような他のメモリー装置よりも高い
書き込み電圧（約１２ボルト）をワード線であるコント
ロールゲートに、印加する。その際に、図１、図２およ
び図３に示すような従来のＥＰＲＯＭセルでは、破線矢
印ａまたはｂの箇所に隣のセルとの間で寄生フィールド
トランジスタ（すなわち、アイソレーション不良）を生
じることがある。このような寄生トランジスタは書き込
みの失敗や読出エラーの原因となるので、ＥＰＲＯＭの
正常な動作を行うには、この寄生トランジスタ動作よる
リークを防止する必要がある。図１が従来のＥＰＲＯＭ
の概略平面図であり、図２が図１中のII−ＩＩ線での概
略断面図であり、そして図３が図１中のIII-III 線での
概略断面図である。

【０００３】この従来のＥＰＲＯＭ（図１〜図３）で
は、１はｐ型シリコン（Ｓｉ）単結晶基板１、２はSiO₂
のフィールド絶縁層（酸化膜）、３はフローティングゲ
ート、４は層間絶縁層（キャパシタの誘電体膜）、５は
ワード線であるコントロールゲート、６は層間絶縁層、
７はビット線である。Ｓｉ基板１とフローティングゲー
ト３との間にゲート絶縁層８があり、ｎ⁺型のソース領
域９およびドレイン領域１０がＳｉ基板１内に設けら
れ、そしてコンタクトホール１１にてビット線７がドレ
イン領域１０にコンタクトとしている。

【０００４】寄生トランジスタの発生すなわちリーク電
流発生を防止するためには、フィールド絶縁層における
アイソレーションの働きを改善することであり、そのた
めには、次の３つの方法がある。図４に示すように、第
１の方法はフィールド絶縁層の厚さを厚くすることであ
り（Ａ）、第２の方法はフィールド絶縁層の下に形成す
るチャネルカット層（ｐ⁺型領域）の濃度を高める（従
来の３×１０¹³cm^-2を５×１０¹³cm^-2にする）ことであ
り（Ｂ）、および第３の方法はチャネルカット層の中央
部にさらに不純物濃度を高めた高濃度チャネルカット層
（ｐ⁺⁺領域）を付加形成することである（Ｃ）。

【０００５】

【発明が解決しようとする課題】上述の第１の方法にお
いて、ワード線に約１２ボルトを印加して書き込みを行
う場合に、マージン（安全率）を考慮して、寄生トラン
ジスタの閾値電圧Ｖthが１７ボルト以上になるようにフ
ィールド酸化層の厚さを約６３０nm以上にする必要があ
る。このような厚いフィールド酸化層を熱酸化法で形成
すると、バーズビークが片側で約３００nm幅、両側で約
６００nm幅で生じるために、フィールド酸化層幅の低減
（微細化）が阻まれる。フィールド絶縁層の厚さを薄く
すれば、バーズビークを小さくできるが、寄生トランジ
スタの閾値電圧が小さくなり、該寄生トランジスタが発
生し易くなる。さらに、フィールド酸化層を厚くする
と、後工程でのビット線（金属配線）形成で段差が大き
くなり、ステップカバレッジが悪化し、配線不良（断
線、抵抗増大）などの障害を招く。

【０００６】チャネルカット層のドーズ濃度を全体的に
高める第２の方法では、熱処理によって不純物が横方向
にも不本意に拡散して、バーズビークを越えてチャネル
カット層（不純物拡散領域）が広がり、デバイス形成領
域１８内に張り出してしまう。このために、ゲート幅が
小さくなり（即ち、狭チャネル効果を招き）、ＥＰＲＯ
ＭセルのＭＯＳトランジスタの閾値電圧Ｖthが変動する
ことになる。

【０００７】チャネルカット層中央部に高濃度領域を形
成する第３の方法では、寄生トランジスタのＶthを十分
高められるものの、高濃度領域の幅だけアイソレーショ
ン領域（即ち、フィールド酸化層）の幅が大きくなり、
微細化を妨げてしまう。さらに、ＥＰＲＯＭの微細化を
妨げる要因として、フローティングゲートのパターニン
グを独立工程で行うことが挙げられる。同じ（ひとつ
の）コントロールゲート（ワード線）５の下にありかつ
隣あったセルのフローティングゲートを、図５に示すよ
うに、フィールド絶縁（酸化）層２の上での導電性層の
選択エッチングによる幅Ｌのエッチング除去によって分
離している。このようにフローティングゲート３をフィ
ールド絶縁層２の上まで延在させるのは、フローティン
グゲート３とコントロールゲート５とで挟まれる層間絶
縁層４のキャパシタ容量（Ｃ１）を大きくして、フロー
ティングゲート３とＳｉ基板１とで挟まれたゲート絶縁
層８のキャパシタ容量（Ｃ２）よりも大きくして、Ｃ１
／Ｃ２の比を大きくするためである。このＣ１／Ｃ２の
比を大きくすることによって、書き込み時や、読出し時
のフローティングゲートとＳｉ基板との間の実効的な電
圧を大きくし、書き込みと読出とが確実に行える。しか
しながら、フローティングゲート３の延在は、フィール
ド絶縁層２を長くすることになるので、微細化にとって
好ましくない。そして、このパターニングの際には、フ
ィールド絶縁層２の端部からフローティングゲート３の
端部までの距離Ｄの重ね合わせ余裕（位置合わせ余裕）
を、ステッパの位置合わせ精度を考慮して、例えば、
０．３μｍ程とる必要があり、さらに、エッチング幅Ｌ
は露光・エッチング技術で決まる最小パターニング幅程
度（約０．４μｍ）までしか小さく出来ず、フィールド
絶縁層幅は１μｍ程度が必要となり、縮小（微細化）の
限界要因となっている。

【０００８】本発明の目的は、寄生トランジスタの発生
を招くことなくアイソレーション領域（フィールド絶縁
層）の微細化を可能にするＥＰＲＯＭおよびその製造方
法を提供することである。

【０００９】

【課題を解決するための手段】上述の目的が、半導体基
板と、該半導体基板のデバイス形成領域を画定するフィ
ールド絶縁層と、該デバイス形成領域の上に形成された
ゲート絶縁層と、該ゲート絶縁層および該フィールド絶
縁層の上に形成されたフローティングゲートと、該フィ
ールド絶縁層の中央部にて半導体基板内へ延びるトレン
チ絶縁層であって、該トレンチ絶縁層の一方の側面と前
記フローティングゲートの端面とが一致する該トレンチ
絶縁層と、該フローティングゲートを覆うように形成さ
れた第１層間絶縁層と、該第１層間絶縁層の上に形成さ
れかつ該フローティングゲートに対応する位置にあるコ
ントロールゲートと、該コントロールゲートを含めて全
面に形成された第２層間絶縁層と、該フローティングゲ
ートおよびコントロールゲートを横断するように該第２
絶縁層の上に形成されたビット線と、を含んでなるＥＰ
ＲＯＭによって達成される。

【００１０】更に、上述の他の目的が、下記工程（ア）
〜（サ）：（ア）半導体基板の表面にデバイス形成領域
を画定するフィールド絶縁層を形成する工程、（イ）該
デバイス形成領域の表面上にゲート絶縁層を形成する工
程、（ウ）全面に第１導電層を形成する工程、（エ）該
第１導電層および該フィールド絶縁層を貫通して該半導
体基板内に達するトレンチを開口する工程と、（オ）該
トレンチを絶縁物で埋める工程と、（カ）該第１導電層
を被う第１層間絶縁層を形成する工程と、（キ）全面に
第２導電層を形成する工程と、（ク）該第２導電層、第
１層間絶縁層および第１導電層を選択的にエッチングし
てフローティングゲートおよびコントロールゲートを形
成する工程と、（ケ）該半導体基板に不純物イオンを注
入してソース・ドレイン領域を形成する工程と、（コ）
全面に第２層間絶縁層を形成する工程と、（サ）該フロ
ーティングゲートおよびコントロールゲートを横断する
ように該第２絶縁層の上にビット線を形成する工程と、
を含んでなるＥＰＲＯＭの製造方法によって達成され
る。

【００１１】

【作用】本発明では、従来のフィールド絶縁層によるア
イソレーションにトレンチアイソレーションを付加し、
しかもフローティングゲートの端面とトレンチの端面と
をセルフアライン方式で一致させている。フィールド絶
縁層の中央位置にトレンチ絶縁層を付加形成するので、
フィールド絶縁層の表面からトレンチ絶縁層底部までの
距離が大きくなり、これら絶縁層の下をリーク電流が流
れるのを妨げることになり、即ち、寄生トランジスタの
発生を防止することができる。この距離が従来のフィー
ルド絶縁層の厚さ以上であれば、フィールド絶縁層の厚
さを従来よりも減らすことができ、したがって、バーズ
ビークを小さくすることができ、フィールド絶縁層の幅
も小さく出来る。

【００１２】フローティングゲートの形状をトレンチお
よびコントロールゲートのそれぞれとセルフアライン方
式で規定できるので、これらの間に位置合わせずれがな
く、位置合わせ余裕をとる必要がない。このことは絶縁
層アイソレーションの微細化に適している。また、フロ
ーティングゲートの面積は従来と変わることなく、アイ
ソレーション形成できるので、キャパシタ容量比（Ｃ１
／Ｃ２）は従来通りである。

【００１３】

【実施例】以下、添付図面を参照して、本発明の実施態
様例および比較例によって本発明を詳細に説明する。図
６は本発明の基本を説明するＥＰＲＯＭの部分断面図で
あり、図７は本発明に係るＥＰＲＯＭの概略平面図であ
り、および、図８（ａ）および（ｂ）は図７での線Ａ−
Ａおよび線Ｂ−Ｂでの概略断面図である。なお、従来説
明にて用いた参照番号と同じ参照番号は同じ部材ないし
同等部材をしめす。

【００１４】図面上で図６と従来の図５とは類似してお
り、図７と従来の図１とは類似しており、そして、図８
（ａ）および（ｂ）と従来の図２および図３とは類似し
ており、本発明のＥＰＲＯＭと従来のものとの基本的な
相違は、本発明ではフィールド絶縁層２の中央部に（セ
ルとセルとの間に）、トレンチに絶縁物を充填したトレ
ンチ絶縁層２１が形成されている。

【００１５】これらの図面に示すように、ｐ型シリコン
（Ｓｉ）基板１の表面にSiO₂の厚いフィールド絶縁層
（酸化膜）２とデバイス形成領域１８にSiO₂の薄いゲー
ト絶縁層８とが形成されている。これら絶縁層２および
８の上に、ポリシリコンのフローティングゲート３、キ
ャパシタ誘電体層のSiO₂の薄い第１層間絶縁層４および
コントロールゲートであるワード線５が順次形成されて
いる。そして、全面に第２層間絶縁層６を形成し、その
上にアルミニウム（Ａｌ）などのビット線７をワード線
５に対して直角に形成されている。Ｓｉ基板１のデバイ
ス形成領域１８にはＭＯＳトランジスタのソース領域９
およびドレイン領域１０が形成され、ビット線７がコン
タクトホール１１にてドレイン領域１０にコンタクトし
ている。

【００１６】本発明によると、トレンチアイソレーショ
ンとして働くトレンチ絶縁層２１がフィールド絶縁層２
の中央部で下方にＳｉ基板１内へ延びており、このトレ
ンチ絶縁層２１の側面とフローティングゲート３の端面
とが、図６および図８（ａ）に示すように、一致してい
る。これは、トレンチの形成をフローティングゲート３
の端面形成とセルフアライン方式で行うことで達成され
る。さらに、フローティングゲート３の長手方向側面お
よびコントロールゲート５の長手方向側面とが、図７お
よび図８（ｂ）に示すように、セルフアランイ方式で形
成されるので、一致している。したがって、フローティ
ングゲートのみのためのパターニング工程は省略されて
いる。

【００１７】トレンチアイソレーションを有効に利用す
るために、トレンチ絶縁層２１のフィールド絶縁層２の
下面より延びる深さＤ（図６）がフィールド絶縁層２の
厚さＨ以上であること（Ｄ≧Ｈ）が好ましい。フィール
ド絶縁層３の厚さとトレンチ絶縁層２１の深さとの合計
（Ｈ＋Ｄ）が従来のフィールド絶縁層厚さ以上であれ
ば、従来程度の寄生トランジスタの発生防止のアイソレ
ーション効果を有する。従って、フィールド絶縁層２の
厚さを従来よりも薄くすることが可能となり、バーズビ
ークを小さくすることが出来る。

【００１８】さらに、トレンチ絶縁層２１を囲むＳｉ基
板部分にチャネルカット層２２（図６）を形成すること
によってリーク電流防止作用を高めることができる。こ
のために、フィールド絶縁層２の下のチャネルカット層
２３の濃度を従来よりも下げることができる。場合によ
っては、チャネルカット層２３を形成しなくとも良い。
これらのことは、チャネルカット層のデバイス形成領域
への拡散拡張を低減することを可能にし、狭チャネル効
果を招くの防止できる。

【００１９】以下、図７〜図１５を参照して、本発明に
係るＥＰＲＯＭが次のようにして製造される。図９
（ａ）〜図１５（ａ）は図７での線Ａ−Ａでの断面図で
あり、図９（ｂ）〜図１５（ｂ）は図７での線Ｂ−Ｂで
の断面図である。先ず、図９（ａ）および（ｂ）に示す
ように、１０Ω・cmのｐ型（１００）Ｓｉ基板１を用意
し、チャネルカット層のためにボロン（Ｂ⁺) をドーズ
量１×１０¹³／cm²で選択的にイオン注入する。通常の
選択酸化法によって、SiO₂のフィールド絶縁層２（厚さ
Ｈ：約２００nm）を形成する。図９（ｂ）は、フィール
ド絶縁層２で囲まれたデバイス形成領域１８内でのＳｉ
基板１の部分断面図である。この厚さは、従来のＥＰＲ
ＯＭのフィールド絶縁層よりも薄く、したがって、バー
ズビークも従来よりも小さい。フィールド絶縁層２の下
にチャネルカット層２３が同時に形成され、そのドーズ
量も従来の約３×１０¹⁵／cm²よりも少ない。

【００２０】図１０（ａ）および（ｂ）に示すように、
熱酸化法によってデバイス形成領域のＳｉ基板１の表面
を酸化して、SiO₂薄いゲート絶縁層（酸化膜）８（厚
さ：約１０nm）を形成する。次に、ｐ型不純物をドープ
した多結晶シリコンの第１導電層３Ａ（厚さ：約２００
nm）をＣＶＤ法によって全面に形成する。この第１導電
層は後工程にてパターニングされて、フローティングゲ
ート３となる。第１導電層３Ａの上にSiO₂マスク層２４
（厚さ：約５００nm）をＣＶＤ法によって形成する。

【００２１】図１１（ａ）および（ｂ）に示すように、
SiO₂マスク層２４の上にレジストを塗布し、露光・現像
して、トレンチ絶縁層に相当するパターン開口２６を有
するレジストマスク層２５を形成する。このレジスト層
２５をマスクとして、反応性イオンエッチング、ＲＩ
Ｅ）法によってSiO₂マスク層２４、多結晶シリコン層３
Ａおよびフィールド絶縁層２を順次エッチングして、ト
レンチ２７を形成する。

【００２２】次に、レジストマスク層２５を除去した後
で、SiO₂層２４をマスクとして、図１２（ａ）および
（ｂ）に示すように、ＲＩＥ法によってＳｉ基板１をエ
ッチングして、トレンチ２７をさらに深くする。トレン
チのＳｉ基板１の部分の深さＤ（図６）は約２００nmで
ある。ボロンのイオン注入を行って、トレンチ２７から
Ｓｉ基板１にボロンをドーズ量８×１０¹²／cm²でドー
プし、チャネルカット層２３を形成する。SiO₂マスク層
２４をエッチング除去する。

【００２３】図１３（ａ）および（ｂ）に示すように、
トレンチ２７内にＣＶＤ法によりSiO₂（またはＰＳＧ等
の絶縁物）を埋め込む。この場合に、SiO₂を全面に形成
し、該トレンチ以外のSiO₂をエッチング除去して、トレ
ンチ２７をSiO₂で充填し、トレンチ絶縁層２１を形成す
る。そして、多結晶シリコン層３Ａを熱酸化して、SiO₂
の第１層間絶縁層４（厚さ：約１００nm）を形成する。
この絶縁層４はキャパシタの誘電体層として働く。

【００２４】次に、図１４（ａ）および（ｂ）に示すよ
うに、絶縁層４の上にｐ型不純物をドープした多結晶シ
リコンの第２導電層５Ａ（厚さ：約１５０nm）をＣＶＤ
法によって全面に形成する。この第２導電層は後工程に
てパターニングされて、コントロールゲート５となる。
図１５（ａ）および（ｂ）に示すように、第２導電層５
Ａの上にレジストを塗布し、露光・現像して、コントロ
ールゲート（ワード線）パターンのレジストマスク層２
８を形成する。このレジスト層をマスクとして、反応性
イオンエッチング、ＲＩＥ）法によって第２導電層５
Ａ、第１層間絶縁層４および第１導電層３Ａを順次エッ
チングして、コントロールゲート５およびフローティン
グゲート３を完成する。この時、図７に示すように、コ
ントロールゲート５は複数のフローティングゲート３を
覆っており、そして、フローティングゲート３の長手方
向側面はコントロールゲート５の長手方向側面とセルフ
アライン方式で規定される。ｎ型不純物（砒素または
燐）をイオン注入法でＳｉ基板１にドープして（例え
ば、砒素（Ａｓ）イオンを４×１０¹⁵/cm²のドーズ量で
イオン注入して）、ソース領域９およびドレイン領域１
０を形成する。

【００２５】次に、図８（ａ）および（ｂ）に示すよう
に、SiO₂又はＰＳＧの第２層間絶縁層６（厚さ：約５０
０nm）をＣＶＤ法によって全面に形成する。この絶縁層
６をＲＩＥ法で選択的にエッチングしてコンタクトホー
ル１１（例えば、サイズ：0.８μｍ×0.８μｍ）を明
け、ドレイン領域１０の一部表出させる。それから、絶
縁層６の上にアルミニウムなどの第２導電層（厚さ：７
００μｍ）をスパッタリング法で形成し、パターニング
して、ビット線７を形成する。このようにして、ＥＰＲ
ＯＭが得られる。

【００２６】図１６は、本発明に係る第２の実施態様例
のＥＰＲＯＭの概略平面図であり、この場合には、ひと
つの（長い）トレンチ絶縁層がワード線５毎の複数の
（短い）トレンチ絶縁層２１Ａに分けられている。トレ
ンチを形成するために、レジストマスク層を図１１
（ａ）に示したように形成する際に、トレンチパターン
開口が細くかつ長いと、現像した後の細い長い開口形状
に、幅の変動やレジストの髭残りなどの問題が生じ易
い。そこで、トレンチパターン開口を短くすることによ
って精度良い形状を得ることができるので、歩留り向
上、信頼性の向上に寄与する。

【００２７】

【発明の効果】以上説明したように、トレンチ絶縁層の
採用およびトレンチ絶縁層とフローティングゲートとの
セルフアラインによって、フィールド絶縁層を薄くし、
バーズビークを小さくして、絶縁層アイソレーションの
幅を従来よりも短くでき、微細化に寄与する。例えば、
フィールド絶縁層の厚さを２００nmとし、トレンチ絶縁
層の幅を２００nmとすれば、絶縁層アイソレーション幅
を４００nmまで小さくすることが見込める。本発明では
チャネルカット層の不所望の拡散拡大を回避できるの
で、狭チャネル効果を防止できる。さらに、ＭＯＳトラ
ンジスタのソース・ドレイン領域と接するチャネルカッ
ト層の不純物濃度を低くできるので、ソース・ドレイン
領域と基板との間の寄生容量が低下し、読み出し速度が
速まる。

【図面の簡単な説明】

【図１】従来のＥＰＲＯＭの概略平面図である。

【図２】図１での線II−IIでの断面図である。

【図３】図１での線III −III での断面図である。

【図４】アイソレーションを説明する従来のＥＰＲＯＭ
の概略部分断面図である。

【図５】ワード線方向での従来のＥＰＲＯＭの概略部分
断面図である。

【図６】ワード線方向での本発明に係るＥＰＲＯＭの概
略部分断面図である。

【図７】本発明に係るＥＰＲＯＭの概略平面図である。

【図８】（ａ）は図７での線Ａ−Ａ（ワード線方向）で
の断面図であり、（ｂ）は線Ｂ−Ｂ（ビット線方向）で
の断面図である。

【図９】Ｓｉ基板を熱酸化してフィールド絶縁層を形成
する工程でのＥＰＲＯＭの概略断面図であって、（ａ）
はワード線方向で、（ｂ）はビット線方向での断面図で
ある。

【図１０】第１導電層および絶縁マスク層を形成する工
程でのＥＰＲＯＭの概略断面図であって、（ａ）はワー
ド線方向で、（ｂ）はビット線方向での断面図である。

【図１１】レジストマスク層形成およびトレンチ形成の
工程でのＥＰＲＯＭの概略断面図であって、（ａ）はワ
ード線方向で、（ｂ）はビット線方向での断面図であ
る。

【図１２】トレンチ完成形成の工程でのＥＰＲＯＭの概
略断面図であって、（ａ）はワード線方向で、（ｂ）は
ビット線方向での断面図である。

【図１３】トレンチ埋め込みおよび第１層間絶縁層形成
の工程でのＥＰＲＯＭの概略断面図であって、（ａ）は
ワード線方向で、（ｂ）はビット線方向での断面図であ
る。

【図１４】第２導電層を形成する工程でのＥＰＲＯＭの
概略断面図であって、（ａ）はワード線方向で、（ｂ）
はビット線方向での断面図である。

【図１５】コントロールゲートおよびフローティングゲ
ートの形成工程でのＥＰＲＯＭの概略断面図であって、
（ａ）はワード線方向で、（ｂ）はビット線方向での断
面図である。

【図１６】本発明に係る第２実施態様例のＥＰＲＯＭの
概略平面図である。

【符号の説明】

１…Ｓｉ基板２…フィールド絶縁層３…フローティングゲート３Ａ…第１導電層４…第１層間絶縁層５…コントロールゲート５Ａ…第２導電層６…第２層間絶縁層７…ビット線９…ソース領域１０…ドレイン領域１１…コンタクトホール１８…デバイス形成領域２１、２１Ａ…トレンチ絶縁層２２、２３…チャネルカット層２５…レジストマスク層２７…トレンチ

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板（１）と、前記半導体基板（１）のデバイス形成領域（１８）を画
定するフィールド絶縁層（２）と、前記デバイス形成領域（１８）の上に形成されたゲート
絶縁層（８）と、前記ゲート絶縁層（８）および前記フィールド絶縁層
（２）の上に形成されたフローティングゲート（３）
と、前記フィールド絶縁層（２）の中央部にて前記半導体基
板（１）内へ延びるトレンチ絶縁層（２１）であって、
該トレンチ絶縁層の一方の側面と前記フローティングゲ
ート（３）の端面とが一致する該トレンチ絶縁層（２
１）と、前記フローティングゲート（３）を覆うように形成され
た第１層間絶縁層（４）と、前記第１層間絶縁層（４）の上に形成されかつ前記フロ
ーティングゲート（３）に対応する位置にあるコントロ
ールゲート（５）と、前記コントロールゲート（５）を含めて全面に形成され
た第２層間絶縁層（６）と、前記フローティングゲート（３）および前記コントロー
ルゲート（５）を横断するように前記第２層間絶縁層
（６）の上に形成されたビット線（７）と、を含んでなるＥＰＲＯＭ。
【請求項２】前記半導体基板（１）がシリコン単結晶
基板であり、前記フィールド絶縁層（２）、ゲート絶縁
層（８）および第１層間絶縁層（４）がSiO₂層であるこ
とを特徴とする請求項１記載のＥＰＲＯＭ。
【請求項３】前記フローティングゲート（３）および
コントロールゲート（５）が多結晶シリコン層であり、
前記コントロールゲートは前記フローティングゲートの
真上で延在することを特徴とする請求項１記載のＥＰＲ
ＯＭ。
【請求項４】前記フローティングゲート（３）の長手
方向端面が前記コントロールゲート（５）の長手方向端
面と一致することを特徴とする請求項３記載のＥＰＲＯ
Ｍ。
【請求項５】前記トレンチ絶縁層（２１）の前記フィ
ールド絶縁層（２）から前記半導体基板（１）内へ延び
る深さが、前記フィールド絶縁層（２）の厚さ以上の長
さであることを特徴とする請求項１記載のＥＰＲＯＭ。
【請求項６】下記工程（ア）〜（サ）：（ア）半導体基板（１）の表面にデバイス形成領域（１
８）を画定するフィールド絶縁層（２）を形成する工
程、（イ）前記デバイス形成領域（１８）の表面上にゲート
絶縁層（８）を形成する工程、（ウ）全面に第１導電層（３Ａ）を形成する工程、（エ）前記第１導電層および前記フィールド絶縁層を貫
通して前記半導体基板内に達するトレンチ（２７）を開
口する工程と、（オ）前記トレンチ（２７）を絶縁物で埋める工程と、（カ）前記第１導電層（３Ａ）を覆う第１層間絶縁層
（４）を形成する工程と、（キ）全面に第２導電層（５Ａ）を形成する工程と、（ク）前記第２導電層（５Ａ）、第１層間絶縁層（４）
および第１導電層（３Ａ）を選択的にエッチングしてフ
ローティングゲート（３）およびコントロールゲート
（５）を形成する工程と、（ケ）前記半導体基板（１）に不純物イオンを注入して
ソース・ドレイン領域（９、１０）を形成する工程と、（コ）全面に第２層間絶縁層（６）を形成する工程と、（サ）前記フローティングゲートおよびコントロールゲ
ートを横断するように前記第２絶縁層（６）の上にビッ
ト線（７）を形成する工程と、を含んでなるＥＰＲＯＭの製造方法。
【請求項７】前記第１導電層（３Ａ）が多結晶シリコ
ンで作られ、該多結晶シリコンの第１導電層を熱酸化す
ることによって前記第１層間絶縁層（４）を形成するこ
とを特徴とする請求項６記載の製造方法。
【請求項８】前記トレンチを開口する工程が、（シ）前記第１導電層（３Ａ）の上に絶縁層（２４）を
形成する工程と、（ス）前記絶縁層の上にレジストマスク層（２５）を形
成する工程と、（セ）前記レジストマスク層（２５）をマスクとして、
前記絶縁層（２４）、第１導電層（３Ａ）およびフィー
ルド絶縁層（２）を選択的にエッチングする工程と、（ソ）前記レジストマスク層（２５）を除去する工程
と、（タ）前記絶縁層（２４）をマスクとして、前記半導体
基板（１）を選択的にエッチングして前記トレンチ（２
７）を完成する工程と、（チ）前記絶縁層（２４）をエッチング除去する工程
と、からなることを特徴とする請求項６記載の製造方法。
【請求項９】前記第２導電層（５Ａ）、第１層間絶縁
層（４）および第１導電層（３Ａ）を選択的にエッチン
グする際に、前記第２導電層の上に別のレジストマスク
層を形成して、該レジストマスク層をマストとしてこれ
らの層を同じパターンにエッチングすることを特徴とす
る請求項６記載の製造方法。