JPS63318780A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS63318780A JPS63318780A JP15464687A JP15464687A JPS63318780A JP S63318780 A JPS63318780 A JP S63318780A JP 15464687 A JP15464687 A JP 15464687A JP 15464687 A JP15464687 A JP 15464687A JP S63318780 A JPS63318780 A JP S63318780A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置およびその製造方法に関するもので
ある。
ある。
従来の技術
従来の電界効果型（以下ＭＯＳ型と略す）半導体装置は
第２図に示すように半導体基板１上に分離酸化膜２１．
ゲート酸化膜２２およびゲート電極２３を形成した後、
半導体基板にソースおよびドレイン領域２４を形成する
。全面に眉間絶縁膜２６を形成したのち、前記ソースお
よびドレイン゛ 領域上の層間絶縁膜を選択的に除去し
、金属配線層２６を形成し、ソースおよびドレインの接
続配線層２６とする。前記接続配線層２６は半導体基板
上を配線し、他のＭＯ８型半導体装置など他の素子と接
続する。
第２図に示すように半導体基板１上に分離酸化膜２１．
ゲート酸化膜２２およびゲート電極２３を形成した後、
半導体基板にソースおよびドレイン領域２４を形成する
。全面に眉間絶縁膜２６を形成したのち、前記ソースお
よびドレイン゛ 領域上の層間絶縁膜を選択的に除去し
、金属配線層２６を形成し、ソースおよびドレインの接
続配線層２６とする。前記接続配線層２６は半導体基板
上を配線し、他のＭＯ８型半導体装置など他の素子と接
続する。
発明が解決しようとする問題点
上述した従来のＭＯ８型半導体装置においては半導体基
板表面にソースおよびドレイン領域を形成し、かつソー
スおよびドレイン電極との接続部を形成するため、半導
体基板表面での占有面積が大きく、高密度化の妨げとな
っている。また、ソースおよびドレインの接続配線がＭ
Ｏ８型半導体装置上に配線されるため、ゲート電極との
変差部あるいは他の配線との変差部での断線が生じやす
いという欠点があった。
板表面にソースおよびドレイン領域を形成し、かつソー
スおよびドレイン電極との接続部を形成するため、半導
体基板表面での占有面積が大きく、高密度化の妨げとな
っている。また、ソースおよびドレインの接続配線がＭ
Ｏ８型半導体装置上に配線されるため、ゲート電極との
変差部あるいは他の配線との変差部での断線が生じやす
いという欠点があった。
問題点を解決するための手段
本発明は上記問題点を解決するため、半導体基板上にゲ
ート電極を形成したのち、半導体基板に開孔部を形成し
ソースおよびドレイン領域を前記開孔部の側壁で、かつ
前記ゲート電極の下部に形成し、ソースおよびドレイン
電極との接続部を前記開孔部側壁に形成するとともに、
ソースおよびドレインの接続配線を前記半導体基板の開
孔部に埋込み形成することにより半導体装置を形成する
。
ート電極を形成したのち、半導体基板に開孔部を形成し
ソースおよびドレイン領域を前記開孔部の側壁で、かつ
前記ゲート電極の下部に形成し、ソースおよびドレイン
電極との接続部を前記開孔部側壁に形成するとともに、
ソースおよびドレインの接続配線を前記半導体基板の開
孔部に埋込み形成することにより半導体装置を形成する
。
作用
本発明によれば半導体基板に形成した開孔部の側壁にソ
ースおよびドレイン領域および金属配線との接続部を形
成するため、従来と異なシ半導体基板表面にソースおよ
びドレイン領域および接続部を形成する必要がなく、半
導体基板表面での半導体装置の占有面積が少なくて良い
。
ースおよびドレイン領域および金属配線との接続部を形
成するため、従来と異なシ半導体基板表面にソースおよ
びドレイン領域および接続部を形成する必要がなく、半
導体基板表面での半導体装置の占有面積が少なくて良い
。
またソースおよびドレインの接続配線を前記半導体基板
の開孔部に埋込み形成するため、半導体基板上の配線層
が少なくなシ、ゲート電極との交差部での断線および配
線層間での短絡が少なくなる。
の開孔部に埋込み形成するため、半導体基板上の配線層
が少なくなシ、ゲート電極との交差部での断線および配
線層間での短絡が少なくなる。
実施例
第１図にもとづいて本発明の一実施例を説明する。
一導電型半導体基板１に選択的に絶縁物膜からなる素子
分離層２を形成する。次に前記半導体基板１上にゲート
酸化膜３およびゲート電極となる多結晶硅素膜４および
窒化硅素膜６を形成する（第１図ム）。次に前記窒化硅
素膜６および多結晶硅素膜４に所定のパターンを形成（
第１図Ｂ）した後、高温酸化雰囲気中で加熱処理し、前
記多結晶硅素膜パターン側壁に二酸化硅素膜６を形成す
る（第１図Ｃ）。次に露出している前記ゲート酸化膜３
を食刻除去し、露出した半導体基板に開孔部７を形成す
る（第１図Ｄ）。次に全面に二酸化硅素膜などの絶縁物
膜８を形成した後、多結晶硅素膜４上および前記開孔部
７の上部すなわちゲート酸化膜直下の前記絶縁物膜８の
一部を除去し、多結晶硅素膜および前記開孔部上部の半
導体基板９を露出する（第１図Ｆ）。次に全面にダンゲ
ステン又はチタニウム等の高融点金属膜１０を形成した
後（第１図ｃｒ）高温処理を行なう。熱処理により前記
多結晶硅素膜および前記半導体基板の露出領域と前記高
融点金属膜が反応しシリサイド層１１．１２が形成され
る。前記半導体基板の露出領域９、即ち開孔部側壁に形
成されたシリサイド層１２をソース、ドレインとする。
分離層２を形成する。次に前記半導体基板１上にゲート
酸化膜３およびゲート電極となる多結晶硅素膜４および
窒化硅素膜６を形成する（第１図ム）。次に前記窒化硅
素膜６および多結晶硅素膜４に所定のパターンを形成（
第１図Ｂ）した後、高温酸化雰囲気中で加熱処理し、前
記多結晶硅素膜パターン側壁に二酸化硅素膜６を形成す
る（第１図Ｃ）。次に露出している前記ゲート酸化膜３
を食刻除去し、露出した半導体基板に開孔部７を形成す
る（第１図Ｄ）。次に全面に二酸化硅素膜などの絶縁物
膜８を形成した後、多結晶硅素膜４上および前記開孔部
７の上部すなわちゲート酸化膜直下の前記絶縁物膜８の
一部を除去し、多結晶硅素膜および前記開孔部上部の半
導体基板９を露出する（第１図Ｆ）。次に全面にダンゲ
ステン又はチタニウム等の高融点金属膜１０を形成した
後（第１図ｃｒ）高温処理を行なう。熱処理により前記
多結晶硅素膜および前記半導体基板の露出領域と前記高
融点金属膜が反応しシリサイド層１１．１２が形成され
る。前記半導体基板の露出領域９、即ち開孔部側壁に形
成されたシリサイド層１２をソース、ドレインとする。
次に、高融点金属膜１０の一部を選択的に除去してソー
ス、ドレイン電極とし、しかるのち前記露出半導体基板
側壁に形成したシリサイド層１２より下部の開孔部の高
融点金属膜１０上に二酸化硅素膜などの絶縁物膜１３を
埋込み形成する（第１図Ｈ）。こうして膜１ｏよりなる
ソース、ドレイン電極配線をソース、ドレイン領域によ
り下方に形成したＭＯＳ ）ランジスタが得られる。
ス、ドレイン電極とし、しかるのち前記露出半導体基板
側壁に形成したシリサイド層１２より下部の開孔部の高
融点金属膜１０上に二酸化硅素膜などの絶縁物膜１３を
埋込み形成する（第１図Ｈ）。こうして膜１ｏよりなる
ソース、ドレイン電極配線をソース、ドレイン領域によ
り下方に形成したＭＯＳ ）ランジスタが得られる。
発明の効果
以上のように、本発明によればソースおよびドレインを
半導体基板の開孔部の側壁にシリサイド層で形成するた
め、半導体基板表面での占有面積が少なく、かつ浅い接
合を有するソースおよびドレイン領域を形成することが
でき、高密度が半導体集積回路を構成することができる
。また半導体基板に形成した開孔部にソースおよびドレ
イン電極接続配線である高融点金属膜を埋込み形成する
ため、半導体基板上に形成する配線層が少なく、したが
ってゲート電極との交差および他の配線との交差が少な
いため断線およびショートが少なく歩留の高い半導体集
積回路を形成することができる。
半導体基板の開孔部の側壁にシリサイド層で形成するた
め、半導体基板表面での占有面積が少なく、かつ浅い接
合を有するソースおよびドレイン領域を形成することが
でき、高密度が半導体集積回路を構成することができる
。また半導体基板に形成した開孔部にソースおよびドレ
イン電極接続配線である高融点金属膜を埋込み形成する
ため、半導体基板上に形成する配線層が少なく、したが
ってゲート電極との交差および他の配線との交差が少な
いため断線およびショートが少なく歩留の高い半導体集
積回路を形成することができる。
第１図は本発明の一実施例を説明するための工程断面図
、第２図は従来例を説明するための工程断面図である。 １・・・・・・半導体基板、２，８，１３・・・・・・
絶縁物膜、３・・・・・・ゲート酸化膜、４・・・・・
・多結晶硅素膜、６・・・・・・窒化硅素膜、６・・・
・・・二酸化硅素膜、１０・・・・・・高融点金属膜、
１１，１２・・・・・・シリサイド層。
、第２図は従来例を説明するための工程断面図である。 １・・・・・・半導体基板、２，８，１３・・・・・・
絶縁物膜、３・・・・・・ゲート酸化膜、４・・・・・
・多結晶硅素膜、６・・・・・・窒化硅素膜、６・・・
・・・二酸化硅素膜、１０・・・・・・高融点金属膜、
１１，１２・・・・・・シリサイド層。
Claims (2)
- （１）電界効果型トランジスタのソースおよびドレイン
領域が半導体基板の一部に形成され、ソースおよびドレ
イン電極配線を前記ソースおよびドレイン領域より下方
に形成してなる半導体装置。 - （２）一導電型半導体基板上にゲート酸化膜および多結
晶硅素膜からなるゲート電極を選択的に形成し、前記ゲ
ート電極を食刻マスクとして、前記半導体基板を食刻し
、開孔部を形成する工程と、前記開孔部側壁に絶縁膜を
形成した後、前記ゲート電極に接した前記半導体基板の
側壁を露出する工程と全面に高融点金属を形成する工程
と、高温処理により、前記ゲート電極の多結晶硅素膜お
よび露出半導体基板と、前記高融点金属とのシリサイド
層を形成する工程を備え、前記高融点金属を選択的に食
刻し、前記半導体基板上のシリサイド層と接続された高
融点金属パターンを形成してなる半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154646A JPH0766967B2 (ja) | 1987-06-22 | 1987-06-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154646A JPH0766967B2 (ja) | 1987-06-22 | 1987-06-22 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63318780A true JPS63318780A (ja) | 1988-12-27 |
| JPH0766967B2 JPH0766967B2 (ja) | 1995-07-19 |
Family
ID=15588776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62154646A Expired - Lifetime JPH0766967B2 (ja) | 1987-06-22 | 1987-06-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766967B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170251A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60207367A (ja) * | 1984-03-31 | 1985-10-18 | Toshiba Corp | 相補型半導体装置の製造方法 |
-
1987
- 1987-06-22 JP JP62154646A patent/JPH0766967B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170251A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60207367A (ja) * | 1984-03-31 | 1985-10-18 | Toshiba Corp | 相補型半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766967B2 (ja) | 1995-07-19 |
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