KR100347685B1 - 스테틱 반도체 기억 장치 - Google Patents

스테틱 반도체 기억 장치 Download PDF

Info

Publication number
KR100347685B1
KR100347685B1 KR1019980039707A KR19980039707A KR100347685B1 KR 100347685 B1 KR100347685 B1 KR 100347685B1 KR 1019980039707 A KR1019980039707 A KR 1019980039707A KR 19980039707 A KR19980039707 A KR 19980039707A KR 100347685 B1 KR100347685 B1 KR 100347685B1
Authority
KR
South Korea
Prior art keywords
transistor
pair
word line
memory cell
transistors
Prior art date
Application number
KR1019980039707A
Other languages
English (en)
Other versions
KR19990081758A (ko
Inventor
히로따다 구리야마
시게노부 마에다
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR19990081758A publication Critical patent/KR19990081758A/ko
Application granted granted Critical
Publication of KR100347685B1 publication Critical patent/KR100347685B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 셀(1)은 n 웰(2)과 p 웰(3)을 구비한다. 메모리 셀(1) 상에 워드선(9c)이 연장되어 있고, n 웰(2)과 p 웰(3)은 워드선(9c)의 연장 방향으로 배치된다. 그리고, 워드선(9c)은 하나의 메모리 셀(1)에 대해 하나 설치되고, 금속에 의해 구성된다.

Description

스테틱 반도체 기억 장치{STATIC SEMICONDUCTOR MEMORY DEVICE}
본 발명은 스테틱 반도체 기억 장치(이하 간단히 「SRAM」이라고 칭함)에 관한 것이다.
일반적으로 SRAM의 메모리 셀은, 도 11에 도시된 바와 같이, n형 트랜지스터(4) 소자(Q1, Q2 : 억세스 트랜지스터, Q3, Q4 : 드라이버 트랜지스터)와, p 형 트랜지스터(2) 소자(Q5, Q6 : 로드 트랜지스터)를 합한 6개의 소자로 형성된다. 크로스 커플링시킨 2개의 기억 노드(19a, 19b)는 (H, L) 또는 (L, H)의 쌍안정 상태를 갖고, 소정의 전원 전압이 부여되고 있을 때에만 현상의 상태를 계속 유지한다.
데이타를 기록할 때는, 워드선을 선택하여 억세스 트랜지스터 Q1, Q2의 게이트(트랜스퍼 게이트)를 개방하고, 원하는 논리치에 따라 비트선쌍에 강제적으로 전압을 인가함으로써 플립플롭 상태를 설정한다. 데이타 판독시에는, 상기 트랜스퍼 게이트를 개방하고, 기억 노드(19a, 19b)의 전위를 비트선으로 전달한다. 또한, 도 11에는 판독 동작시에 비트선 부하(도시하지 않음)로부터 비트선 혹은/비트선을 통해 메모리 셀의 기억 노드(19a, 19b)의 Low측으로부터 접지선(GND 선)에 흐르는 셀 전류(20)가 도시되어 있다.
도 12에, 예를 들면 특개평8-186181호 공보에 개시된 타입의 SRAM의 메모리 셀의 레이아웃을 도시한다. 또, 설명의 편의상, 전원선, 접지선 및 비트선등의 도시는 생략한다.
도 12에 도시된 바와 같이, 메모리 셀(1) 내에는 n 웰(2)과 p 웰(3)이 인접하여 설치된다. n 웰(2) 내에는 로드 트랜지스터(Q5, Q6)가 형성된다. p 웰(3)내에는, 억세스 트랜지스터(Q1, Q2)와 드라이버 트랜지스터(Q3, Q4)가 형성된다.
메모리 셀(1) 상에는 1쌍의 워드선(17a, 17b)이 연장되어 있고, 드라이버 트랜지스터(Q3)의 게이트는 컨택트부(18a)를 통해 p형 불순물 영역과 접속되고, 컨택트부(18b)를 통해 n형 불순물 영역과 접속된다. 또한, 드라이버 트랜지스터(Q4)의 게이트는 컨택트부(18c)를 통해 p형 불순물 영역과 접속되고, 컨택트부(18d)를 통해 n형 불순물 영역과 접속된다.
도 12에 도시된 바와 같이, 워드선(17a, 17b)의 연장 방향으로 n 웰(2)과 p 웰(3)이 나열되므로, 메모리 셀(1)이 워드선 방향으로 길어진다. 이 때문에, 비트선등으로서 기능하는 금속 배선의 피치가 커진다. 그 뿐만 아니라, 금속 배선사이의 용량도 저감할 수 있고, 고속 동작 가능한 SRAM을 선택할 수 있다.
그러나, 상술된 바와 같이 메모리 셀(1)이 워드선(17a, 17b) 방향으로 길기 때문에, 메모리 셀을 매트릭스형으로 배치한 경우에 워드선(17a, 17b)이 길어진다. 그 때문에, 워드선에서의 신호 지연(이하, 「워드선 지연」이라고 칭함)이 생긴다고 하는 문제가 있었다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것이다. 본 발명의 목적은 워드선 방향으로 다른 도전형의 트랜지스터 형성 영역이 나열되는 타입의 메모리 셀을 갖는 SRAM에서 워드선 지연을 억제하는 것에 있다.
본 발명에 따른 SRAM은 하나의 국면에서는 메모리 셀과, 하나의 워드선과, 제1 및 제2 트랜지스터 영역을 구비한다. 메모리 셀에는, 1쌍의 억세스 트랜지스터와, 1쌍의 드라이버 트랜지스터와, 1쌍의 로드 트랜지스터가 형성된다. 워드선은 1쌍의 억세스 트랜지스터에 대해 설치된다. 제1 트랜지스터 영역에는, 1쌍의 로드 트랜지스터가 형성된다. 제2 트랜지스터 영역은 워드선의 연장 방향으로 제1 트랜지스터 영역과 인접하여 설치되고, 제2 트랜지스터 영역에는, 1쌍의 억세스 트랜지스터 및 1쌍의 드라이버 트랜지스터가 형성된다.
워드선 지연을 억제하도록 워드선을 저저항화하기 위해서는, 워드선을 금속 배선으로 하는 것을 생각할 수 있다. 그러나, 도 12에 도시된 종래 예에서는, 하나의 메모리 셀에 대해 2개의 워드선을 설치하고 또한 워드선의 연장 방향으로 P 웰과 N 웰이 배열되어 있으므로, 워드선을 금속 배선으로 하기 위해서는 메모리 셀의 짧은 변 방향으로 2개의 금속 배선을 형성할 필요가 있고, 금속 배선간 피치가 작아진다. 그 때문에, 금속 배선 형성이 곤란하고 또한 금속 배선간 용량이 증대한다. 이에 대해, 워드선을 하나로 함에 따라, 워드선을 용이하게 금속 배선으로 할 수 있고, 워드선의 저항을 저감할 수 있다. 이에 따라, 워드선 지연을 억제할 수 있다.
상기 워드선은 금속 배선인 것이 바람직하다. 이에 따라, 상술된 바와 같이 워드선 저항을 저감할 수 있고, 워드선 지연을 억제할 수 있다.
또한, SRAM은 제1 및 제2 메모리 셀을 포함하고, 상기 제1 및 제2 메모리 셀은 제2 트랜지스터 영역이 인접하도록 워드선 방향으로 배열된다. 그리고, 워드선 상에는 상기 워드선과 직교하는 방향으로 제1 및 제2 메모리 셀에 공통의 금속 접지선이 연장한다. 이 금속 접지선의 양측에 제1 및 제2 메모리 셀의 1쌍의 금속비트선이 각각 배치된다.
상기한 바와 같이 워드선과 직교하는 방향으로 제1 및 제2 메모리 셀에 공통의 금속 접지선을 설치함에 따라, 메모리 셀 2개분의 셀 전류가 하나의 금속 접지선으로 흐를 뿐이다. 이에 따라, 셀 전류에 의한 접지선 전위 상승을 효과적으로 억제할 수 있다.
또한, 메모리 셀 중에는 필드 실드 분리 영역이 형성되어도 된다. 이 경우, 1쌍의 드라이버 트랜지스터간에 위치하는 필드 실드 분리 영역은, 워드선과 직교하는 방향으로 메모리 셀을 가로지르도록 연속적으로 형성되는 것이 바람직하다.
상기한 바와 같이 함으로써 필드 실드 분리 영역을 형성함으로써, 복수의 메모리 셀을 매트릭스형으로 배치한 경우에, 필드 실드 분리 영역에서 고립 영역이 생기는 것을 효과적으로 억제할 수 있다. 이러한 고립 영역이 형성된 경우에는, 그 고립 영역의 전위를 고정하기 위한 컨택트부 형성이 필요해지고, 금속 배선 패턴의 자유도가 저하한다고 하는 문제가 생긴다. 그러나, 상기한 바와 같이 고립 영역의 형성을 회피할 수 있으므로, 고립 영역이 존재하는 경우와 비교하여 금속 배선의 패턴 자유도를 향상시킬 수 있다.
또한, 한쪽 억세스 트랜지스터와 한쪽 드라이버 트랜지스터가 제1 불순물 영역을 공유하고, 다른쪽 억세스 트랜지스터와 다른쪽 드라이버 트랜지스터가 제2 불순물 영역을 공유한다. 이 때, 한쪽 억세스 트랜지스터와 한쪽 드라이버 트랜지스터 사이의 간격이 다른 억세스 트랜지스터와 다른 드라이버 트랜지스터 사이의 간격과 다른 것이 바람직하다.
예를 들면 도 1에 도시된 바와 같이, 드라이버 트랜지스터의 채널 폭이 억세스 트랜지스터의 채널 폭보다도 통상 크게 설정된다. 이 경우에, 상기한 바와 같이, 억세스 트랜지스터와 드라이버 트랜지스터사이의 간격을 다르게 함에 따라, 워드선과 직교하는 방향으로 드라이버 트랜지스터를 어긋나게 할 수 있다. 이에 따라, 워드선으로부터 동일한 거리에 드라이버 트랜지스터를 배치한 경우와 비교하여, 워드선 방향으로 메모리 셀을 축소시킬 수 있다. 이것도, 워드선 지연 억제에 기여할 수 있다.
본 발명에 따른 SRAM은 다른 국면에서는 메모리 셀과, 워드선과, 제1 및 제2 트랜지스터 영역을 구비한다. 메모리 셀은 각각 게이트를 구비하는 1쌍의 억세스 트랜지스터, 드라이버 트랜지스터 및 로드 트랜지스터를 포함한다. 워드선은 메모리 셀 상에서 연장된다. 제1 트랜지스터 영역에는, 1쌍의 로드 트랜지스터가 형성된다. 제2 트랜지스터 영역은 워드선의 연장 방향으로 제1 트랜지스터 영역과 인접하여 설치되고, 제2 트랜지스터 영역 내에는 1쌍의 억세스 트랜지스터와 1쌍의 드라이버 트랜지스터가 형성된다. 그리고, 로드 트랜지스터의 게이트와 드라이버 트랜지스터의 게이트와 직교한다.
상기한 바와 같이, 로드 트랜지스터의 게이트와 드라이버 트랜지스터의 게이트를 직교시킴으로써, 어느 하나의 게이트를 워드선과 직교하는 방향으로 연장시킬 수 있다. 이에 따라, 메모리 셀은 워드선 방향으로 축소되고, 워드선과 직교하는 방향으로 확대된다. 그 결과, 워드선의 길이를 축소할 수 있고, 워드선 지연을 억제할 수 있다. 또한, 워드선과 직교하는 방향의 메모리 셀의 길이를 증대시킬 수있으므로, 종래 예와 마찬가지로 2개의 워드선을 설치한 경우에도, 이들을 금속 배선으로 할 수 있다. 이 경우에는, 더욱 워드선 지연을 효과적으로 억제할 수 있다.
상기 메모리 셀은 기판상에 절연막을 개재하여 형성된 반도체층 상에 형성된다. 즉, 본 국면에서는 SRAM은 SOI (Semiconductor On Insulator) 구조를 구비하게 된다. 그리고, 상기 로드 트랜지스터는 1쌍의 제1 도전형의 제1 불순물 영역을 구비하고, 드라이버 트랜지스터는 1쌍의 제2 도전형의 제2 불순물 영역을 갖는다. 이 경우, 제1 및 제2 불순물 영역의 한쪽끼리 접하고 또한 제1 및 제2 불순물 영역은 직교하는 방향으로 배치되는 것이 바람직하다.
제1 및 제2 불순물 영역이 상기한 바와 같이 직교하는 방향으로 배치됨에 따라, 로드 트랜지스터의 게이트와 드라이버 트랜지스터의 게이트를 직교시킬 수 있고, 상술한 바와 같은 효과를 얻을 수 있다. 또한, 본 국면과 같이 SOI 구조를 채용하는 경우에는, 도전형이 다른 제1 및 제2 불순물 영역을 접촉시킬 수 있다. 이에 따라, 또한 메모리 셀을 워드선 방향으로 축소시킬 수 있다. 이것도, 워드선 지연 억제에 기여할 수 있다.
또한, 1쌍의 억세스 트랜지스터와 1쌍의 드라이버 트랜지스터는 워드선과 직교하는 방향으로 1열로 배치되어도 된다.
이에 따라, 상술한 경우보다도 더욱 메모리 셀을 워드선 방향으로 축소시킬 수 있다.
도 1은 본 발명의 제1 실시예의 SRAM의 메모리 셀의 제1 금속 배선까지를 도시하는 평면도.
도 2는 본 발명의 제1 실시예의 SRAM의 메모리 셀을 도시하는 평면도.
도 3은 도 1 및 도 2의 III-III 선을 따라 절취한 단면도.
도 4는 도 1에 도시된 메모리 셀을 매트릭스형으로 배치한 상태를 나타내는 평면도.
도 5는 제1 실시예의 변형예에서의 메모리 셀의 제1 금속 배선까지를 도시하는 평면도.
도 6은 제1 실시예의 변형예에서의 메모리 셀의 평면도.
도 7은 도 5와 도 6의 VII-VII 선을 따라 절취한 단면도.
도 8은 본 발명의 제2 실시예의 SRAM의 메모리 셀의 제1 금속 배선까지를 도시하는 평면도.
도 9는 본 발명의 제2 실시예의 SRAM의 메모리 셀의 평면도.
도 10은 도 8 및 도 9의 X-X 선을 따라 절취한 단면도.
도 11은 SRAM의 등가 회로도.
도 12는 종래의 SRAM의 메모리 셀 구조의 일례를 나타내는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀
2 : n 웰
3 : p 웰
4a, 4b : 트렌치 분리 영역
5a ∼ 5f : n형 불순물 영역
6a ∼ 6d : p형 불순물 영역
7a ∼ 7e : 폴리실리콘 게이트
8a ∼ 8t : 컨택트 홀
9a ∼ 9k : 제1 금속 배선
10a ∼ 10i : 관통 구멍
11a ∼ 11e : 제2 금속 배선
12 : 반도체 기판
13 : 층간 절연막
14a, 14b : 필드 실드 분리 영역
15 : 기판
16 : 절연막
이하, 도 1 ∼ 도 10을 이용하여 본 발명의 실시예에 대해 설명한다.
(제1 실시예)
우선, 도 1 ∼ 도 7을 이용하여, 본 발명의 제1 실시예와 그 변형예에 대해 설명한다. 도 1은 본 발명의 제1 실시예에서의 SRAM의 메모리 셀(1)을 도시하는 평면도이다. 또, 이 도 1에는, 설명의 편의상, 제1층째의 금속 배선까지를 나타내고 있다. 그리고 도 2에, 제2층째의 금속 배선을 도시하고 있다. 또한, 도 3에 도 1 및 도 2의 III-III 선을 따라 절취한 단면도를 도시한다.
우선 도 1과 도 3를 참조하여, 메모리 셀(1)은, n 웰(제1 트랜지스터 영역)(2)과 p 웰(제2 트랜지스터 영역)(3)을 구비한다. n 웰(2) 상에는 로드 트랜지스터(Q5, Q6)가 형성된다. 로드 트랜지스터(Q5)는 폴리실리콘 게이트(7d)와, p형 불순물 영역(6a, 6b)을 구비한다. 로드 트랜지스터(Q6)은 폴리실리콘 게이트(7e)와, p형 불순물 영역(6c, 6d)을 구비한다.
p 웰(3) 상에는 억세스 트랜지스터(Q1, Q2)와, 드라이버 트랜지스터(Q3, Q4)가 형성된다. 억세스 트랜지스터 Q1은 n형 불순물 영역(5d, 5e)과, 폴리실리콘 게이트(7a)를 구비한다. 억세스 트랜지스터(Q2)는 억세스 트랜지스터(Q1)과 폴리실리콘 게이트(7a)를 공유하고, n형 불순물 영역(5a, 5b)을 구비한다.
드라이버 트랜지스터(Q3)은 폴리실리콘 게이트(7c)와, n형 불순물 영역(5f, 5e)을 구비한다. 드라이버 트랜지스터 Q4는, 폴리실리콘 게이트(7b)와, n형 불순물 영역(5b, 5c)을 구비한다.
n형 불순물 영역(5a ∼ 5f)의 주위에는 트렌치 분리 영역(4a)이 설치되고, p형 불순물 영역(6a ∼ 6d)의 주위에는 트렌치 분리 영역(4b)이 설치된다. 트렌치 분리 영역(4a, 4b)은, 도 3에 도시된 바와 같이, 반도체 기판(12)의 주표면에 형성한 트렌치내에 절연막을 매립함으로써 형성된다.
상기한 폴리실리콘 게이트(7a ∼ 7e) 상에는, 도 3에 도시된 바와 같이 층간 절연막(13)을 개재하여 알루미늄, 텅스텐, 강철등으로 이루어지는 제1 금속 배선(9a ∼ 9j)이 형성된다. 제1 금속 배선(9a)은 컨택트 홀(8a)을 통해 n형 불순물 영역(5a)과 접속되고, 제1 금속 배선(9b)은 컨택트 홀(8d)을 통해 n형 불순물 영역(5d)과 접속된다. 제1 금속 배선(9c)은 워드선으로서 기능하고, 컨택트 홀(8g)을 통해 폴리실리콘 게이트(7a)와 접속된다. 제1 금속 배선(9d)은 컨택트 홀(8b)을 통해 n형 불순물 영역(5b)과 접속되고, 컨택트 홀(8i)을 통해 폴리실리콘 게이트(7c)와 접속되고, 컨택트 홀(8k)을 통해 p 형 불순물 영역(6b)과 접속되고, 컨택트 홀(8o)을 통해 폴리실리콘 게이트(7e)와 접속된다.
제1 금속 배선(9e)은 컨택트 홀(8c)을 통해 n형 불순물 영역(5c)과 접속되고, 컨택트 홀(8f)을 통해 n형 불순물 영역(5f)과 접속된다. 제1 금속 배선(9f)은 컨택트 홀(8h)을 통해 폴리실리콘 게이트(7b)와 접속되고, 컨택트 홀(8e)을 통해 n형 불순물 영역(5e)과 접속되고, 컨택트 홀(81)을 통해 p형 불순물 영역(6c)과 접속된다. 제 1금속 배선(9g)은 컨택트 홀(8j)을 통해 p형 불순물 영역(6a)과 접속되고, 제1 금속 배선(9h)은 컨택트 홀(8n)을 통해 폴리실리콘 게이트(7d)와 접속되고, 제1 금속 배선(9i)은 컨택트 홀(8m)을 통해 p형 불순물 영역(6d)과 접속된다.
이어서, 도 2 및 도 3을 참조하여, 제1 금속 배선(9a ∼ 9i) 상에는 층간 절연막(13)을 개재하여 알루미늄, 텅스텐, 구리등으로 이루어지는 제2 금속 배선(11a ∼ 11e)이 형성된다. 제2 금속 배선(11a)은 접지선으로서 기능하고, 관통 구멍(10a)을 통해 제1 금속 배선(9e)과 접속된다. 제2 금속 배선(11c, 11b)은 비트선/비트선으로서 기능한다. 제2 금속 배선(11c)은 관통 구멍(10c)을 통해 제1 금속 배선(9b)과 접속되고, 제2 금속 배선(11b)은 관통 구멍(10b)을 통해 제1 금속 배선(9a)과 접속된다.
제2 금속 배선(11d)은 전원선(Vcc 선)으로서 기능하고, 관통 구멍(10d)을 통해 제1 금속 배선(9g)과 접속되고, 관통 구멍(10g)을 통해 제1 금속 배선(9i)과 접속된다. 제2 금속 배선(11e)은 관통 구멍(10e)을 통해 제1 금속 배선(9h)과 접속되고, 관통 구멍(10f)을 통해 제1 금속 배선(9f)과 접속된다. 각 관통 구멍(10a ∼ 10g) 내에도 플러그를 형성한다.
상술된 바와 같이, 워드선(9c)을 하나로 하고, 또한 금속 배선으로 함으로써 종래 예보다도 워드선 저항을 저감할 수 있다. 이에 따라, 워드선 지연을 억제할 수 있다.
또한, 도 1에 도시된 바와 같이, 억세스 트랜지스터(Q1)와 드라이버 트랜지스터(Q3) 사이의 간격을 억세스 트랜지스터(Q2)와 드라이버 트랜지스터(Q4) 사이의 간격보다도 크게 하고 있다. 이에 따라, 드라이버 트랜지스터(Q3, Q4)를 워드선(9c)과 직교하는 방향으로 어긋나게 할 수 있다. 이에 따라, 도 1에 도시된 바와 같이 드라이버 트랜지스터(Q3, Q4)의 채널 폭을 억세스 트랜지스터(Q1, Q2)의 채널 폭보다도 크게 한경우에도 워드선 방향에서의 메모리 셀(1)의 길이를 작게 유지할 수 있다. 이것도, 워드선 지연 억제에 기여할 수 있다.
이어서, 도 4를 이용하여 도 1에 도시된 메모리 셀(1)의 배치예에 대해 설명한다. 도 4에 도시된 바와 같이, 메모리 셀(1)은 매트릭스형으로 배치되고, 워드선(9c) 방향으로 인접하는 2개의 메모리 셀(1)이 하나의 접지선(11a)을 공유한다. 이 경우, 접지선(11a)을 공유하는 1세트의 메모리 셀(1)은 p 웰(3)이 인접하도록 워드선(9c) 방향으로 배치된다. 그리고, 접지선(11a)의 양측에는, 각 메모리 셀(1)의 비트선(11c) 및 /비트선(11b)이 설치될 수 있다.
도 4에 도시된 바와 같이, 접지선(11a), 비트선(11c) 및/비트선(11b)을 워드선(9c)과 직교하는 방향으로 연장시킴으로써, 하나의 접지선(11a)에는, 2개분의 메모리 셀(1)의 셀 전류(20)가 흐르는 것 뿐이다. 그 때문에, 셀 전류(20)에 의한 접지선 전위 상승을 억제할 수 있다. 또, 도 4에서 18은 비트선 컨택트부를 나타낸다.
다음에, 도 5 ∼ 도 7을 이용하여, 상술된 제1 실시예의 변형예에 대해 설명한다. 도 5 및 도 6은 제1 실시예의 변형예에서의 SRAM의 메모리 셀(1)을 나타내는 평면도이고, 도 7은 도 5 및 도 6의 VII-VII 선을 따라 절취한 단면도를 도시한다.
우선 도 7을 참조하여, 본 변형예에서는, SRAM은 SOI (Semiconductor On Insulator) 구조를 구비하고, 필드 실드 분리가 채용되고 있다. 구체적으로는, 기판(15) 상에 절연막(16)을 개재하여 SOI 층(반도체층)을 형성하고, 상기 SOI 층에 각 트랜지스터가 형성된다. 또한, 필드 실드 분리 영역(14a, 14b)이 설치되고, 이들은 반도체층 상에 절연막을 개재하여 형성된 필드 실드 게이트를 구비한다. 그리고, n형 트랜지스터측의 분리용 필드 실드 분리 영역(14a)에는 접지 전위가 인가되고, p 형 트랜지스터측의 분리용 필드 실드 분리 영역(14b)에는 전원 전위가 인가된다. 이 때문에, 필드 실드 분리 영역(14a, 14b)은 도 5에 도시된 바와 같이 분리되어 있다.
또한, 필드 실드 분리 영역에서의 SOI 층의 전위 공급용으로 컨택트 홀(8p, 8r, 8t)이 설치되어 있다. 또한, 필드 실드 게이트 전위 고정용 컨택트 홀(8q, 8s)이 설치되어 있다. 또한, 제1 금속 배선(9e)이 컨택트 홀(8q, 8r) 상에 연장되고, 이들을 통해 SOI 층 및 필드 실드 게이트와 접속된다. 또한, 컨택트 홀(8t, 8s) 상에는 제1 금속 배선(9k, 9j)이 형성된다.
이어서, 도 6을 참조하여, 본 변형예에서는, 제2 금속 배선(11d)이 제1 금속 배선(9j, 9k) 상으로까지 연장하고 있다. 그리고, 제2 금속 배선(11d)은 관통 구멍(10i)을 통해 제1 금속 배선(9k)과 접속되고, 관통 구멍(10h)을 통해 제1 금속 배선(9i)과 접속된다. 그 이외의 구조에 대해서는 도 2에 도시된 바와 거의 동일하다.
본 변형예의 경우에도, 상술된 제1 실시예와 동일한 효과를 기대할 수 있다. 또한, 도 5에 도시된 바와 같이, 드라이버 트랜지스터(Q3, Q4) 사이에 위치하는 필드 실드 분리 영역(14a)이 워드선(9c)과 직교하는 방향으로 메모리 셀(1)을 가로지르도록 연속적으로 형성되어 있다. 그 때문에, 복수의 메모리 셀(1)을 매트릭스형으로 배치한 경우에도, 필드 실드 분리 영역 내에서의 고립 영역의 발생을 효과적으로 억제할 수 있다. 필드 실드 분리 영역 내에서 고립 영역이 발생한 경우에는, 그 고립 영역의 전위 고정용의 컨택트 홀을 형성할 필요가 있고, 금속 배선등의 형성의 자유도가 저하한다. 그러나, 상술한 바와 같이 고립 영역의 발생을 억제할 수 있으므로, 금속 배선등의 형성의 자유도를 확보할 수 있다.
(제2 실시예)
다음에, 도 8 ∼ 도 10을 이용하여, 본 발명의 제2 실시예에 대해 설명한다. 도 8 및 도 9는 본 발명의 제2 실시예에서의 SRAM의 메모리 셀의 평면도이다. 도 10은 도 8 및 도 9의 X-X 선을 따라 절취한 단면도이다.
본 제2 실시예에서는, 도 10에 도시된 바와 같이, SOI 구조와 트렌치 분리 구조를 채용하고 있다. 그리고, 로드 트랜지스터(Q5, Q6)의 게이트와 드라이버 트랜지스터(Q3, Q4)의 게이트를 직교시키고 있다. 이에 따라, 로드 트랜지스터(Q5, Q6)의 게이트를 워드선(7a, 7b)과 직교하는 방향으로 연장시킬 수 있고, 워드선 방향으로 메모리 셀(1)을 축소할 수 있다. 이에 따라, 워드선을 짧게 할 수 있고, 워드선 지연을 억제할 수 있다.
또한, 도 8에 도시된 바와 같이, 억세스 트랜지스터 Q1, Q2 및 드라이버 트랜지스터(Q3, Q4)를 워드선(7a, 7d)과 직교하는 방향으로 일렬로 배치하고 있다. 이것도 워드선(7a, 7b) 방향에서의 메모리 셀(1)의 축소에 기여할 수 있다. 또한, p형 불순물 영역(6a)과 n형 불순물 영역(5b)을 접촉시키고, p형 불순물 영역(6c)과 n형 불순물 영역(5d)을 접촉시키고 있다. 이에 따라, 도 1에 도시된 바와 같이 다른 도전형의 웰을 형성하는 경우와 비교하여, 워드선(7a, 7d)의 연장 방향으로 메모리 셀(1)을 축소할 수 있다. 이것도, 워드선(7a, 7d) 길이의 축소에 기여할 수 있다.
그 뿐만 아니라, 도 1에 도시된 경우보다도 메모리 셀 사이즈를 축소할 수 있다. 도 1에 도시된 메모리 셀(1)에서는, 0.18㎛ 룰(rule)에 따라 웰 분리폭이 0.6㎛ 필요해진다. 여기서 워드선(9c)과 직교하는 방향의 메모리 셀(1)의 길이가 1.5㎛ 정도이므로, 웰 분리에 따른 여분의 면적이 0.6×1.5=0.9㎛2가 된다. 그에 대해, 본 제2 실시예에서는, 웰 분리폭은 완전히 없어지므로, 그 만큼만 메모리 셀(1)의 면적을 저감시킬 수 있다.
또한, 도 8에 도시된 바와 같이, 본 제2 실시예에서는 워드선(7a, 7d)과 직교하는 방향의 메모리 셀(1)의 길이가 워드선(7a, 7d)의 연장 방향에서의 메모리 셀(1)의 길이보다도 길게 되어 있다. 그 때문에, 하나의 메모리 셀(1)에 대해 2개의 워드선(7a, 7d)을 설치했다고 해도, 이들을 제1 실시예의 경우와 마찬가지로 금속 배선으로 할 수 있다. 이 경우에는, 또한 워드선 지연을 억제할 수 있다.
도 8에 도시된 바와 같이, p형 불순물 영역(6a, 6b)은 n형 불순물 영역(5b, 5c)과 직교하는 방향으로 배치되고, p형 불순물 영역(6c, 6d)은 n형 불순물 영역(5c, 5d)과 직교하는 방향으로 배치된다. 이에 따라, 상술된 바와 같이 로드 트랜지스터 Q5, Q6)의 게이트와 드라이버 트랜지스터(Q3, Q4)의 게이트를 직교시킬 수 있다.
다음에 도 9를 참조하여, 본 제2 실시예에서는, 제2 금속 배선(11a ∼ 11c)이 형성되고, 제1 실시예의 경우보다도 제2 금속 배선수가 감소하고 있다. 그 때문에, 워드선(7a, 7d) 방향에서의 메모리 셀(1)의 길이가 단축되었다고 해도, 제2 금속 배선(11a ∼ 11c)을 비교적 용이하게 형성할 수 있다. 또, 제1 금속 배선(9f)이 전원선으로서 기능한다. 또한, 본 제2 실시예의 사상은 도 1에 도시된 바와 같이 웰을 형성하는 타입의 SRAM의 메모리 셀에도 적용할 수 있다.
이상과 같이, 본 발명의 실시예에 대해 설명을 행했지만, 이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야된다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 도시되고, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
이상 설명한 바와 같이, 본 발명에 따른 SRAM에 따르면, 워드선 지연을 효과적으로 억제할 수 있다. 이에 따라, 고성능의 SRAM을 얻을 수 있다.

Claims (3)

1쌍의 억세스 트랜지스터와,
상기 억세스 트랜지스터의 게이트 전극에 접속되는 1개의 워드선과,
상기 억세스 트랜지스터에 접속된 1쌍의 로드 트랜지스터가 형성된 제1 트랜지스터 영역과,
상기 1쌍의 억세스 트랜지스터와, 상기 억세스 트랜지스터 및 상기 로드 트랜지스터에 접속된 1쌍의 드라이버 트랜지스터를 포함하고, 상기 워드선의 연장 방향으로 상기 제1 트랜지스터 영역에 인접하여 배치된 제2 트랜지스터 영역과,
상기 워드선에 직교하는 방향으로 연장하고, 금속을 포함하는 배선으로 형성되고, 상기 억세스 트랜지스터에 접속된 비트선쌍과,
상기 워드선에 직교하는 방향으로 연장하고, 상기 금속을 포함하는 배선으로 형성되고, 상기 로드 트랜지스터에 접속된 전원선
을 포함하는 메모리 셀을 갖는 스테틱 반도체 기억 장치.
1쌍의 억세스 트랜지스터와,
각각의 상기 억세스 트랜지스터의 게이트 전극에 접속되는 1쌍의 워드선과,
상기 1쌍의 워드선 사이에 있으며, 각각의 게이트 전극이 상기 워드선과 직교하는 방향으로 배치된 1쌍의 로드 트랜지스터와,
상기 1쌍의 워드선 사이에 있으며, 상기 로드 트랜지스터에 대해 상기 워드선의 연장 방향으로 배치되고, 각각의 게이트 전극이 상기 로드 트랜지스터의 게이트 전극과 직교하는 방향으로 배치되고, 각각의 소오스 활성 영역이 공통인 1쌍의 드라이버 트랜지스터
를 포함하는 메모리 셀을 갖는 스테틱 반도체 기억 장치.
제2항에 있어서,
상기 메모리 셀은 기판 상에 절연막을 개재하여 형성된 반도체층 상에 형성되고,
상기 로드 트랜지스터는 1쌍의 제1 도전형의 제1 불순물 영역을 구비하고,
상기 드라이버 트랜지스터는 1쌍의 제2 도전형의 제2 불순물 영역을 구비하고,
상기 제1 및 제2 불순물 영역의 한쪽끼리는 접하고 또한 상기 제1 및 제2 불순물 영역은 직교하는 방향으로 배치되는 것을 특징으로 하는 메모리 셀을 갖는 스테틱 반도체 기억 장치.
KR1019980039707A 1998-04-16 1998-09-24 스테틱 반도체 기억 장치 KR100347685B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP98-106385 1998-04-16
JP10106385A JPH11297856A (ja) 1998-04-16 1998-04-16 スタティック半導体記憶装置

Publications (2)

Publication Number Publication Date
KR19990081758A KR19990081758A (ko) 1999-11-15
KR100347685B1 true KR100347685B1 (ko) 2002-09-18

Family

ID=14432248

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980039707A KR100347685B1 (ko) 1998-04-16 1998-09-24 스테틱 반도체 기억 장치

Country Status (6)

Country Link
US (2) US6359804B2 (ko)
JP (1) JPH11297856A (ko)
KR (1) KR100347685B1 (ko)
CN (1) CN1154189C (ko)
FR (1) FR2777686A1 (ko)
TW (1) TW396603B (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3589168B2 (ja) * 2000-09-04 2004-11-17 セイコーエプソン株式会社 半導体装置
KR100422468B1 (ko) * 2001-07-31 2004-03-11 삼성전자주식회사 에스 오 아이 소자 및 그 제조방법
JP2003203993A (ja) * 2002-01-10 2003-07-18 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US6836421B2 (en) * 2002-08-02 2004-12-28 Unity Semiconductor Corporation Line drivers that fit within a specified line pitch
FR2843481B1 (fr) * 2002-08-08 2005-09-16 Soisic Memoire sur substrat du type silicium sur isolant
KR100450683B1 (ko) * 2002-09-04 2004-10-01 삼성전자주식회사 Ｓｏｉ 기판에 형성되는 에스램 디바이스
US6762464B2 (en) * 2002-09-17 2004-07-13 Intel Corporation N-p butting connections on SOI substrates
US20060267059A1 (en) * 2005-05-25 2006-11-30 Macronix International Co., Ltd. Peripheral circuit architecture for array memory
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US7888705B2 (en) 2007-08-02 2011-02-15 Tela Innovations, Inc. Methods for defining dynamic array section with manufacturing assurance halo and apparatus implementing the same
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
KR101761530B1 (ko) 2008-07-16 2017-07-25 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
JP5588298B2 (ja) * 2010-10-14 2014-09-10 株式会社東芝 半導体装置
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9496854B2 (en) 2015-03-10 2016-11-15 International Business Machines Corporation High-speed latch circuits by selective use of large gate pitch

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01185966A (ja) * 1988-01-21 1989-07-25 Nec Corp 半導体記憶装置
JPH0945796A (ja) * 1995-07-31 1997-02-14 Mitsubishi Electric Corp 半導体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4657628A (en) * 1985-05-01 1987-04-14 Texas Instruments Incorporated Process for patterning local interconnects
JPH07105449B2 (ja) * 1990-02-16 1995-11-13 三菱電機株式会社 半導体記憶装置
JP3771283B2 (ja) * 1993-09-29 2006-04-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP3237346B2 (ja) * 1993-10-29 2001-12-10 ソニー株式会社 半導体記憶装置
JPH07130877A (ja) * 1993-11-05 1995-05-19 Sony Corp 完全ｃｍｏｓ型スタティック記憶セル
JPH07176633A (ja) * 1993-12-20 1995-07-14 Nec Corp Ｃｍｏｓ型スタティックメモリ
JP2601176B2 (ja) * 1993-12-22 1997-04-16 日本電気株式会社 半導体記憶装置
JPH07183475A (ja) * 1993-12-24 1995-07-21 Nec Corp 半導体集積回路装置
JPH0897297A (ja) * 1994-09-27 1996-04-12 Hitachi Ltd 半導体集積回路装置
JPH08130254A (ja) * 1994-10-31 1996-05-21 Mitsubishi Electric Corp 半導体記憶装置
JP3446358B2 (ja) 1994-12-28 2003-09-16 ソニー株式会社 半導体記憶装置
JPH1056082A (ja) * 1996-08-07 1998-02-24 Mitsubishi Electric Corp 半導体集積回路装置及びその製造方法
TW340975B (en) * 1996-08-30 1998-09-21 Toshiba Co Ltd Semiconductor memory
JPH10172287A (ja) * 1996-12-05 1998-06-26 Mitsubishi Electric Corp スタティック型半導体記憶装置
US6150687A (en) * 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US5843816A (en) * 1997-07-28 1998-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated self-aligned butt contact process flow and structure for six transistor full complementary metal oxide semiconductor static random access memory cell
KR100265763B1 (ko) * 1997-12-31 2000-09-15 윤종용 스태틱 랜덤 억세스 메모리 장치 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01185966A (ja) * 1988-01-21 1989-07-25 Nec Corp 半導体記憶装置
JPH0945796A (ja) * 1995-07-31 1997-02-14 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
US20020067636A1 (en) 2002-06-06
US6359804B2 (en) 2002-03-19
CN1154189C (zh) 2004-06-16
KR19990081758A (ko) 1999-11-15
CN1232296A (zh) 1999-10-20
JPH11297856A (ja) 1999-10-29
US20020003241A1 (en) 2002-01-10
TW396603B (en) 2000-07-01
FR2777686A1 (fr) 1999-10-22
US6657885B2 (en) 2003-12-02

Similar Documents

Publication Publication Date Title
KR100347685B1 (ko) 스테틱 반도체 기억 장치
US6606276B2 (en) SRAM device using MIS transistors
KR0174766B1 (ko) 반도체 기억장치
US5349206A (en) Integrated memory circuit with high density load elements
KR100305922B1 (ko) 씨모오스스테이틱랜덤액세스메모리장치
KR20050067003A (ko) 반도체 기억장치
KR100406760B1 (ko) 반도체 메모리 장치
CN112599527B (zh) 一种集成半导体器件
TW201820320A (zh) 包含三元內容可定址記憶體陣列的電子電路
US5818080A (en) Semiconductor memory device including a memory cell region of six transistors
KR20040002438A (ko) 반도체 기억장치
US5909047A (en) Semiconductor memory device
US6037638A (en) Semiconductor memory device
US6507124B2 (en) Semiconductor memory device
KR100377082B1 (ko) 반도체 장치
US6441448B1 (en) Semiconductor storage device
EP0436323B1 (en) Semiconductor memories
US6072714A (en) Static memory cell with a pair of transfer MOS transistors, a pair of driver MOS transistors and a pair of load elements
US6818932B2 (en) Semiconductor device with improved soft error resistance
US6538338B2 (en) Static RAM semiconductor memory device having reduced memory
US6713886B2 (en) Semiconductor device
JP4579506B2 (ja) 半導体記憶装置
US6469400B2 (en) Semiconductor memory device
JP3292966B2 (ja) 半導体装置
KR20030058823A (ko) 에스램 셀

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20010414

Effective date: 20020430

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120629

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130705

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee