CN1144294C - 半导体存储器 - Google Patents

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Abstract

表面面积小的存储器单元，分别选择每个存储器单元的局部数据线，连接于全局数据线，以时间复用方式执行读出和写入。存储器单元能够置于字线和数据线的所有交点处。借助于建立完全相同的模拟单元的标准阈值电压，获得了改善的噪声裕度。在写入过程中将写入数据暂时保存在存储器单元中的寄存器，被用作在写入验证过程中保存表示写入已经终止的标志的寄存器。由一个nMOS晶体管组成的电路被用作改变写入终止标志上的数值的装置。

Description

半导体存储器
本发明涉及到半导体存储器元件、半导体存储器及其控制方法.
在常规技术中，利用具有浮栅和控制栅的MOSFET，已获得了诸如快速EEPROM之类的非易失存储器。在这种器件中，利用载流子在浮栅上积累时MOSFET阈值电压发生改变的原理而执行信息存储和读出。
在浮栅中通常使用多晶硅。利用具有浮栅的MOSFET，可以只用一个晶体管来在很长的时间内存储信息.作为快速EEPROM存储单元结构的例子，Nikkei Electronics，no.444，pp.151-157(1988)描述了一种常规结构和一种无接触单元结构。
在K.Yano等人的论文(1993 IEEE International Electron DevicesMeeting，Digest of technical papers，pp.541-545以及1996 IEEEInternational Solid-State Circuits Conference，Digest of technicalpapers，pp.266-267和p.458)中，描述了与本发明有关的常规技术的工艺，叙述了采用多晶硅的单电子存储器。在此工艺中，作为电通路和捕获电子的存储区的沟道，由薄膜多晶硅同时制作。利用存储区中电子被捕获时阈值电压的改变而执行信息存储。此方法的特点是每堆积一个电子就存储一位。比之采用多晶硅晶粒而得到的结构，可以获得更小的结构，而且，此方法的器件还能够在室温下工作。
为了在载流子注入和排出浮栅(写入、擦除操作)时，在快速EEPROM器件中得到所需的阈值电压改变，在施加高压(或低压)之后，对存储器的状态进行监视，并执行验证操作以便再次施加电压来调整尚未得到所需阈值电压的单元中的阈值。
T.Tanaka等人的论文(IEEE J.Solid-State Circuits，Vol.29，No.11，pp.1366-1372(1994))和K.Kimura等人的论文(IEICE Transactions onElectronics，Vol.E78-C，No.7，pp.832-837(1995))公开了常规技术中的验证操作工艺。
在日本专利公开No.Hei 7-111295、No.Hei 8-288469、No.Hei 9-213822和No.Hei 9-213898中，本发明人公开了上述工艺。
利用光刻工艺的进步，在减小诸如DRAM、SRAM和快速存储器等类型的存储器单元的表面面积方面，已取得了很大进展。由较小表面面积构成的存储器单元，提供了许多优点，例如减小了芯片尺寸，从而改进了芯片成品率并由于从相同的晶片能够得到更多的芯片而有效地降低了成本。另一个优点是布线长度小，故有可能得到高速运行。
加工尺寸和单元尺寸通常决定于存储方法。若基本加工尺寸设定为F，则存储器单元尺寸制作成使折叠位线型DRAM的尺寸为8F2，而AND型快速存储器的尺寸为6F2。目前，能够制造的最小单元尺寸是一个晶体管中具有一个快速存储器单元，且这一标准是在衬底表面上制作MOS器件结构的近似极限。当试图制造更小的存储器单元时，必须采用立体结构。而且，一旦用立体方式获得了较小的存储器，且数据线间距或字线间距被减小到小于最小值2F，则如何安排数据线和字线、如何连接到外围电路或如何利用外围电路来控制这些单元阵列，就成了关键问题。
另一方面，当在金属或半导体材料的微观尺寸点中插入和取出电子时，可有效地利用库仑排斥力，从而用来控制各个单元中的电子的单电子元件理论上能够在大约10nm的极小的结构中工作，并具有电功耗非常小的优点。由单电子器件组成的单电子存储器是一种能够在积累少量电子时存储信息的存储器。单电子存储器能够在一个元件中存储一位或更多位信息，而且由于可在单个单元中执行存储电荷控制而有可能在低达毫微米水平工作。而且，由于存储即积累的电子的数目小，故在重写时间和重写数目方面可望有大的改善。但在这种元件的实际制造中，加工尺寸受到光刻工艺目前的限制的制约。再者，在常规技术的元件中，诸如漏区和源区的取出部分的尺寸大，没有提出具有小尺寸集成优点的元件结构。
发明人制造了室温下工作的单电子存储器并进行了器件评估。但在这一评估中，即使同一个写电压被施加于同一个器件同一段时间，也测量到了用来积累电荷的各种不同的时间。相反，当同一个写电压被施加同一段时间时，发现了电子的数目有一段时间发生变化的现象。此现象被解释为来自单电子存储器工作中加以利用的由少量电子造成的诸如隧道效应或热激发之类的随机行为。
半导体存储器集成的进展使得有可能改善存储器密度并提高器件容量，但器件中达到的存储器单元的集成度越高，制造设备的成本就越高。借助于实行在一个单元中存储二位或更多位的多值存储，有可能无须实行存储器单元的进一步集成就使存储器密度更高。在多值存储中，在写入、读出和擦除操作中清楚地区分许多存储器的状态是最为重要的。
使用单电子存储器要求电荷小以及外围电路产生的噪声小。微分放大器常常被用作半导体存储器的读出放大器。此处的方法是将读出放大器和数据线彼此放置成使匹配数据线位于读出放大器二端形成开放结构，或形成位于同一个方向的折叠结构。开放结构具有存储器单元能够位于数据线与字线的所有交点上并能够获得高集成度的优点，但缺点是在字线中会产生大得多的噪声。相反，折叠结构的优点是在驱动字线时产生的噪声小，但其缺点是存储器单元不能位于数据线和字线的所有交点上，从而不能提供高的集成度。
与读出放大器不同，具有大的表面面积的外围电路是在写入过程中暂时保存存储器单元中的写入数据的寄存器、在写入验证过程中保存表示写入终止的标志的寄存器、以及将从存储器单元读出的数值与写入操作后的写入终止标志值进行比较，并且重写标志值的电路。
于是，为了解决对常规技术的限制，本发明的目的是提供一种适合于在小的表面面积上进行高密度集成的单电子存储器单元、一种对可能发生的随机现象所造成的工作不稳定具有很强抵抗力的半导体存储器及其控制方法、一种适合于保存多个存储值的半导体存储器及其控制方法、以及不存在小表面面积的器件特性退化的小表面面积外围电路和高集成度单电子存储器，以及处置小电荷并对噪声敏感的单电子存储器所适用的低噪声外围电路及其控制方法。
本发明的特征是，借助于制作位于上下的源区和漏区以及借助于使沟道朝上和朝下，能够制造具有小的表面面积的存储器单元。
更具体地说是，根据本发明典型实施例的半导体元件具有源区和漏区，利用绝缘膜将漏区制作在源区上方或下方，利用沟道区将源区连接于漏区，利用栅绝缘膜将沟道区连接于栅电极，并在沟道区附近有电荷陷阱区。借助于在电荷陷阱区中保存载流子来改变半导体器件的阈值电压，从而实现信息存储。
借助于制作多个朝上和朝下的栅电极以及在这些栅电极的台阶形侧表面中制作沟道而能够以小的表面面积制造的本发明的存储器单元，其进一步特征是具有源区和漏区、用相互绝缘膜制作在上方和下方的多个栅、用绝缘膜制作在栅电极侧表面上的沟道区、用沟道区连接于漏区的源区、以及沟道区附近的电荷陷阱区，以及借助于在电荷陷阱区中保存载流子而改变半导体元件的阈值电压来实现信息存储。电荷陷阱区由直径一般小于10nm的金属或半导体材料的微粒组成。
本发明的进一步特征是，半导体存储器利用其中可能发生负作用的存储器存储元件来执行验证操作，以确保准确的存储器存储操作。
更具体地说，本发明典型实施例的半导体存储器元件的控制方法具有源区、漏区、用沟道区连接于漏区的源区、用绝缘膜连接于栅电极的沟道区、在沟道区电流路径附近的电荷陷阱区、借助于在电荷陷阱区中保存载流子而改变阈值电压以实现存储的半导体存储器元件；且本发明的半导体存储器具有由串联安排的多个半导体存储器元件组成的结构，其特征是具有三个步骤，由向半导体存储器元件施加写入电压的第一步骤、在第一步骤之后读出存储在元件中的信息的第二步骤、以及当第二步骤中信息的写入不充分时，向半导体元件再次施加写入电压的第三步骤组成。
而且，本发明人对多值存储器进行了其独特的研究，并发现，从识别元件形态看来，与其象快速存储器所特有的那样随积累的电子数目连续改变的元件，不如根据特定步骤状态而改变的元件更为有利。本发明人于是就想出了利用单电子元件的特性的想法。换言之，本发明的特征是多值存储器元件，即利用单电子存储器的特点，用多值存储器元件来明确识别存储器状态的一种存储器。
根据本发明典型实施例的半导体器件具有源区、漏区，用沟道区将源区连接于漏区，用绝缘膜将沟道区连接于栅电极，且半导体器件在沟道区附近还有电荷陷阱区，借助于在电荷陷阱区中保存载流子而改变阈值电压以实现信息存储的半导体元件，以及由串联安排的多个半导体存储器元件组成的结构；其特征是多个半导体存储器元件用数据线和字线来控制，且通过在施加到字线的写入电压中使用多个值，在一个半导体存储器元件中能够存储二位或更多位。
而且，为了以小的表面面积获得强抗噪声的外围电路，各个垂直堆叠的存储器单元的局部数据线经由分立的MOS选择器件连接于全局数据线，并借助于联合使用全局数据线和读出放大器之类的外围电路，以时间复用方式执行读出和写入操作而避免了使用大的表面面积。而且，采用数据线排序和由存储器单元(浮电极单元)进行非易失读出，以便能够将存储器单元置于字线和数据线的所有交点上，同时保持折叠数据线结构。更具体地说，在读出一对读出放大器的一个全局数据线的过程中，连接于其它全局数据线的局部数据线能够被选择MOS器件关闭以消除噪声的影响。这种安排使得有可能得到低噪声读出，而不必牺牲层中堆叠的存储器的高集成度。
利用模拟单元作为读出、写入验证和擦除操作中的参考阈值电压，可进一步改进抗噪声性能。
在写入过程中用来在存储器单元中暂时保存写入数据的寄存器，以及在写入验证过程中用来保存表示写入终止的标志的寄存器，已被合并作为获得外围电路进一步小型化的方法。这一操作的具体描述如下。在下列描述中，“1”表示存储器单元中的高阈值电压，而“0”表示低阈值电压。且高逻辑电平示为“1”，低逻辑电平示为“0”。而且，写入操作立即降低(擦除)所有的阈值电压，然后将高电压加于字线，最终提高存储器单元阈值电压。此时，在必须写入“0”的存储器单元中，数据线和源线上的电压升高，而相对于字线的电压差降低，从而抑制阈值电压的上升。如果需要，电压极性当然能够反转。
在写入过程中，用来写入存储器单元的数据以反转的“1”和“0”被暂时保存于寄存器中并被输入。这一未被改变的输入被解释为写入终止标志。换言之，当“1”被写入时，寄存器中的数值为“0”。这一反转值表明“1”的写入尚未终止。相反，当“0”被写入时，寄存器保存数值“1”。这一反转值表明“1”的写入已经终止或者开始时不需要。因此，只有当写入操作之后存储器单元数值为“1”时，才需要原样将“1”写入寄存器。
这一安排使得在获得并比较暂时存储在寄存器中的写入数据与写入终止标志之后，不必重写写入终止数值。nMOS器件被用作“唯1通过电路”。全局数据线被连接于此nMOS的栅，漏被连接于电源的高电平侧，而源被连接于寄存器的输入。在此安排中，当全局数据线的值为“1”时，nMOS开启，“1”被输入到寄存器。若全局数据线的值为“0”，则nMOS保持关断，寄存器中的值无改变。因此，这一“唯1通过电路”使得写入终止标志只由一个nMOS重写(或者，若在电源的高电平侧与nMOS之间插入有用于控制目的的pMOS，则由二个nMOS重写)。
本发明的存储器具有存储器单元块(此单元块包含置于交叉字线和数据线的交点处的多个存储器单元)以及用来向数据线和字线馈送信号的外围电路。存储器单元具有衬底、第一区76、绝缘膜82、第二区77、连接在第一区和第二区之间的沟道区78、用来将电场加于沟道区的栅电极79、以及整个地层叠在衬底上的电荷陷阱区。借助于控制电荷陷阱区中的载流子数量而改变半导体元件的阈值电压来实现信息存储。至少部分外围电路是由nMOS晶体管和pMOS晶体管组成的CMOS电路(如图1(a)和1(b)所示)。
本发明的存储器还具有层叠结构，此层叠结构包含第一局部数据线13、第一局部数据线13上方的第一中间层13、第一中间层上方的源线14、源线上方的第二中间层、以及第二中间层上方的第二局部数据线15；存储器还具有位于叠层结构侧上且连接第一局部数据线和源线的第一沟道区16、位于叠层结构侧上且连接源线和第二局部数据线的第二沟道区88、被位于沟道区内部或附近或周边的势垒包围的电荷陷阱区16和88、以及经由沟道区和栅绝缘膜连接的字线17，且二个半导体元件制作在局部数据线和字线的交点上方和下方，这些半导体元件借助于改变上述电荷陷阱区中的载流子的数量而改变阈值电压，从而实现存储器存储，半导体元件与多个局部数据线和字线一起串联排列，用选择晶体管将第一和第二局部数据线连接于同一个全局数据线(如图3(a)、3(b)和图25所示)。
根据稍后对实施例的描述，本发明的其它元件、目的和特性将变得更为明显。
图1(a)和1(b)是本发明第一实施例的半导体元件的结构图。图1(a)是顶斜面图。图1(b)是剖面图。
图2(a)和2(b)是本发明第三实施例的半导体元件的结构图。图2(a)是顶斜面图。图2(b)是剖面图。
图3(a)和3(b)是本发明第四实施例的半导体元件的结构图。图3(a)是顶斜面图。图3(b)是半导体元件的剖面图。
图4(a)、4(b)和4(c)是本发明第五实施例的半导体元件的结构图。图4(a)是顶斜面图。图4(b)是包含沟道剖面的剖面图。图4(c)是包含源剖面的剖面图。
图5(a)和5(b)是本发明第六实施例的半导体元件的结构图。图5(a)是制作沟道时的顶斜面图。图5(b)是制作栅之后的顶斜面图。
图6是本发明第七实施例的半导体元件的结构图。
图7(a)和7(b)是本发明第八实施例的半导体元件的结构图。图7(a)是制作沟道时的顶斜面图。图7(b)是制作栅之后的顶斜面图。
图8(a)是第九实施例的半导体器件的的顶斜面图。图8(b)俯视图示出了第九实施例的半导体器件。
图9(a)和9(b)是本发明第十实施例的半导体元件的结构图。图9(a)是顶斜面图。图9(b)是俯视图。
图10(a)和10(b)俯视图示出了本发明第十一实施例的半导体器件的制造工序。
图11(a)和11(b)俯视图示出了本发明第十一实施例的半导体器件的制造工序。
图12(a)和12(b)俯视图示出了本发明第十一实施例的半导体器件及其制造工序。
图13(a)和13(b)是本发明第十二实施例的半导体元件的结构图。
图14是本发明第十三实施例的半导体元件的结构图。
图15(a)和15(b)是本发明第二实施例的半导体元件的结构图。图15(a)是顶斜面图。图15(b)是剖面图。
图16(a)和16(b)是本发明第一实施例的半导体器件的制造工序的顶斜面图。
图17剖面图示出了本发明第十一实施例的半导体器件的接触部分。
图18(a)和18(b)是本发明第十四实施例的作为结构元件的半导体存储器元件的结构图。图18(a)是制作沟道之后的图。图18(b)是制作字线之后的顶斜面图。
图19是本发明第十四实施例的作为结构元件的半导体存储器元件的俯视图。
图20示出了含有本发明第十四实施例的结构元件的半导体存储器元件的工作原理。
图21是构成本发明第十四实施例的半导体器件的结构元件的存储器网的俯视图，示出了制作存储器单元之前的状态。
图22是构成本发明第十四实施例的半导体器件的结构元件的存储器网的俯视图，示出了制作数据线之后的状态。
图23是构成本发明第十四实施例的半导体器件的结构元件的存储器网的俯视图，示出了制作用来形成沟道的光刻图形之后的状态。
图24是构成本发明第十四实施例的半导体器件的结构元件的存储器网的俯视图，示出了制作字线之后的状态。
图25是构成本发明第十四实施例的半导体器件的结构元件的存储器网的俯视图，示出了制作接触孔之后的状态。
图26是构成本发明第十四实施例的半导体器件的结构元件的存储器网的俯视图，示出了制作第一布线层之后的状态。
图27是构成本发明第十四实施例的半导体器件的结构元件的存储器网的俯视图，示出了制作第二布线层之后的状态。
图28是构成本发明第十四实施例的半导体器件的结构元件的存储器网的俯视图，示出了制作接触孔之后的状态，并特别示出了在单元阵列端部匹配字线的接触图形。
图29剖面图示出了构成本发明第十四实施例的半导体器件的结构元件的存储器网的选择MOS的接触结构。
图30(a)和30(b)是构成本发明第十五实施例的半导体器件的结构元件的半导体存储器元件的结构图。图30(a)是制作沟道之后的俯视图。图30(b)是制作字线之后的俯视图。
图31(a)和31(b)是形状不同于构成本发明第十五实施例的半导体器件的结构元件的半导体存储器元件的结构图。图31(a)是制作沟道之后的半导体存储器元件的俯视图。图31(b)是制作字线之后的半导体存储器元件的顶斜面图。
图32是构成本发明第十五实施例的半导体器件的结构元件的存储器网的俯视图，示出了制作接触孔之后的状态。
图33顶斜面图示出了用来描述第十六实施例至第二十二实施例的单元阵列。
图34系列图示出了本发明第十六实施例的半导体器件的读出、擦除和写入的操作顺序。
图35系列图示出了本发明第十七实施例的半导体器件的读出、擦除和写入的操作顺序。
图36是本发明第十七实施例的半导体器件的方框图。
图37系列图示出了本发明第十八实施例的半导体器件的读出、擦除和写入的操作顺序。
图38是本发明第十九实施例的半导体器件的方框图。
图39系列图示出了本发明第十九实施例的半导体器件中的刷新顺序。
图40是本发明第二十实施例的半导体器件的方框图。
图41系列图示出了本发明第二十实施例的半导体器件中的刷新顺序。
图42是本发明第二十一实施例的半导体器件的方框图。
图43示出了本发明第二十一实施例的存储器单元的数据线电流随时间发生的改变。
图44系列图示出了本发明第二十二实施例的半导体器件中的刷新顺序。
图45定义了具有浮栅的存储器单元的符号。
图46示出了本发明第二十三实施例中的电路，其中用时间复用方法在存储器单元中执行读出和写入。
图47示出了本发明第二十三实施例在读出、擦除和写入过程中对存储器单元施加电压的情况。
图48示出了本发明第二十三实施例的读出时间图。
图49是本发明第二十三实施例中的擦除和写入时间图。
图50示出了本发明第二十四实施例中折叠数据线结构的能够将存储器单元置于字线和数据线的所有交点处的电路。
图51示出了本发明第二十五实施例中的输入/输出电路以及验证电路。
图52是本发明第二十六实施例的半导体器件的方框图。
图53是本发明第二十七实施例的半导体器件的方框图。
第一实施例
以下参照附图来详细描述本发明的半导体存储器元件、半导体存储器和控制方法的具体实施例。为了简化描述，将对半导体存储器的部分进行解释，但在实际操作中，对于组合有接触和外围电路的存储器也获得了这些功能。
图1(a)和1(b)是本发明第一实施例的半导体存储器元件的结构图。图1(a)是顶斜面图。图1(b)是剖面图。源76和漏77是由杂质浓度很高的N型多晶硅制成的区域。在源区76和漏区77之间制作了SiO2绝缘膜82。在这一SiO2绝缘膜82侧表面上制作由P型多晶硅组成的厚度为20nm而宽度为150nm的沟道78。由多晶硅制作电荷陷阱区79，并用绝缘膜87隔离。用SiO2绝缘膜81将沟道78和电荷陷阱区79连接于栅电极80。栅电极80和电荷陷阱区79之间的距离设定为30nm。
比之稍后描述的第三实施例的结构(其中沟道和电荷陷阱区制作在一起)，第一实施例的安排(其中沟道78和电荷陷阱区79分别制作)由于获得了更多的设计与制作可能性而提供了更大的自由度。一个特别的优点是借助于选择电荷陷阱区79和沟道78之间的绝缘膜87的材料和层厚度，能够人为地确定势垒区的高度和宽度。在此实施例中，电势区制作在源和漏下方，但也可制作在相反的位置。而且，在此实施例中，电子被用作载流子，并在后面的实施例中也使用了电子，但正的空穴也可以用作载流子。
在本实施例的半导体存储器元件中，源76和漏77垂直重叠，这减小了表面面积。借助于提供垂直走向的沟道区78，也可减小元件表面面积的大小。在本实施例中，借助于串联对准各个存储器元件，可获得更大的存储器存储。此后在下面的实施例中，也用这种方法来安排存储器元件。
下面解释本实施例的存储器元件的工作。栅电极80上的电压电位在写入和擦除操作中被改变。在源76和漏77之间加入一定电压，当施加栅电压时，在沟道78的多晶硅薄层中出现电子，电流开始流动。当施加大的栅电压时，电荷陷阱区79和沟道区78之间的电位差变大，由于隧道效应或热激发，电子跨越绝缘膜87的势垒并注入到电子陷阱区79中。结果，发生向更大的阈值的偏移，即使栅电压相同，电流值也下降。利用此电流值的大小来执行信息的读出。利用栅电压沿相反方向的摆动来执行擦除。
下面用图16(a)和16(b)来解释本实施例的制造工序。在对P型衬底86的表面进行氧化并形成SiO2层84之后，依次制作SiO2层、n型多晶硅层和SiO2层。执行光抗蚀剂掩蔽，进行此四层的共同腐蚀，从而如图16(a)所示形成源76、漏77和SiO2层82和83。当如上所述共同制作时，即使在层叠结构中也没有增加光刻工序。接着，在制作20nm的非晶硅层之后，用热处理方法执行结晶化。执行其它结晶硅的光抗蚀剂掩蔽，进行腐蚀，并借助于制作漏77和源76的连接线而形成沟道78(图16(b))。在这一腐蚀工序中，覆盖漏区77的SiO2层83防止了漏区77被过量切割。然后，制作(淀积)SiO2薄层87，再淀积电子陷阱区79的多晶硅并执行腐蚀。接着，在制作SiO2层81之后，制作n型多晶硅层，执行光抗蚀剂掩蔽并腐蚀，从而制得栅电极80。
第二实施例
图15(a)和15(b)是本发明另一实施例的存储器单元的结构图。源1和漏2是由杂质浓度很高的N型多晶硅制成的区域。在源区1和漏区2之间制作了SiO2绝缘膜7。在SiO2绝缘膜7的侧表面上制作由非掺杂多晶硅组成的宽度为20nm而厚度为10nm的沟道3。由多个平均尺寸为6nm的多晶硅颗粒制作电荷陷阱区4，并用绝缘膜加以隔离。沟道3和电荷陷阱区4经由SiO2绝缘膜6连接于栅电极4。栅电极和电荷陷阱区4之间的距离设定为30nm。此元件被安置在SiO2绝缘膜8中。除非存在特殊限制，在以后的实施例中，都以同样的方法来安置元件在绝缘膜上的安置点。在本实施例中，沟道3和电荷陷阱区4被分别制作，但也可以用众所周知的集成形式的方法来制作沟道3和电荷陷阱区。在以后的实施例中，分别制作的方法也是相同的。而且，与第一实施例中的SiO2层相同，加工成宽度与漏2和位于漏2上的源1相同的SiO2层18，防止了漏2被过量切除。
下面解释本实施例不同于第一实施例的存储器元件的工作的部分。在本实施例中，在载流子被捕获于电荷陷阱区4之后，由于沟道变窄而使栅电极5和沟道3之间的可用电容变小，从而读出小的积累电荷。在本实施例中，在阈值电压偏移大约1V时，能够读出三个存储的(即积累的)电荷。但借助于加宽沟道并为电荷陷阱区提供更多的硅晶粒，能够增加存储电荷的数目，从而得到所希望的阈值电压偏移。沟道的加宽使更大的电流流动，并简化了光刻工序。电荷陷阱区的尺寸在10nm之内，而总周边电容在3aF之内。因此，估计在室温下，甚至在考虑了热引起的扰动时，在一个单元内也能够确定电荷陷阱区载流子的稳定数目。因此，诸如过量裁流子注入或存储(积累)载流子抽出之类的现象不容易发生。借助于沿相反方向摆动栅电压来执行擦除。
第三实施例
图2(a)和2(b)示出了本发明第三实施例。此实施例与第二实施例的不同之处仅仅在于沟道和电荷陷阱区11被集成在一个单元中，以及沟道11制作在源9和漏10的二侧。沟道和电荷陷阱区11的材料是平均厚度约为3nm的非掺杂多晶硅薄层。在本实施例中，为了提供能够用简单工序制造的适合于室温工作的小结构，利用了平均厚度小于5nm的多晶硅薄层中的电位剧烈波动，还利用了沟道和电荷陷阱区在薄膜(11)中的自然形成。本实施例中的晶粒尺寸约为3nm，使尺寸即使沿侧面方向也能够保持在大约10nm之内，各个电荷陷阱区的尺寸大约相同(10nm)。
一个特点是，借助于在源9和漏10的二侧上制作沟道和电荷陷阱区11，以及借助于控制栅电极12，能够有效地使沟道宽度加倍，从而得到大的沟道电流。增加沟道线宽和增大电流值通常导致表面面积增大，但在本实施例中没有增大结构的尺寸。特别是，集成沟道和电荷陷阱区的结构具有简单增大沟道宽度倾向于使载流子捕获造成的阈值电压波动变小的问题。但由于多个沟道是相互隔离的，故在本实施例的结构中不出现这一问题。
第四实施例
以下参照图3(a)和3(b)来解释第四实施例。
本实施例与第三实施例的不同之处在于具有二个漏以及一个由漏(1)13、源14和漏(2)15组成的三层结构。在本实施例的结构中，无须增大表面面积(尺寸)，就能够获得二倍于第一实施例的存储器存储量。除共同使用源14外，存储器借助于源14、漏1(13)和连接于所述漏和源的沟道及电荷陷阱区16来执行存储；还借助于源14、漏(2)15和连接于所述漏和源的沟道和电荷陷阱区88来执行存储。二个沟道和电荷陷阱区16和88被同时制作(淀积)。它们功能的不同仅仅在于与源和漏的位置关系。它们共同使用栅电极17，但只有一侧能够借助于改变漏(1)13和漏(2)15上的电压来进行写入和擦除操作。而且，源14以及漏1(13)和漏(2)15可以同批(共同)制作，且由于沟道和电荷陷阱区16和88也可以共同制作，故此结构具有能够保持工序步骤少的优点。在本实施例中，沟道和电荷陷阱区被集成在一起，但沟道和电荷陷阱区也可以分别地制作。
第五实施例
图4(a)、4(b)和4(c)示出了本发明第五实施例。
本实施例与第一至第四实施例的不同之处在于源和漏是层叠结构，而且栅电极的特征是具有层叠结构。在层叠的栅电极(1)19和栅电极(2)20的外侧上制作源21和漏22并用SiO2绝缘膜26进行隔离。在SiO2绝缘膜的侧表面上制作厚度约为3nm的连接源21和漏22形状的非掺杂多晶硅薄膜23。沟道和电荷陷阱区的功能由薄膜23来完成。此多晶硅薄膜23具有极细的圆形晶粒，因而阈值电压高。
在施加栅电压的过程中，只有栅电极侧面处的薄膜部分呈现导电性，而且，即使栅电极1(19)侧面的薄膜24和栅电极2(20)侧面上的薄膜25被用腐蚀方法隔离了，这些薄膜也形成各个沟道和电荷陷阱区。因此，在元件中至少能够实现二位信息的存储。本实施例中的栅电极被层叠成二层，但也可以加入更多的层。此结构正如第三实施例那样具有层叠的源和漏，但由于当共同使用漏时通常工作不令人满意，故难以采用共同层叠四层以上的结构。但本实施例的结构提供了能够根据增加的栅电极层的数目来增大存储器存储容量的优点。
第六实施例
以下参照图5(a)和5(b)来描述本发明的第六实施例。
本实施例是用来存储至少二位信息的存储器单元。本实施例的元件结构除了此元件制作成二片之外，基本上与第三实施例的元件相同，但得到此元件的制造工序是不同的。
下面解释本实施例的制造工序。在对p型衬底表面进行氧化之后，相继制作(淀积)n型多晶硅层、SiO2层和n型多晶硅层，然后执行光抗蚀剂掩蔽，再制作源27、漏28和用来隔离源和漏的SiO2层32。接着淀积(制作)厚度为15nm的Si3N4薄层和SiO2层32。在包括漏27边沿台阶部分的孔的掩模上涂光抗蚀剂之后，对SiO2层和Si3N4层进行腐蚀(图5(a))。此时呈现出Si3N4层(30)的侧表面。接着，在此Si3N4层(30)上制作3nm的a-Si淀积层。此时，从源气体开始流动直到硅实际开始接触到晶片表面的时间，当下方层是Si3N4时，比之下方是SiO2层时更长，致使在SiO2层表面上几乎没有a-Si淀积下来。因此，在Si3N4层30的表面上能够制作连接源27和漏28形状的大约15nm宽的精细a-Si线。用a-Si的热处理来执行结晶化；从而将沟道和电荷陷阱区集成到一片中。在淀积(制作)SiO2层33之后，淀积n型多晶硅层，用光抗蚀剂掩模进行腐蚀，从而制得栅电极(1)29和栅电极(2)34(图5(b))。
在本实施例中，存储器能够用二个栅电极29和34中的每一个来进行存储，而且至少能够存储二位。利用多值存储能够存储许多位。本实施例的例子的特征是能够制作控制良好的精细线。在降低半导体元件中的非均匀性的同时，用少量的存储电子就能够造成大的阈值电压偏移。在本实施例中，在漏29边沿一侧上制作了含有台阶部分形状的孔，但也可以在二侧制作孔，制作二个沟道和电荷陷阱区，用同一个电极进行控制。此结构的特征是能够得到大的电流。而且，在本实施例中，源27和漏28被堆垛在二层中，但也可以如第四实施例那样采用存储器存储密度更高的由漏1、源和漏2组成的三层结构。
第七实施例
下面参照图6来描述本发明的第七实施例。
本实施例与第六实施例的不同之处有二处；一是沟道和电荷陷阱区分别制作，另一点是二个沟道用同一个栅电极35连接。分别制作沟道和电荷陷阱区的优点，与第一实施例所述相同。本实施例的进一步特征是利用一个栅电极35控制制作在同一个孔图形内的二个沟道这样一种结构，从而简化了栅电极35的加工。此制造工序与第六实施例工序的差别是，在淀积沟道之后立即淀积SiO2薄层，从而形成电荷陷阱区的硅晶粒。
第八实施例
下面参照图7(a)和7(b)来描述本发明的第八实施例。
在本实施例中，制造工序以及沟道和电荷陷阱区的相对位置都不同于第七实施例。下面描述制造工序与第六实施例的不同处。在首先制作源36和漏37之后，制作厚度为15nm的Si3N4薄层34。淀积5nm的SiO2层40，再淀积10nm的Si3N4薄层39。然后淀积SiO2层41，执行漏37端部包含台阶部分的孔图形的光抗蚀剂掩蔽，并在腐蚀之后，制造工序与第六实施例相同。a-Si的厚度设定为5nm。在此结构中，在淀积a-Si的工序中，在连接Si3N4薄层38侧表面上的漏37和源36的形状中的沟道侧面，在另一Si3N4薄层39的侧面处制作电荷陷阱区。此结构的特征是沟道与电荷陷阱区之间的距离得到了良好的控制。
第九实施例
下面参照图8(a)和8(b)来描述本发明的第九实施例。
在本实施例中，安排了四个第一实施例的存储器元件，其中二个合起来用于源和漏，二个合起来用于栅电极。用二个用于数据线的漏42和43，二个用于字线的栅46和47，可以控制行和线。合起来使用源和漏可以增加或重申元件数目，可以增加由数据线控制的元件的数目。而且，合起来使用栅电极可以增加或重申元件数目，可以增加由字线控制的元件的数目。如上所述增加元件数目在其它实施例中也得到了同样的结果。用金属材料(例如Al、W、TiN、WSi2、MoSi、TiSi等)进行反面精整的方法可以用来降低数据线的电阻。在本发明中可利用这一反面精整的方法。在本发明的其它实施例中也可以利用金属材料的反面精整来降低字线的电阻。
第十实施例
下面参照图9(a)和9(b)来描述本发明的第十实施例。
在本实施例中，安排了四个第四实施例的存储器元件，其中二个合起来用于源、漏1和漏2，二个合起来用于栅电极。如对数据线和字线那样，多晶硅可用作合起来使用的漏和栅。在本实施例中，用总共四个数据线(1-4)48-51以及字线(1)54和字线(2)55来执行控制，可存储8位或更多位。数据线1-4对应于图中的数字48-51，数字从小到大，在以后的相关实施例中也是如此。在本实施例中，层叠成三层的最低的n型多晶硅层具有数据线(1)48和3(50)。下一层具有源线(1)52和(2)53，而最高的层具有数据线(2)49和(4)51。
图中还示出了本实施例的接触部分。下面解释接触的制造工序。为了首先制作数据线(1)48和数据线(3)50，淀积了n型多晶硅层和SiO2层，而为了制作源线(1)52和(2)53，淀积了n型多晶硅层。此处借助于在用来制作源线(1)52和(2)53的n型多晶硅层中切出第一孔图形56而制成孔。接着，在制作用来形成数据线(2)49和(4)51的n型多晶硅层之后，在用来制作这些数据线(2)49和(4)51的多晶硅这切出第二孔图形57。接着，在制作SiO2层之后，当合起来形成数据线和源线时，加工出形状(58、59和60的图形)，用来连接接触区中的各个接触图形。结果，形状60的数据线2是多晶硅的最顶层，但对于形状59，多晶硅被切除了，不再存在，故源线的多晶硅是最顶层。而且，在形状58中，数据线2的多晶硅以及源线的多晶硅都不再存在，故数据线1的多晶硅现在形成最顶层。因此，当在各层上制作接触孔时，不必进行分别的工序。对于其它的层状(层叠)结构，制造接触的工序也是有效地，例如，在诸如第五实施例中的栅电极之类的层状结构中也可以利用。当然除上述之外的其它接触制造方法也可以用于本实施例和其它的实施例。
第十一实施例
下面参照图10(a)至12(b)和图17来描述本发明的第十实施例。
此处，第四实施例的8个存储器元件排列成4X2图形。源、漏1和漏2各被四个元件公用，而栅电极被二个元件公用。如第十实施例那样被栅和漏公用的多晶硅可照样被用作数据线和字线。用来淀积成批(共同)腐蚀用的多晶硅从底层开始按数据线1、源线和数据线2的顺序层叠。本实施例还示出了含有用来选择数据线的晶体管区。单元是被虚线包围的部分61。在本实施例中，用四个数据线62、四个(选择)晶体管栅63和字线64来执行控制，以便能够存储16位或更多位的信息。当存储器单元的尺寸减小时，接触和外围道路的尺寸(表面面积)必须减小。特别是当如本实施例那样源、漏和栅制作成层状结构时，必须考虑到大的接触和外围电路的制作将造成不可能布局。
下面与制造工序一起来解释结构。首先，在硅衬底上制作选择晶体管(图10(a))。参考号66、67和68表示不同的层。同时还制作了其它的外围电路，但此处仅仅示出了用来选择数据线的晶体管。在制作选择晶体管的栅电极63之后，淀积(制作)氧化层，然后在场氧化层69上制作存储器单元。制作单元部分的方法与第四实施例相同，今后只讨论不同的地方。在淀积用作底层数据线1的n型多晶硅层之前，对氧化层执行光抗蚀剂掩蔽和腐蚀，并暴露出选择晶体管的扩散层66的区段70(图10(b))。
图11(a)和11(b)示出了制造工序的继续。在制作用作底层数据线1的n型多晶硅层之后，在制作用作图11(a)中的源线71的n型多晶硅层之前，在氧化层上执行光抗蚀剂掩蔽和腐蚀。而且，在制作用作源线的n型多晶硅层、SiO2层和用作数据线(2)49的n型多晶硅层之后，在共同腐蚀数据线和源线之前，对图中所示的孔图形72中的用于数据线(2)49的多晶硅进行腐蚀。因此，在源线和数据线的共同腐蚀过程中，在参考号71所示的图形延伸侧上的数据线(1)52上，不存在多晶硅。多晶硅也从参考号72所示的图形区中的数据线(2)49消失。
在用上述制造工序共同制作源线和数据线之后，数据线(1)被直接连接于选择晶体管的扩散层66而不用金属连接，故无须分立的布线和接触制作工序，因而能够将结构做小，同时可采用简单的制造工序。用多晶硅将公用的源线相互连接，而区域(65)上的数据线2的多晶硅已被清除。因此，在此区域不必执行布线，故结构的表面面积(尺寸)可保持很小。
图12(a)和12(b)示出了制造工序的继续。在制作氧化层、多晶硅并加工字线之后，执行匀平工序和氧化层的制作。一旦制成接触孔，如图12(a)所示，就制作一层的金属布线75。这样就将数据线(2)73和选择晶体管的扩散层68连接起来。
图17是沿图12(a)的A-B线的剖面图。但为了避免使图12(a)和12(b)复杂化，略去了选择晶体管的栅63的金属布线和字线64。然后，在选择晶体管的扩散层64中制作接触孔，并如图所示进行第二金属布线75。结果，借助于向选择晶体管的二个栅电极施加电压，金属数据线62就被电连接到数据线(1)或数据线(2)。
为了易于表示，本实施例的结构是按小尺寸的，但在实际的存储器中，数据线和字线的数目大得多。典型装置的数据线和源线数目达1000，而字线数目达16，同时如本实施例所示制作有选择晶体管的数据线。为了方便起见，此结构被认为是一个方框。具有垂直地重复排列的字线的多个方框构成了存储器。可以借助于选择晶体管，用方框外侧上的一个数据线来控制堆垛的(层叠的)数据线(1，2)组。结果，对于一个方框，数目与数据线相等的金属数据线就足够了。如在本实施例中那样分成方框单位的结构的特点是，可以使多晶硅数据线保持很短，因此不会增大电阻。
第十二实施例
图13(a)和13(b)示出了本发明第十二实施例的结构。
本实施例与第五实施例的不同之处仅仅在于衬底的扩散层而不是多晶硅被用作源线47。利用衬底表面的源线在各个单元中容易被公用。本实施例的特征是，源线电阻很小，故减少了一层多晶硅，从而缩短了制造工序。于是，具有由衬底扩散层构成的源线的这一结构甚至能够利用第一实施例的元件。
第十三实施例
图14示出了本发明第十三实施例的结构。
本实施例的结构由二个重叠的层以及一个第一实施例的存储器元件的阵列组成。图14示出了数据线的剖面图。本发明的存储器元件和存储器制作在绝缘膜上，抑制得到不同于衬底表面上制作的存储器元件的堆垛或重叠。另一个特征是堆垛结构可以进一步提高集成度。而且，当采用这种堆垛或重叠结构时，本发明的存储器元件和存储器的沟道呈垂直走向，致使比之平坦结构，上下层面不容易受到来自单元栅电极的不利影响。
第十四实施例
图18(a)至图24示出了本发明第十四实施例的结构。
图18(a)和18(b)示出了包含本实施例存储器的存储器单元阵列的部分的结构图。图18(a)示出了制作沟道之后的状态，而图18(b)示出了制作字线之后的状态。数据线(1)A1、源线(A3)和数据线(2)A2由杂质浓度很高的n型多晶硅制成，且这些线以从底部开始的顺序包围SiO2绝缘膜A4、A5。在这些SiO2绝缘膜A4、A5的侧面上制作厚度为2.5nm而宽度为50nm的由非掺杂多晶硅构成的沟道A6、A7。字线A9共同制作在多晶硅的顶部和底部，并用厚度为25nm的栅绝缘膜A8隔离。此处示出了采用二个字线的具有二个线和一个基本阵列结构的数据线结构层，但实际使用的存储器单元具有许多数据线和字线。存储器单元由二个各带有四个交点的上下层面构成，即使不用多位存储也能够存储至少八位。
图19示出了此结构的俯视图。数据线(1)A1、源线A3和数据线(2)A3垂直地堆垛(A10)，使表面面积减少相应数量。A11单位结构是4F2。此结构持有二个单元，故一个单元的面积(尺寸)是2F2。
用图20来解释此存储器元件的工作。在极薄的多晶硅层中的电位波动(上升和下降)是剧烈的，以致在薄层中自然形成一个构成电通路A12的连续低电位区和一个构成电荷陷阱区A13的孤立低电位区。此层的晶粒的尺寸被抑制在大约2.Snm的厚度之内，使水平尺寸被限制在大约10nm。电荷陷阱区A13中的各个载流子的尺寸约为相同的尺度。此结构因而具有理想地小尺寸、能够室温工作而且制造工序简单的优点。电荷陷阱区和电通路当然可以彼此分别地制作。
此时，若电荷陷阱区中的颗粒为10nm或更小，则即使在室温下也能够得到库仑阻塞效应。借助于改变字线A9上的电位来执行写入和擦除。在数据线(1)A1和源线A3之间加一具体电压，且当电压加于字线时，在沟道A6的多晶硅薄膜中感应出电子，电流于是开始流动。当施加大的栅电压时，电流通路A12和电荷陷阱区A13之间的电位差变大，电子利用隧道效应或热激发而最终跨越势垒的高电位部分并注入到电荷陷阱区A13中。结果，阈值电压向更大电位偏移，即使在相同的栅电压下，电流值也变小。利用这一电流值的大小来执行信息的读出。借助于沿相反方向摆动栅电压来执行擦除。
下面解释含有采用存储器单元的大规模阵列的基本单位的存储器网的结构。
图21、图22、图23、图24、图25、图26和图27示出了存储器网的布局。这些图分别示出了同一区域的不同的制造阶段。
上述存储器单元具有适合于元件阵列的结构，且能够排列成大规模。但此存储器单元使用长的多晶硅数据线，故电阻变成太大。因此采用一定规模的接触并用金属之类的低电阻材料来进行长距离布线。这种安排的小规模单位被称为存储器网。在本实施例中，数据线和字线各安排8个线，64个交点中的每一个有二个单元，故存储器网由总共128个单元组成。
而且，为了鉴别的目的，多晶硅数据线1、用来执行内部网布线的数据线2被称为局部数据线，而用来执行网间布线的数据线被称为全局数据线。由于含有数据线1和数据线2的二个线互相重叠，故用来选择上下网单位的MOS晶体管被安装在衬底表面上。这一安排避免了有关间距的麻烦，并使网外的全局数据线被限制为一个线。由于选择晶体管的间距被做成大于数据线的间距以考虑元件隔离区，故在存储器网被分成顶底而部分时，相邻数据线的选择晶体管起作用。
下面用图21至图27来解释本实施例的布局以及制造工序。图中被虚线包围的区域A22组成存储器网单位。首先，在p型衬底表面上制作n型晶体管。利用布局使栅电极A15沿并排排列的有源区A16延伸。同时在存储器单元阵列的外侧制作CMOS外围电路。而且，为了利用一系列的电压而在MOS晶体管中使用三层阱结构。由于用作读出放大器、MOS译码器和抗高压字驱动电路的晶体管具有不同的击穿电压水平，故至少制作了二种栅长度的MOS晶体管。在本实施例中没有使用SOI衬底，但当使用薄层SOI衬底时，就不总是需要上述的三层阱结构了。然后，一旦制作了SiO2层，就对SiO2层进行腐蚀，形成光刻胶掩模，并暴露选择MOS扩散层的部分A14。在制作厚度为50nm的n型多晶硅层之后，如图21所示，对SiO2层进行腐蚀，形成光刻胶图形A33的掩模。此工序使局部数据线A1与选择MOS的扩散层直接连接，提供了无须清除局部数据线(1)A1的工序的优点。而且，按序制作SiO2层(厚度为100nm)、n型多晶硅层(厚度为50nm)、SiO2层(厚度为100nm)、n型多晶硅层(厚度为50nm)、SiO2层(厚度为30nm)；对SiO2层进行成批(共同)腐蚀，形成制作的六个层的光刻胶图形掩模，并如图22所示，由源线A3、局部数据线(1)A1和局部数据线(2)A2组成层叠结构A17。
由于这些层是在一批(共同)中制作的，故比之在二层中制作一层存储器结构，光刻工序更简单。再在存储器网之间的边界处制作数据线图形A18。在数据线的光刻工序中，这一图形使得能够容易地检测暴露于光的尺寸几乎一样的重复结构的最佳条件(EB工序图)。同时，借助于在邻接的数据线二侧设置邻接的结构，可以将局部线的静态电容设定成与周围的线相同，这对存储器的稳定工作是极为有利的。然后，在制作厚度为2.5nm的a-Si(非晶硅)层之后，利用热处理来进行结晶化。在结晶化之后，制作厚度为15nm的SiO2层，然后如图23所示制作宽度为0.1μm的走向垂直于数据线的光刻胶图形A19。
对这一光刻胶图形进行掩蔽，然后执行腐蚀。在局部数据线(1)A1和源线A3之间的SiO2层A6的侧面处以及局部数据线(2)A2和源线A3之间的SiO2层A7的侧面处，制作走向垂直于衬底的精细SiO2线。此处，建立模拟图形A20可以防止光刻胶图形的精细线断裂。接着，用各向异性干法腐蚀对平行于衬底制作的SiO2图形进行修整。执行这一工序可以防止多晶硅进入邻近的局部数据线。然后，在O2等离子体环境中对多晶硅薄层进行氧化。为了防止此时的氧化进展到大约10nm以上，在先前制作的精细SiO2线以下的多晶硅薄层不要氧化，从而能够制作极为细微的多晶硅薄层的精细图形。由于下列原因，此方法比用干法腐蚀来制造精细层更为优越。一个原因是，借助于干法腐蚀效应和湿法腐蚀的氧化效应，能够制作精细图形。本发明人在早期评估阶段已预见到，借助于具有宽：长为2或更大的精细沟道的极薄的多晶硅薄层，在写入操作之前和之后，能够获得足够的阈值偏移。正如在本实施例中那样，当源线A3和局部数据线A1之间的SiO2层的厚度为100nm时，必须制作大约为0.5μm的图形。本发明人制造的样板利用了宽度为0.1μm的光刻胶图形，在完成湿法腐蚀时，制得了0.07μm的SiO2精细线。从侧表面的氧化效应被认为对这一工序有贡献，以致在氧化之后制得了具有宽度为0.05μm的精细沟道线的多晶硅层。第二个原因是，由于O2等离子体造成的氧化在大约10nm处停止，故在制作沟道时不可能从沟道线过量修整。沟道一旦制得，在制作(淀积)用作栅绝缘膜的SiO2薄层A8之后，如图24所示制作n型多晶硅层，并在光刻胶掩模上执行腐蚀以制作字线A21。
若n型多晶硅层制作成比数据线之间的间隙更厚，则在制作数据线时刻建立更陡的台阶(即沟槽)，更容易制作光刻胶图形。前述数据线的模拟图形的存在使得能够在数据线之间建立沟槽，且即使对于存储器网的边沿区，也能够得到这一(内建)效应。在制作n型多晶硅层之后，还执行腐蚀，从而在减薄此层之后，能够用淀积硅化物的方法制作低电阻的字线。在制作字线之后，制作绝缘膜，如图25所示，一旦完成了匀平，就执行接触工序。此时，在对制作在上部的绝缘膜执行腐蚀之后，可以制作局部数据线(2)A2的接触A26、选择MOS扩散层A16的接触A27、选择MOS栅电极A15的接触A25、以及字线A21的接触A34。相反，由于源线A3位于局部数据线A2下方，故可以通过局部数据线(2)A2得到源线A3的接触孔A23。而且，为了不占据其宽度决定于间距的选择晶体管有源区的宽区段，用来连接全局数据线与选择晶体管的接触孔A24也通过局部数据线(2)A2和源线A3。此结构使得能够得到接触孔与数据线相互重叠的布局。由于在预先制作局部数据线(1)A1之后要求修整，故此处在此接触区中不存在局部数据线(1)A1。为了避免同孔周围的层发生电短路，一旦制作了孔和孔绝缘层，就用不规则的干法腐蚀在接触孔之中制作绝缘膜的侧壁
图29示出了制作侧壁之后的选择MOS部分的接触的剖面图。
图28示出了存储器单元阵列端部的字线的接触A34。
用与层叠的数据线相同的但不同于模拟数据线的材料来制作大的模拟图形A35。在此模拟图形A35上制作接触A34。此安排防止了如在制作字线阶段由于多晶硅层的制作而无法得到内建沟槽效应这一步骤之后，淀积金属，并在光刻胶掩蔽之后执行腐蚀，以便如图26所示形成第一金属布线层M1。
借助于对多晶硅栅电极A15进行反面精整，降低了M1布线A29的电阻。源线A3的布线A28也用M1进行。还制作了与局部数据线(2)A2以及与选择MOS扩散层的连接(A30)。而且，已大在各层之间制作了绝缘膜，就制作接触孔，淀积金属，并在光刻胶掩蔽之后执行腐蚀，以形成图27所示的第二层金属布线M2。用M2制作全局数据线A31。由于存储器网表面在窄间距中，故用M2制作全局数据线A31可以防止执行其它布线。因此，在全局数据线A31中必须利用M2或更高的布线。对于连接于存储器单元阵列外侧的读出电路也如此，换言之，为了将读出电路连接于全局数据线下方的层，必须用例如M1。在全局数据线中，将模拟图形放置于存储器网的边界处，也将使得能够得到与局部数据线相同的效果。
第十五实施例
下面参照图30(a)、30(b)和图32来描述本发明的第十五实施例。
图30(a)和30(b)是含有本实施例的存储器的存储器单元阵列的一个区域的结构图。图30(a)是制作沟道之后的图。30(b)是制作字线之后的图。在第十四实施例的例子中，存储器元件的二个单元垂直堆叠在结构中。本实施例的不同在于由一个单元组成，但其它结构的工作原理是相同的。
沟道A38以垂直连接局部数据线A37和源线A36的形式延伸。沟道的电位由字线A47控制。本实施例的结构的集成度低于第十四实施例的结构，但其特点是制作时台阶(沟槽)极少并具有大的工艺裕度。
图32是存储器网的俯视图。示出了直至接触工序的情况，对应于第十四实施例中的图25。当然，在网单位中，用MOS晶体管将局部数据线连接到全局数据线。在第十四实施例中，目的是用晶体管来选择上单元或下单元，但在本实施例中，目的是降低电连接于全局数据线的局部数据线在工作过程中的电容。若能够降低局部数据线上的电容，则用同样的电流就能够引起更快和更大的电位改变，这反过来又能够加快运行。这一好处不仅仅局限于本实施例以及如第十四实施例那样具有在电路板上垂直延伸的沟道的结构，而且即使在如图31(a)和31(b)那样沟道平行于电路板表面延伸的结构中，也能够得到。
图31(a)和31(b)示出了单元阵列的一个基本例子。由6个单元阵列结构组成的上图(图31(a))是制作沟道之后的状态。制作字线之后的状态示于图31(b)。此结构具有局部数据线(1)A39和局部数据线(20)A41，以及公共源线A40。沟道的电位由字线A43控制。若单元结构的基本加工尺寸设定为F，则此结构的尺寸为6F2，且其特征是比诸如本实施例例子之类的立体结构，其制造更简单。现在转到图32来进行解释。接触孔包含用来连接于源线A36的接触孔A46、用来连接于MOS栅电极的接触孔A47、以及用来将MOS扩散层连接于全局数据线的接触孔A48。本实施例的特征是，在同一个工序中能够制得所有的接触孔，而且制造步骤数目比第十四实施例少。
以下涉及到第十六至第二十二实施例的单元阵列的写入、擦除、写入-验证、擦除-验证、刷新和多值存储的工作例子。
图33示出了典型的阵列，此阵列被用于描述。当然，也可以使用迄今出现的其它存储器单元结构。
第十六实施例
图34示出了读出、写入和擦除操作的顺序。读出条件是读出单元1和单元2的信息。擦除条件是擦除单元1和单元2的信息。写入条件是在单元1中写入信息“1”和在单元2中写入信息“0”。在读出操作中，首先执行预充电(步骤1)，接着，对源、数据线和字线施加特定的读出电压(步骤2)。用沿数据线1传送保存在单元1中的信息的电流，以及沿数据线2传送保存在单元2中的信息的电流，来执行读出。字线1上的电流在“0”时比“1”时大得多，以致能够容易地将二种状态设定成彼此区分开来。
借助于将设定值定得小于阈值电压，当在字线2上保存信息“0”时，不管保存的信息如何，在单元3和单元4中几乎没有电流流动。即使排列由大量的单元，工序也是相同的；读出电压只加于控制读出单元的字线，而低电位被设置在连接于同一个数据线的其它的字线。下面描述擦除操作。擦除操作对单元1和单元2同时执行。为了对被擦除的各个位进行验证操作，需要一个作为对应预必须擦除的各单元的清单的信息区。首先，在施加擦除电压之前施加写入电压(步骤1)。
执行这一步骤防止了在电流擦除操作之前的擦除操作之后擦除电压施加到未执行写入操作的各个单元，并有助于抑制器件特性中的不希望有的起伏。接着，在对应于单元清单的数据线上设置电压(步骤2)。
加于连接于擦除未完成的单元的数据线的电压电位(例如5V)被设定成高于加至其单元擦除完成的数据线的电压电位(例如0V)。为了检查在低电压(例如-10V)加于用于擦除的字线(步骤3)之后单元的状态，向字线施加特定电压(例如0.5V)，并读出字线上的电压电位改变(步骤4，步骤5)。
结果，若单元阈值已变成低于特定值，则此单元被从上述清单(要擦除的单元的清单)中删除。然后，当清单空白时就终止擦除操作，但若仍有单元保留在清单上，则操作再回到步骤2。此处，在步骤2中，加于被从目标擦除清单删除了的单元的电压低(0V)，且对字线的电压电位差小(此时为10V)，故不执行不必要的擦除。这一操作循环在需要擦除的单元上重复，直至达到低于特定值的阈值电压。
写入操作是将有“0”或“1”组成的信息写入单元1和单元2的过程。在写入操作中，电压被加于对应于清单上要写入“1”的单元的数据线上(步骤1)。
加于显示“1”的写入未完成的单元的数据线的电压电位(例如0V)被设定成低于加至其“1”或“0”的写入已完成的单元的数据线的电压；对字线设置大的电压电位差。然后，为了检查施加(步骤2)用于在字线上写入的高电压(例如15V)之后单元的状态，向字线施加特定电压(例如2.5V)，并读出电压电位的改变(步骤3，步骤4)。
结果，若读出的电压高于特定的阈值电压，则此单元被从上述要写入的单元的清单中删除。然后，当清单空白时就终止写入操作，但若仍有单元保留在清单上，则操作再回到步骤2.在步骤2中，加于被从清单删除了的单元的电压高(此时为5V)，且由于对字线的电压电位差小(此时为10V)，故能够避免阈值的过大改变。此时使用了写入“1”的单元的目标清单，但也可以使用完成了“1”的写入的单元的清单，或写入“0”的单元的清单；在执行写入验证时可以加入这些清单，写入操作也可以在所有的单元都已加入到清单时完成。对于擦除操作的清单内容，也可以建立相同的安排。为简化起见，今后也使用上述的定义。
在本实施例中，多晶硅被用于数据线、源线、字线和沟道，但不要求使用相同的材料，也可以使用其它的半导体材料，金属也可以使用。SOI衬底和体硅也可以用于数据线、源线和沟道。当使用体硅时，电阻降低，使存储器不够在更高的速度下运行。非掺杂多晶硅被用于沟道，但也可以使用含有杂质的多晶硅。而且，在本实施例中，沟道的多晶硅薄层(1)起着电通路和为执行信息存储而存储电荷的装置的双重作用，但薄层中的低电阻区可以仅仅起电通路的作用，而存储信息的电荷积累可以在其它地方执行。此时，半导体材料可以用作积累电荷的材料，也可以使用金属。而且，此时正如前述的元件工作原理，用来存储电荷的区域基本上是一个被高电位区包围的小区域。此结构的特征是，由于电通路和电荷存储区是分别设计的，从而能够使用不同的尺寸和材料。
第十七实施例
图35和图36示出了本发明的第十七实施例。
图35和图36示出了第十六实施例的图34所示的单元清单的采用寄存器的例子。图35示出了操作顺序。图36示出了存储器的结构。借助于利用寄存器顺序进行外部数据交换，可减少输入/输出线的数目。此存储器单元结构的工作原理与第十六实施例相同。寄存器的每一位对应于一个数据线。在本实施例中，单元1(和单元3)对应于寄存器的第一位，而单元2(和单元4)对应于寄存器的下一位。在擦除操作中，未完成的擦除操作是状态1，而完成了的擦除操作是状态0。换言之，在单元1或单元2的擦除操作中，寄存器的{1，0}表示单元2的擦除完成了或单元2的擦除未完成。然后，当匹配数据线的寄存器位是1时，返回到步骤2，则要擦除的电位(例如5V)被加于数据线。但当寄存器位电位是0(例如0V)时，则当寄存器各位都是0时，擦除验证循环终止。
在写入操作中，当在步骤1中载入数据时，反位信息被示为连接于数据线的写入信息，对应于寄存器的每位值。换言之，步骤1中寄存器为{0，1}表示信息“1”被写入单元1而“0”被写入单元2。然后从步骤2开始，当单元中的信息“1”完成写入时，在相应的寄存器位中输入0。在步骤1中，当相应的寄存器位是1时，则电位(例如0V)被加于数据线作为擦除条件，而当此位是0时，高电位(例如5V)被加于数据线。当寄存器的每一位都是0时，写入验证循环就终止。
第十八实施例
图37示出了本发明的第十八实施例。
在本实施例中，擦除验证不对每一位执行，而当所有要擦除的单元的阈值都小于特定的阈值时，就确定擦除循环完成了。在此方法中，在步骤2的擦除方法中，擦除电压被加于所有被选定的单元。在此方法中不需要对各位进行控制，因此其特征是操作简单。剩余擦除电压的施加要求稳定，以便不擦除过量。就单元特性而言，擦除被定义为电子注入，并可采用在所有要擦除的单元都大于阈值电压时确定终止擦除循环的方法。在此方法中，阈值上升了的单元已被擦除，故当擦除循环被重复时，电流在几乎所有的单元中都停止流动，因而可降低擦除操作过程中的电流消耗。
第十九实施例
图38和图39示出了本发明的第十九实施例。
存储器单元结构与第十七实施例相同。除了对写入和擦除操作执行验证外，本实施例的特征还在于在保存信息的过程中执行刷新操作。如在第一实施例中那样，由于被存储的电子数目小，在写入操作过程中也可能出现诸如热激发和隧道效应之类的现象。相同的情况适用于保存信息，并且是保存信息过程中不稳定性的一个原因。但为了稳定信息的保存而加厚提供存储电荷的区域与电荷存储区域之间的绝缘膜(即增大势垒宽度)的方法是不可取的，因为写入时间也立即变长。本发明的存储器的特征是，能够比快速存储器更高速地写入和擦除，在信息保存过程中利用刷新操作，使得能够高速写入和擦除，同时稳定地保存信息。而且，DRAM被广泛地用作高集成度的非易失存储器，本发明的存储器单元却能够在一个晶体管的空间内含有一个单元，且存储器单元的结构简单，以致能够获得高集成度。
图38示出了本实施例的存储器的结构图。与第十七实施例不同，本实施例的特征是利用了二类寄存器。图39示出了刷新操作顺序。正如第十六实施例，使用了四个邻接单元。读出、擦除和写入操作按第十七实施例的顺序执行，在顺序选择字线的同时，重复操作内容。字线的数据被读出二内容被存储在寄存器1中。此处，寄存器1中的每一位信息是存储器单元的反相信息。接着，执行第十七实施例所述的擦除操作。在擦除操作中，从寄存器2读出的数据遗失了，以致必须预备寄存器2。寄存器1数据再次被写入存储器单元。在字线之中移动的同时，按顺序进行一系列的操作。由于在比记忆可能丧失的平均时间短得多的时间内执行了存储器刷新操作，信息就稳定地保存在存储器单元中。寄存器1或寄存器2被用来验证写入操作和擦除操作。此处，在将寄存器1的信息暂时存储到寄存器2之后，可将擦除操作用于寄存器1的内容。此时，在完成擦除操作之后，则在将寄存器2的信息移到寄存器1之后执行写入操作。写入、擦除和读出操作与第十七实施例相同。但当为了得到更快的写入和擦除操作而使电荷存储区与外部区之间的势垒宽度或势垒高度更小时，还需要作出改变。在这种情况下，存储(记忆)的信息会由于读出操作而遗失，以致必须重写被读出的信息。操作顺序与刷新操作相同，不同的是读出的信息被传送到了外部位置。对于执行刷新操作的其他实施例，这一工序也是相同的。
第二十实施例
图40和图41示出了本发明的第二十实施例。图40示出了存储器的方框图。图41示出了刷新操作顺序。
本实施例与第十九实施例的不同之处在于，不对每一位执行擦除验证，且当所有要擦除的单元都具有低于特定阈值电压时，就确定终止擦除循环。操作的其他各个方面与第十九实施例相同，且其特征是，由于不对每一位执行擦除验证，故在擦除操作过程中不必在每一个数据线上提供寄存器，而且不需要第二寄存器。
第二十一实施例
图42示出了本发明的第二十一实施例的方框图。
本实施例的特征是在一个单元中存储多于一位的信息(多值存储)。此存储器单元与第十六实施例相同。
图43示出了单元单位特性的实验结果。图中示出了在源线设定为0V、数据线为2V而字线为9V时，数据线中流动的电流随时间的变化。字线上的电位增加不多，减慢了电子注入，使得更容易观察电流随时间的改变。如从图中可见，当电子在存储器存储区中每次一个地积累时，在阈值电压中发生散射型偏移，以致电流阶跃地改变。将每一个这种分散的阈值对应于信息，使多值存储成为可能。例如，用信息“0，0”表示积累一个电子的状态，同时，用信息“0，1”表示积累二个电子的状态，用信息“1，0”表示积累三个电子的状态，用信息“1，1”表示积累四个电子的状态，致使有可能存储二位。本实施例的特征是，比之执行多值存储以区分相邻特性，更容易鉴别状态。存储器的结构与第十九实施例相同，但不同之处在于，对应于每个字线的寄存器具有多个位，以及在于写入操作和读出操作的电压和时间设置。在本实施例中，一个电子对应于一条信息，但如反复指出的那样，在器件特性中，可能在电子注入和放电时发生某种现象，在记忆保存、写入和擦除特性中引起大的偏离或不规则性。为了获得稳定的存储器存储，在写入和擦除的存储器保存和验证操作中执行刷新操作是有效的。借助于改变写入时间(写入脉冲宽度或写入脉冲宽度之和)来执行各个多值信息的写入。用一正比数值来表示这一写入时间。如第十六实施例所述，存储器存储区小，以致一个电子的注入对下一个电子的注入几率有影响，但这一效应对注入的电子数有指数函数的依赖关系。利用写入电压而不仅仅是写入时间的多个值，也可以实现信息的这一选择性写入。由于为了只消除存储器存储区电位的改变而利用电子注入从外部源施加写入电压时下一个电子的注入几率相等，这一写入电压采用正比数值。不用说，这些各种各样的方法可以组合起来，例如采用改变电压和改变时间的方法。但由于必须读出多个状态，故读出操作需要参考电压发生器。为了执行多值信息的验证操作或刷新操作，多值存储器存储还需要保存装置即用来保存多个信息值的方法。
借助于将多个积累电子设置成对应于信息(例如使5个电子匹配信息)而不是仅仅用一个电子，获得了稳定的存储器存储。存储器结构以及操作顺序都是相同的。为了为存储器存储采用更多的电子，本实施例的特征是，比之存储一个电子的方法，其对现象发生几率的影响小，从而获得更稳定的存储器存储。因而，其他特征是可以延长刷新操作周期并获得更低的电流消耗。
第二十二实施例
图44示出了本发明的第二十二实施例。
本实施例的特征是，在存储器保存过程中执行刷新操作但不执行写入-擦除验证。利用了与第二十二实施例相同的存储器单元，但存储器存储区的硅晶粒的尺寸为大约4nm。在采用写入操作并注意一种晶粒的例子中，当注入一个电子时，第二晶体被注入的几率急剧下降。再说一遍，第二电子被注入所要求的时间比注入第一电子的时间长得多。因此，写入电压必须施加足够长的时间，由于包含某些可能的偏移，故要长于注入一个电子所需的平均时间，而且这一设置必须维持比输入二个电子所需的平均时间短得多的时间。因此，当每单元存储一位时，或在一个单元中存储多位的多值存储中，本实施例无须验证操作就可得到稳定的存储器工作。
以下描述具有小的表面面积、处理小电荷、噪声小、适用于对噪声敏感的单电子存储器的外围电路的具体例子以及这些外围电路的制造工序，与前述第二十三至第二十五实施例那样，仍不失其所需的表面面积小和集成度高的特征。
图45示出了参考号的定义。在以后的解释中，如图45中本发明的半导体存储器元件中列出的那样，电荷陷阱区用黑电示出以便将它区分于普通的FET。
第二十三实施例
图46至图49示出了第二十三实施例的半导体存储器中的读出、擦除和写入电路的结构。
图47示出了本实施例的电路图。为简化起见，图46仅仅示出了一对数据线，但在实际的半导体存储器中，与此处所示相同，水平排列有许多线。在图46中，存储器单元MM1、MM2、MM3和MM4是排列(层叠)在上层和下层中的存储器单元。MOS M3和MOS M4是局部数据线的选择MOS。MM1、MM3是下层存储器单元，且用下层中的局部数据线LDL连接。MM2、MM4是上层存储器单元，且用上层中的局部数据线LDU连接。源线被上单元和下单元二者公用。LDL被M3连接于局部数据线D1。LDU被M4连接于局部数据线D1。以下称由存储器单元阵列和局部数据线选择MOS组成的组为块。还示出了对应于D1的全局数据线D2。在此全局数据线D2上是由模拟存储器单元阵列DMM1、DMM2、DMM3、DMM4、和局部数据线选择MOS M1和M2组成的模拟块，以相同于存储器单元块的方法连接。
图48和图49示出了电路工作的时间图。为了在全局数据线D1、D2上使这些电路放电，预充电/放电MOS M5和M6被连接起来。再经由传送MOS M7和M8，将全局数据线D1、D2连接于由M13、M14、M15、M16组成的读出放大器(差分放大器)。
如有需要，连接电源MOS M11、M12以便有需要时激励读出放大器。在输入/输出线D3、D4二者上提供读出放大器放电MOS M9、M10，以便使这些读出放大器放电。
下面描述本实施例的读出、擦除和写入操作。本实施例的特征是借助于转换上下存储器单元而执行读出和写入。而且，在以下描述中，用“1”表示高的存储器单元阈值电压，而用“0”表示低的阈值电压。高的逻辑电平用“1”表示，而低电平用“0”表示。如果希望，逻辑电平和阈值电压当然可以反过来。在解释图47中的具体电路操作之前，先描述一下加于存储器单元的电压的一个例子。
在读出操作中，在读出的存储器单元(此时是MM1)和对应的模拟单元(此时是DMM1)的局部数据线上执行预充电(例如2.5V)，读出电压(例如2.5V)被加于字线(W1)和模拟线(DW1)，以便开启MM1、MM2，然后执行局部数据线(LDL)和模拟局部数据线(DLDL)的放电。模拟存储器单元DMM1被预先设置在阈值“1”和“0”之间。故当MM1的数据为“0”时，LDL上的电压迅速降低，而当为“1”时，DLDL电压迅速降低并在LDL上保持高电压。
在擦除操作中，上下数据线LDL、LDU和源线S被设置于高电平(例如5V)，擦除电压被加于字线W1(例如-10V)，然后执行所以存储器单元阈值电压的降低。
在写入操作中，源线(S)被设置于高电平(例如5V)，要写入“1”的存储器单元(此时为MM1)的局部数据线LDL被设置于0V，同时，要写入“0”的存储器单元(此时为MM2)在局部数据线LDU上被加以高电压(例如5V)；而写入电压(例如15V)被加于字线W1。由于15V加于MM1的字线和数据线之间，故阈值电压上升。此过程被称为写入“1”。在MM2的数据线之间、字线之间以及源线和字线之间，仅仅施加了10V，以致阈值电压的上升被抑制。此过程被称为写入“0”。
上面所述是电压值的例子。主要是在写入过程中，阈值电压在足够短的时间内上升到对写入电压施加非破坏的电平；在擦除过程中，阈值电压在足够短的时间内降低到对擦除电压施加非破坏的电平。
要写入“0”的存储器单元的源线和局部数据线的电压保持阈值电压的上升对在存储器单元中写入“1”而言尽可能高，在读出过程中，字线电压和局部数据线电压保持不需要的阈值电压的上升尽可能低。
下面用存储器单元MM1、MM2和模拟单元DMM1、DMM2来详细描述读出操作。此处，“0”被写入较低的存储器单元MM1，而“1”被写入较高的存储器单元MM2。
图48示出了读出操作的时间图。首先，LD1和DLD1被设置于高电平，局部数据线选择MOS M3和模拟局部数据线选择MOS(M1)被开启，而局部数据线LDL和全局数据线D1以及模拟局部数据线DLDL和全局数据线D2被连接。接着，PDG被设置于高电平，预充电MOS M5和M6被开启，并执行LDL、DLDL、D1和D2的预充电。SADG被没置于高电平，读出放大器放电器MOS M9和M10被开启，而读出放大器二端D3和D4处的电压降低到地电位。然后开启字线W1和模拟字线DW1，数据线开始放电。此时，“0”被写入存储器单元MM1“0”，故阈值电平低于模拟存储器单元DMM1，而且D1上的电压下降得比D2快，以致能够迅速地执行放电。接着，T1G被设置于高电平，传送MOSM7和M8被开启，而全局数据线D1和D2电压被送到读出放大器。然后SAP被设置于低电平，SAN被设置于高电平，读出放大器激活的MOS晶体管M11和M12被开启，读出放大器被激活且二个输入/输出线D3和D4上的电压差被放大到高达电源电压。此过程使得能够读出下方存储器单元MM1的数据，并用同样的方法读出上方的存储器单元MM2。但此时，M2和M4(信号线为LD2和DLD2)被用作局部数据线选择MOS。字线W1和模拟数据线DW1被开启，且当数据线开始放电时，MM2的阈值电压高于DMM4的阈值电压，以致D1比D2放电更慢，才而保持高电压。
下面解释擦除操作。在擦除之前，立即对所以单元执行写入。为了防止各个单元连续地写入“0”而被过量擦除(阈值不上升)，这一写入是必须的。LD1和LD2被设置于高电平，局部数据线选择MOS M1和M2被开启，而上下局部数据线LDL和LDU被连接于全局数据线D1。PDD被设置于低电压，而PDG被设置于高电压，数据线预充电/放电MOSM5和M6被开启。在LDL和LDU电压达到高电平时，写入电压被加于字线W1。PDD在M1、M2、M5仍然开启的情况下被设置于高电压。在上下数据线LDL和LDU已设置于高电平时，擦除电压被加于字线W1。这一过程能够同时擦除上下单元。
下面解释写入操作。对下方存储器单元MM1写入“0”而上方存储器MM2写入“1”的情况给出了解释。在写入过程中，上下数据线必须被设置于不同的电压。但在写入过程中，存储器单元肯定是开启的，以致加于局部数据线的电压必须是静态的(不改变)。因此，上下单元的写入必须分别进行。但为了在对其他单元进行写入时不对单元施加不利的影响，将动态电压加于局部数据线。读出放大器的输入/输出线D3被设置于低电平，LD2被设置于高电平局部数据线选择MOS(M4)被开启，而上局部数据线LDU被设置于低电平。接着，LD2被设置于低电平，而M4被关断，以致能够施加动态电压。然后，D3被设置于高电平，LD1被设置于高电平，局部数据线选择MOS M3被开启，而下局部数据线LDL被设置于高电平。然后在M3仍然开启的情况下，高的写入电压被加于字线W1。此过程使得能够将“0”写入MM1。此时，M2被牢牢地设置于开启，以致LDU电压升高，使“1”在MM2中的写入不充分。
接着，LD1被设置于低电平，并借助于关断M3而动态地将电压施加于LDL。然后，D3被设置于低电平，LD2被设置于高电平，M4开启且LDU设置于低电平。再将写入电压加于W1。用电压将“1”写入MM2。此时，MM1被开启，但LDL电压不改变，从而在MM1中写入“1”。
本实施例的特征是，每个垂直层叠的存储器单元的局部数据线经由选择MOS晶体管被连接于一个全局数据线，并在写入操作和读出操作过程中被顺序转换，以致即使存储器单元被堆叠，也无须增加全局数据线或读出放大器的数目，而且能够避免增大外围电路的表面面积(尺寸)。
本实施例的存储器单元是二层的，但也可以提供三层。而且，局部数据线可以排列在平坦面上而不是呈堆垛形状。也可以采用组合，其中一组层叠的局部数据线排列在平坦面上。
第二十四实施例
下面用图50来解释第二十四实施例的半导体存储器的读出电路、写入和擦除电路的结构。本实施例与图46的实施例的不同之处在于，存储器单元制造在字线和数据线的所以交点处。
此处，方法的特点是读出放大器与数据线彼此相对定位，以致匹配的数据线被置于读出放大器二侧的开放结构中，亦即在沿同一个方向的折叠结构中。开放结构具有存储器单元能够置于数据线和字线的所以交点处，且字线被高度集成的优点，但缺点是在字线中会产生大得多的噪声。相反，折叠结构具有在驱动字线时产生的噪声小的优点，但还是有存储器单元不能够置于数据线和字线的所以交点处的缺点。在本实施例中，尽管采用了折叠数据线结构，存储器单元仍然被置于了数据线和字线的所以交点处。当读出存储器单元MM1时，存储器单元MM7和MM8也被激活。但局部数据线选择MOS晶体管M7和M8是关断的，以致对全局数据线D2没有不利的影响。此存储器单元对于读出是非易失的，以致写入在MM7和MM8中的数据也没有变化。单电子存储器具有结构特别小的优点，但也具有处置小电流导致不能够抗噪声的缺点。但在本实施例的结构中，数据线结构是不容易手噪声损害的折叠线类型，且存储器单元仍然保有高集成度的优点。
在本实施例中，同一个字线上的所有存储器单元的读出在四个步骤中进行。但写入操作如第二十三实施例那样可以在二个步骤中进行，而由于全局数据线是分立的，故在一个步骤中执行擦除。
本实施例采用二层结构的存储器单元，但也可以采用三层或更多层。而且，局部数据线可以不采用层叠结构二排列在平坦面上。可以采用其中一组层叠的局部数据线排列在平坦面上的组合。而且，仅仅适用一个局部数据线就足够了。存储器单元基本上制造在相应全局数据线和字线的所以交点处。
而且，本实施例的方法用单电子存储器进行了解释，但若存储器单元是非易失的，则可以适用诸如浮栅型存储器或快速存储器的其它存储器。
第二十五实施例
下面用图51来描述第二十五实施例的半导体存储器的输入/输出和验证电路。输入/输出和验证电路由用来将数据从读出放大器传送到移位寄存器的传送区、用来检查读出数据是否都是“0”的全“0”确定电路(鉴别器)、用来检查读出数据是否都是“1”的全“1”确定电路(鉴别器)、以及用来暂时收集来自读出放大器的数据然后相继向外部输出此数据的移位寄存器组成。移位寄存器被用来输入来自外部源的写入数据，并将此数据送到存储器单元。移位寄存器还用作写入验证操作过程中的写入终止标志的存储位置。总共有对应于上下存储器单元的四个移位寄存器，每个对应的全局数据线上有二个移位寄存器。
图51中略去了移位寄存器2、3和4的电路，仅仅示出了信号线。第二十四实施例所示的结构被用作存储器单元，但也可以使用其它的结构。
以下按读出、写入、擦除验证和写入验证的顺序来进行描述。
首先解释读出操作。当用第二十三和第二十四所示的手续来读出存储器单元MM1的数据时，数据出现在读出放大器的输入/输出线D3上。接着，P0的传送电路被设置于高电平，P1被设置于低电平，而M21和M22被开启。若D3的数据是“0”，则M23开启，“0”经由M21和M23出现在移位寄存器的输入/输出线D5中。若D3的数据是“1”，则M24开启，数据“1”经由M22和M24出现在移位寄存器的输入/输出线D5中。然后，SRMF被设置于低电平，移位寄存器1的主反馈被关断，SRI1被设置于高电平，M39被开启，数据被输入到移位寄存器1。之后，SRMF1被设置于高电平，M41被开启，借助于施加移位寄存器1的主反馈而保存数据。以同样的方式对MM2、MM7和MM8重复这一手续，各个数据就被输入到移位寄存器2、3和4。最后，SRMF和SRSF1、SRSF2、SRSF3和SRSF4被交替地反相，四个移位寄存器同时运行，数据向外输出。
下面涉及到写入操作。输入到移位寄存器的数据被安置在DI1、DI2、DI3和DI4中，在SRMF和SRSF1、SRSF2、SRSF3和SRSF4中被交替地反相，四个移位寄存器同时运行，数据被传送到特定的数据线。当完成数据传送时，SRSF被设置于低电平，SRMF1、SRSF2、SRSF3和SRSF4被设置于高电平，而反馈仅仅加于主区。这一步骤之后，SRO1、SRI1、T2G如第二实施例所示被设置于高电平，M44、M39和M25被开启，数据被传送到读出放大器的输入/输出线D3，并执行写入。
以下解释擦除验证操作。擦除验证是执行被擦除的存储器单元的读出、验证擦除是正确的，并在擦除不充分的存储器单元上再次执行擦除。如在第二实施例中那样，可在上下存储器单元二者上同时执行擦除，但在擦除验证过程中，必须对上下存储器单元分别执行擦除。首先，执行读出并将数据输入到移位寄存器。接着，AOG被设置于高电平，M31和M33被开启，而移位寄存器的输入/输出线D5和D6被设置于地电平。在将AL0设置于高电平之后，就设定了高阻抗态。然后，SRO1被设置于高电平，M44开启，移位寄存器1的数据就被输出。然后用同样的方法相继输出移位寄存器2-4的数据。若所有被输出的数据都为“0”，则维持高电压AL0而不必关断M32和M34。若即使有一个被输出的数据为“1”，则开启M32，AL0电压下降。AL0电压因此被监测，而电压的下降就表明擦除未完成。
下面解释写入验证操作。在擦除验证情况下，验证所有读出数据为“0”是足够的，但在写入验证中，写入数据对每个存储器单元是不同的，以致需要用图来表面每个存储器单元的写入是完成的。在本实施例中，此图被组合在移位寄存器中。在初始写入操作过程中，写入到移位寄存器中的数据是反相的写入数据(由于需要使局部数据线电压与移位寄存器数值匹配，此方法是方便的)。此反相的数据在写入终止图上被解释为“1”。换言之，“0”表示“1”的写入未完成，另一方面，“1”表示“1”的写入完成了，即不必从头(“0”写入)开始。因此，在写入完成之后，执行读出，而且只当读出数据为“1”时，移位寄存器数据才被重写为“1”，而且也可以进行是否所有移位寄存器数据都为“1”的检查。如下面所述，移位寄存器数据只在读出数据为“1”的情况下才被重写。在完成写入之后的读出过程中，P1被设置于低电平，但PO未被设置于高电平。于是当读出数据为“1”时，经由M22和M24发送高电平，但当读出数据为“0”时，M21和M24都不开启，以致移位寄存器的数据被保存。当写入终止标志的更新结束时，进行所有数据是否都为“1”的检查。A1G首先被设置于低电平，M35和M37被开启，并在移位寄存器的输入/输出线D5和D6上执行预充电。接着，在将AL1设置于低电平之后，就设定了高阻抗态。SRO1然后被设置于高电平且移位寄存器数据被输出。再用相同的方法相继输出来自移位寄存器2-4的数据。若所有被输出的数据都为“1”，则AL1低电压被保持而不必开启M36和M38。若即使有一个被输出的数据为“1”，则开启M32，AL1电压上升。AL1电压因此被监测，而电压的上升就表明写入未完成。
本实施例在使用传送电路的一侧的过程中，只有当读出数据为“1”时，才得到写入终止标志的重写。而且借助于将写入终止标志组合到数据输入/输出移位寄存器中，防止了外围电路尺寸的增大。同样，相同的模拟单元阈值电压被用作读出、写入验证和擦除验证的参考，从而使本实施例具有强抗噪声性能。
达到静态工作的任何一种安排，即使不是图51所示的结构，都可以用作移位寄存器。而且，若为将数据传送到存储器单元而分别提供锁存，则可以使用动态运行功能的移位寄存器。
第二十七实施例
图52示出了第二十七实施例的结构。本实施例的半导体存储器基本上是加有译码器、驱动电路和控制电路的第二十六实施例的结构。大哥存储器块被置于中心，其中一个是模拟存储器块。下面描述其工作。首先，表示读出、擦除或写入之类的操作的命令被输入到命令预译码器。然后根据被输入的命令，利用电压转换电路，将对应于每个命令的电压馈至每个驱动电路。再将地址信号输入到地址译码器，从而选择存储器单元。若此时信号以第二十五实施例所示的特定时间被输入，则在对应的目标存储器单元上执行读出、擦除或写入。
下面详细解释存储器单元选择方法。地址信号被输入到地址预译码器和局部数据线译码器。来自地址预译码器的信号被分裂成二个信号并输入到块译码器和字线译码器。这一过程使得能够选择一个块的一个字线。
上下数据线的选择是经由来自局部数据线译码器的信号实现的。上下局部数据线可以分别选择或同时选择，但这一选择是由命令预译码器确定的。本实施例使得能够获得大规模半导体存储器。
第二十八实施例
图53示出了第二十八实施例的结构。本实施例在第二十七实施例的移位寄存器上增加了一个外加移位寄存器，从而能够进行刷新操作。
如上所述构造的本发明，提供了一种集成度高的且尺寸小的半导体存储器及其控制方法。

Claims (33)

1.一种半导体存储器，它具有各由多个位于字线和数据线交点处的存储器单元以及用来向所述字线和所述数据线馈送信号的外围电路组成的存储器单元块；且所述存储器单元由衬底、层叠在所述衬底上的第一区、绝缘膜、第二区、将所述第一区和所述第二区互连的沟道区、用来将电场加于所述沟道区的栅电极、以及电荷陷阱区组成，且其中用控制所述电荷陷阱区中的载流子的数量而改变半导体阈值电压的方法来执行信息存储，其中至少部分所述外围电路是由nMOS晶体管和pMOS晶体管组成的CMOS电路且包括控制器和在写入顺序和擦除顺序中用于数据验证的移位寄存器。
2.根据权利要求1的半导体存储器，其中所述电荷陷阱区中的微细颗粒的平均尺寸在10nm之内，且由半导体或金属材料组成。
3.根据权利要求1的半导体存储器元件，其中所述沟道区是平均厚度在10nm之内的半导体薄层。
4.根据权利要求1的半导体存储器，其中所述沟道区用作电荷陷阱区。
5.根据权利要求1的半导体存储器，其中第一区或第二区中至少一个制造在衬底之中。
6.根据权利要求1的半导体存储器元件，其中所述第一区即漏区由多晶硅组成。
7.根据权利要求1的半导体存储器元件，其中所述沟道区的有效宽度的最小值在20nm之内。
8.根据权利要求1的半导体存储器元件，其中安置有多个存储器单元的结构是由二层或更多层构成的层叠结构。
9.根据权利要求8的半导体存储器，其中所述第一区的具有上下位置关系的二个存储器单元，经由各选择晶体管，各被连接于同一个数据线。
10.根据权利要求1的半导体存储器，其中所述半导体存储器具有用来执行三个步骤的控制电路，此三个步骤由对所述存储器单元施加写入电压的第一步骤、在所述第一步骤之后读出存储在所述存储器单元中的信息的第二步骤、以及当在所述第二步骤中对存储器单元的信息写入不充分时再次施加写入电压的第三步骤组成。
11.根据权利要求10的半导体存储器，具有信息保存电路，用来将写入在所述存储器单元中的信息(或用来写入信息“0”或信息“1”的元件清单)保存在所述存储器单元外部区中，且其中当在施加写入电压之后，存储在所述信息保存电路中的信息与所述半导体存储器元件的信息状态不匹配时，再次执行写入操作。
12.根据权利要求10的半导体存储器，其中，通过在施加到所述存储器单元的写入电压中使用多个值，在一个存储器单元中能够存储二位或更多位信息。
13.根据权利要求1的半导体存储器，其中所述CMOS电路含有带三层阱结构的MOS晶体管。
14.一种具有层叠结构的半导体存储器，它包含第一局部数据线、所述第一局部数据线上的第一中间层、所述第一中间层上的源线、所述源线上的第二中间层、以及所述第二中间层上的第二局部数据线；以及连接于位于所述层叠结构侧表面上的所述源线和所述第一局部数据线的第一沟道区，以及连接于位于所述层叠结构侧表面上的所述源线和所述第二局部数据线的第二沟道区，被位于所述沟道区紧邻或内部的势垒包围的电荷陷阱区，和经由所述沟道区和栅绝缘膜连接的字线，以及制造在所述局部数据线和字线交点上下的二个半导体信息元件，且其中用控制所述电荷陷阱区中的载流子的数量而改变半导体阈值电压的方法来执行信息存储，借助于排列多个所述局部数据线和字线，半导体存储器元件被排列成串联阵列，成纵向上下位置关系的所述第一和所述第二局部数据线经由选择晶体管被连接于同一个全局数据线。
15.根据权利要求14的半导体存储器，其中所述选择晶体管各具有不同的栅电极。
16.根据权利要求14的半导体存储器，其中所述全局数据线覆盖所述第一和所述第二局部数据线。
17.根据权利要求14的半导体存储器，其中用来连接全局数据线和选择晶体管的接触孔位于用来连接所述第一和所述第二局部数据线的接触孔与选择晶体管之间。
18.根据权利要求14的半导体存储器，其中所述第一和所述第二局部数据线具有不同的栅电极，且经由选择晶体管扩散层的公用结构进一步连接于同一个全局数据线，全局数据线和所述公用扩散层的接触孔穿过至少一个局部数据线。
19.根据权利要求14的半导体存储器，具有由相同材料制成且平行于所述局部数据线的模拟数据线，它具有基本上与局部数据线相同的线宽，且所述模拟数据线不用来存储信息.
20.根据权利要求14的半导体存储器，具有制作在对应于所述源线或所述局部数据线的接触孔的内壁上的绝缘膜。
21.根据权利要求14的半导体存储器，其中淀积在隔离所述源线和所述局部数据线的绝缘膜的侧壁上的半导体材料具有氧化绝缘膜。
22.根据权利要求14的半导体存储器，其中所述半导体存储器具有制作在半导体衬底表面上的半导体元件；且接触孔位置覆盖栅电极或制作在所述半导体衬底上的半导体元件的扩散层，以及至少源数据线或局部数据线。
23.根据权利要求14的半导体存储器，具有不用作局部数据线但由与局部数据线相同的材料制成的模拟图形，并具有字线接触孔位于所述模拟图形上的结构。
24.根据权利要求14的半导体存储器，具有不用作局部数据线但由与局部数据线相同的材料制成的模拟图形以及在所述模拟图形的绝缘膜的侧表面上沿模拟图形纵向跨越1μm或更长的绝缘膜。
25.根据权利要求14的半导体存储器，其中用来从所述半导体存储器元件读出信息的读出电路的电源线平行于字线延伸。
26.根据权利要求14的半导体存储器，其中所述全局数据线利用从底部算起的第二层或最顶层金属布线层。
27.根据权利要求14的半导体存储器，具有用来从连接于所述全局数据线的半导体存储器元件读出信息的读出电路，且所述信息读出电路的布线利用全局数据线下方层的金属布线。
28根据权利要求14的半导体存储器，其中所述局部数据线经由MOS晶体管连接于全局数据线。
29根据权利要求14的半导体存储器，其中所述第一和第二局部数据线经由各具有不同栅电极的选择晶体管连接于同一个全局数据线，且所述第一和第二局部数据线由各自连接的栅电极输入相互反相的信号。
30.根据权利要求14的半导体存储器，具有用来执行以下操作的控制器件，其中第一操作是擦除存储在所述半导体存储器元件中的信息；第二操作是当在第一操作之后擦除未完成时，再次执行所述半导体元件的擦除；第三操作是在所述半导体元件上写入“0”信息或“1”信息；第四操作是当所述第三操作完成之后写入未完成时，在所述半导体元件上再次写入，而第五操作是读出存储在所述半导体元件中的信息，所述半导体存储器还具有用来将“0”信息或“1”信息保存在所述半导体器件的外部区中的寄存器，以及用来保存完成了擦除的所述半导体存储器元件的清单或所述第一操作之后擦除未完成的所述半导体存储器元件的清单的装置，用来保存在所述第三操作过程中写入在所述半导体存储器元件中的信息的装置，以及用来保存完成了擦除的所述半导体存储器元件的清单或所述第三操作之后擦除未完成的所述半导体存储器元件的清单的装置，以及用同一所述寄存器来保存在所述第五操作过程中从所述半导体存储器元件中读出的信息的装置。
31.根据权利要求14的半导体存储器电路，具有在所述半导体元件上写入“0”信息或“1”信息的操作；当在所述第一操作之后执行的写入未完成时，再次在所述半导体元件上写入的第二操作；还具有寄存器，用来保存完成了写入的所述半导体存储器元件的清单或所述第一操作之后写入未完成的所述半导体存储器元件的清单；还具有在完成了写入的所述半导体存储器元件上再次写入所述寄存器数值的装置。
32.根据权利要求31的半导体存储器，其中当表示所述写入完成了的信息是高电平电压时用来重写所述寄存器的值的装置，由一个p型MOS晶体管和一个n型MOS晶体管组成，且其中所述n型MOS晶体管的源连接于高电平电源，所述p型MOS晶体管的漏连接于所述n型MOS晶体管的漏，表示所述写入完成了的信息被输入到所述n型MOS晶体管的栅，所述n型MOS晶体管的源连接于保存表示所述写入完成了的信息的寄存器的输入端，而控制信号被输入到所述p型MOS晶体管的栅。
33.根据权利要求31的半导体存储器，其中当表示所述写入完成了的信息是低电平电压时用来重写所述寄存器的值的装置，由一个n型MOS晶体管和一个p型MOS晶体管组成，且其中所述p型MOS晶体管的源连接于低电平电源，所述n型MOS晶体管的漏连接于所述p型MOS晶体管的漏，表示所述写入完成了的信息被输入到所述p型MOS晶体管的栅，所述p型MOS晶体管的源连接于保存表示所述写入完成了的信息的寄存器的输入端，而控制信号被输入到所述n型MOS晶体管的栅。
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