CN1130638C - 存储装置和存取方法 - Google Patents

存储装置和存取方法 Download PDF

Info

Publication number
CN1130638C
CN1130638C CN98117987A CN98117987A CN1130638C CN 1130638 C CN1130638 C CN 1130638C CN 98117987 A CN98117987 A CN 98117987A CN 98117987 A CN98117987 A CN 98117987A CN 1130638 C CN1130638 C CN 1130638C
Authority
CN
China
Prior art keywords
address
layer
pixel
memory
storer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN98117987A
Other languages
English (en)
Other versions
CN1208892A (zh
Inventor
近藤哲二郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN1208892A publication Critical patent/CN1208892A/zh
Application granted granted Critical
Publication of CN1130638C publication Critical patent/CN1130638C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
    • H04N19/59—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving spatial sub-sampling or interpolation, e.g. alteration of picture size or resolution
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/02—Handling of images in compressed format, e.g. JPEG, MPEG
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/30—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using hierarchical techniques, e.g. scalability
    • H04N19/39—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using hierarchical techniques, e.g. scalability involving multiple description coding [MDC], i.e. with separate layers being structured as independently decodable descriptions of input picture data

Abstract

一种不用行延迟电路的执行分层编码的存储装置和存取方法。第一、二存储器均被分成存储体A和B。分别读出储存在第一、二层存储器中存储体A内的第一、二层象素，从第二层象素中减去第一层象素以最终确定第一象素，将其写入第二存储器。分别读出储存在第一、二层存储器中存储体B内的第一、二层象素，将第一层象素相加来确定原始的第二层象素，将储存在第二存储器存储体B地址中的第一层象素的值重新写回到原始的第二层象素处。

Description

存储装置和存取方法
技术领域
本发明涉及一种存储装置和存取方法，并尤其涉及一种最好被用在分层编码中的存储装置和存取方法，其中分层编码是把一幅图像分成具有不同象素数目的多层。
背景技术
在现有的一种编码方法中，用高分辩率的图象(底层或第一层数据)形成具有较少象素数目的第二层的图象数据，然后用第二层图象数据形成具有较少象素数目的第三层的图象数据，一直重复此过程直到形成顶层的图象数据。这种编码方法称作分层编码，其中每一层的图象数据按照各自的分辩率(象素数目)出现在监视器上。于是用户通过从分层编码的图象数据中选择图象数据来观看图象数据，图象数据与用户个人监视器的分辩率匹配。
某一分辩率的图象数据作为底(第一)层图象数据依次地形成较高层的图象数据。当所有这些数据被存储并传递时，与仅存储或传递底层图象数据时的情况相比，传递较高层的图象数据还需要额外的存储容量和额外的数据传递容量。
本发明的发明人已提出了一种限制存储容量增大的分层编码方法。
例如，现假设把2×2(行×列)四象素的和作为三层分层编码中的较高层象素(一个象素值)。参见图9A，现把8×8的象素看作底层的一个图象，并计算h00、h10、h01和h11这2×2象素即左顶部的四个象素之和m0，然后把和m0作为第二层的左顶部象素。以相同的方式分别计算h20、h30、h21和h31等右顶部的四象素之和m1，h02、h12、h03和h13等左底部四象素之和m2以及h22、h32、h23和h33等右底部四象素之和m3，并分别把这些值作为第二层的右顶、左底和右底象素。计算第二层中2×2象素的m0、m1、m2和m3四象素之和q0，和值作为顶层中一个图象的象素。
如果象素h00至h33，m0至m3和q0均要被存储，则需要额外的存储容量来存储第二层中的象素m0至m3及第三层中的象素q0。
参见图9B，例如第三层中的象素q0代替第二层象素m0至m3的右底部象素m3。由此，第二层由象素m0至m2和q0组成。
参见图9C，例如第二层中的象素m0代替第一层象素h00、h10、h01和h11(所有这些象素用于判定第二层中的象素m0)中的左底部象素h11。类似地，第二层中剩余的象素m1、m2和q0替换第一层中的象素h31、h13和h33。虽然q0不是直接从象素h22、h32、h23和h33中导出，但象素q0替换直接由这些象素导出的象素m3，并且象素q0由此被置于象素m3代替象素h33的位置。
在这种方式中，参见图9C，总象素数为4×4象素的16个，其保留的与图9A所示底层中的象素数目相同。因此避免了存储容量的增加。
分别对由象素q0替换的象素m3和h33，以及由象素m0至m2分别替换的象素h11、h31和h13按如下解码。
因为q0是m0至m3之和，所以保持等式q0＝m0+m1+m2+m3。象素m3由等式m3＝q0-(m0+m1+m2)确定。
m0是h00、h10、h01和h11之和，等式m0＝h00+h10+h01+h11成立。因此h11由等式h11＝m0-(h00+h10+h01)确定。h31、h13和h33也由同样地方式确定。在确定m3后确定h33。
在上述分层编码中，除了通常的用于存储分层编码结果的存储器(如SRAM(静态随机存取存储器)或DRAM(动态RAM))外通常需要用于第一层象素(象素值)的行延迟的延迟电路。
例如，参见图9C，如果h11没被储存，则需要计算等式h11＝m0-(h00+h10+h01)以确定第一层中的象素h11。计算象素h11需要第一行上的象素h00和h10以及第二行上的象素h01和h11。假设图象数据被从顶部到底部逐行读出，则计算h11需要等待从h01开始的行，即等待用于计算象素h11的象素m0，h00，h10和h01，从h00开始的行要等待一行的延迟。
除了用于存储分层编码结果的存储器外，通常还需要用于图象数据行延迟的延迟电路，这导致装置的庞大。
发明内容
因此，本发明的一个目的是使得装置紧凑。
根据本发明的一个方面，提供了一种储存图象的存储装置，包括：一个第一存储区域，其具有对应于输入的图象数据的象素的地址，并且被分成多个块，其中块可以逐块地寻址；一个第二存储区域，具有比所述第一存储区域小的存储容量，所述第二存储区域被划分成与包括在所述第一存储区域中的块的数量相同数量的块，其中所述第二存储区域的块可以逐块地寻址；一个寻址模块，用于至少根据第一和第二地址信号同时对所述第一存储区域的块寻址，并且同时根据仅仅所述第一和第二地址信号的一部分来在所述第二存储区域中对每个块寻址；和一个读出和写入模块，用于同时从由所述第一和第二地址信号指定的所述第一存储区域的块中的地址读出，并且用于同时向由所述第一和第二地址信号指定的所述第一存储区域中的块中指定的地址写入。
根据本发明的另一个方面，提供了一种用于存储图象的装置，包括：一个第一存储器，其具有对应于输入的图象数据的象素的地址，并且具有被划分成多个块的存储区域，其中块可以逐块地寻址；一个第二存储器，具有对应于从所述输入图象数据得到的第一图象数据的象素的地址，并且具有被划分成与包括在所述第一存储器中的块数相同数量的块的存储区域，其中所述第二存储器的块可以逐块地寻址；一个寻址模块，用于至少根据分别对应于所述输入图象数据的一个象素的水平和垂直位置的第一和第二地址信号来同时对所述第一存储器的块寻址，并且同时根据所述第一和第二地址信号的至少一部分来在所述第二存储器中对每个块寻址；和一个读出和写入模块，用于同时从在所述第一存储器中的多个块中的、由所述第一和第二地址信号指定的地址读出，并且用于同时从由所述第一和第二地址信号指定的所述第一存储器中的多个块中的地址写入；其中所述第一存储器具有与通过从所述输入图象数据的一个显示屏幕的象素数量减去在所述第二存储器中的地址的数量而获得的值对应的存储容量。
根据本发明的另一个方面，通过了一种存取用于储存图象的存储装置的方法，其中存储装置包括一个第一存储区域，具有对应于输入的图象数据的象素的地址且被分成多个块，其中所述块可以逐块寻址，该方法包括步骤：至少根据第一和第二地址信号而同时在所述第一存储区域中对块寻址；根据第一和第二地址信号的仅仅一部分来同时在比所述第一存储区域具有更少存储容量的所述存储装置的第二存储区域中的块进行寻址；同时向在第一存储区域的块中、由所述第一和第二地址信号指定的地址写入；同时从在第一存储区域的块中、由所述第一和第二地址信号指定的地址读取。
附图说明
图1表示本发明存储装置实施例结构的框图；
图2表示对于第一层图象的显示屏的构成；
图3是图1所示存储装置的第一功能框图；
图4是图1所示存储装置的第二功能框图；
图5是图1所示存储装置的第三功能框图；
图6是图1所示存储装置的第四功能框图；
图7表示被分为存储体A和存储体B的图6所示的第一层存储器2；
图8是图1所示存储装置的第五功能框图；和
图9A-9C表示分层编码过程。
具体实施方式
现参考附图对本发明的实施例进行讨论。
图1是执行本发明存储装置的实施例结构图。
例如，存储装置由一个CMOS芯片(互补型金属氧化物半导体)构成，该芯片执行分层编码以从输入的一幅图象衍生出具有不同象素数目的三层图象。
具体地说，地址提供电路1具备水平地址和垂直地址，即相应于输入到存储装置中的图象的每个象素的水平和垂直位置的地址。
如图2所示，在本发明的此实施例中，地址提供电路1接收一个显示屏上的图象(数字图象数据)，该显示屏由水平方向上的512个象素和垂直方向上的512个象素构成。水平地址和垂直地址每一个均被表示为9位(1og2512)。
地址提供电路1根据需要处理水平地址和垂直地址并将它们送入第一层存储器2、第二层存储器3和第三层存储器4。除水平和垂直地址外还配置给地址提供电路1一个时钟(在以下将要描述的图3-6和图8中未示出)、一个R/W(读/写)信号和一个分层特征位。地址提供电路1与时钟同步地提供给第一层存储器2、第二层存储器3和第三层存储器4一个地址。响应R/W信号和分层特征位，地址提供电路1处理水平地址和垂直地址。另外，地址提供电路1根据需要向R/W电路5提供一个预定的控制信号。
当储存在存储装置中的图象被读出时，从存储装置中读出图象数据并向存储装置中写入图象数据的R/W信号指令以及分层信号指令将被读出，并例如是二位特征位，其中分层信号指令的第一层图象、第二层图象和第三层图象将在后面讨论。因为第一层存储器2、第二存储器3和第三存储器4写入图象数据是同时进行，所以当R/W信号指示写入时分层特征位被忽略(无效)。因为从第一层存储器2、第二层存储器3和第三层存储器4的读出是单独进行，所以在只读期间分层特征位有效。但是，也可能从第一层存储器2、第二存储器3和第三存储器4中同时读出。在这种情况下不需要使用分层特征位。
第一层存储器2将由RMW电路5馈送的图象数据储存到由地址提供电路1指定的地址处，并读出储存在该地址处的图象数据且将其输出给RMW电路5。第一层存储器2被设计成储存第一层图象，即输入到存储装置中的图象数据。第一层存储器2被设计成至少储存一个显示屏中的第一层图象，即如图2所示的512×512象素的图象数据。构成第一层存储器2的每个存储单元至少具有一个等于分派给第一层图象象素的位数的数据长度。具体地说，例如当第一层图象的一个象素被表示成八位时，构成第一层存储器2的存储单元至少有一个八位的数据长度。
第二层存储器3将由RMW电路5馈送的图象数据储存到由地址提供电路1指定的地址处，并读出存储在该地址处的图象数据以及将其输出给RMW电路5。第二层存储器3被设计成储存第二层图象。具体地说，与参考图9所描述的方式一样，从第一层图象的2×2(行×列)四象素衍生出第二层中的一个象素，第二层存储器3被设计成储存由该象素构成的第二层图象。另外，第二层存储器3至少具有能够储存一个显示屏的第二层图象的存储容量。特别是，因为第二层中的一个象素由第一层中的2×2象素衍生而来，所以一个显示屏的第二层由256×256(＝512/2×512/2)象素组成。因此第二层存储器2被设计成至少储存具有如此象素数目的第二层图象。另外，构成第二层存储器3的每个存储单元至少具有能够储存第二层图象的一个象素而无数字丢失的数据长度。特别是，因为在本实施例的第一层中的象素被表示为八位，所以作为四个八位象素之和的第二层中象素被表示成十(＝log2(28+28+28+28))位。构成第二层存储器3的每个存储单元至少有十位的数据长度。
第三层存储器4将由RMW电路5馈送的图象数据储存到由地址提供电路1指定的地址处，并读出储存在该地址处的图象数据且将其输出给RMW电路5。第三层存储器4被设计成储存第三层图象。具体地说，与参考图9所描述的方式一样，从第二层图象的2×2四象素即第一层4×4象素衍生出第三层中的一个象素，第三层存储器4被设计成储存由该象素构成的第三层图象。另外，第三层存储器4至少具有能够储存一个显示屏的第三层图象的存储容量。特别是，因为第三层中的一个象素由第二层中的2×2象素衍生而来，所以一个显示屏的第二层由128×128(＝256/2×256/2)象素组成。因此第三层存储器4被设计成至少储存具有如此象素数目的第三层图象。另外，构成第三层存储器4的每个存储单元至少具有能够储存第三层图象的一个象素而无数字丢失的数据长度。特别是，因为在本实施例的第二层中的象素被表示为十位，所以作为四个十位象素之和的第三层中象素被表示成十二(＝log2(210+210+210+210))位。构成第三层存储器4的每个存储单元至少有十二位的数据长度。
第一层存储器2、第二层存储器3和第三层存储器4被设置有一个时钟，数据读出和数据写入与时钟同步进行。
RMW电路5被设计成将输入到存储装置中的图象数据写入到第一层存储器2作为第一层图象。RMW电路5还从第一层图象计算出第二层图象并将其写入到第二层存储器3中。另外，RMW电路5从第一层图象(或者第二层图象)计算第三层图象，并将其写入到第三层存储器4中。RMW电路5读出分别储存在第一层存储器2、第二存储器3和第三层存储器4中的图象数据并输出读出的图象数据。RMW电路5配置有时钟、R/W信号、分层特征位和由地址提供电路1输出的控制信号，并与时钟同步地执行响应于R/W信号、分层信号和控制信号的各种处理。
现在参见图3至5，讨论存储装置的操作。
如图2所示，由每个象素被表示成八位的512×512个象素构成的一个显示屏的图象数据被馈送到存储装置中作为第一层图象。在此，假设图象数据被顺序地扫描供给。
至于第一层图象的象素，令h(0，0)代表左顶象素，h(x，y)代表从左起的第(x+1)及从顶起的第(y+1)行处的象素。因为第一层图象由512×512的象素构成，所以x和y均取0至511(＝29-1)范围内一整数。
现在考虑均取0至255(＝29/2-1)范围内一整数的变量s和t，第二层中的一个象素是第一层中相邻的2×2象素之和。
h(2s，2t)，h(2s+1，2t)，
h(2s，2t+1)，h(2s+1，2t+1)，
该和值在此由m(s，t)表示，下列方程成立，
m(s，t)＝h(2s，2t)+h(2s+1，2t)+h(2s，2t+1)+h(2s+1，
2t+1)                                              …(1)
现在考虑变量m和n均取0至127(＝2g/4-1)范围内一整数，第三层中的一个象素是第二层中相邻的2×2个象素之和，
m(2m，2n)，m(2m+1，2n)，
m(2m，2n+1)，m(2m+1，2n+1)，
即，是第一层相邻的4×4象素之和，
h(4m，4n)，h(4m+1，4n)，h(4m+2，4n)，h(4m+3，4n)，
h(4m，4n+1)，h(4m+1，4n+1)，h(4m+2，4n+1)，h(4m+3，4n+1)，
h(4m，4n+2)，h(4m+1，4n+2)，h(4m+2，4n+2)，h(4m+3，4n+2)，
h(4m，4n+3)，h(4m+1，4n+3)，h(4m+2，4n+3)，h(4m+3，4n+3)，
并且和值由q(m，n)表示。下列等式成立。
q(m，n)＝m(2m，2n)+m(2m+1，2n)+m(2m，2n+1)+m(2m+1，2n+1)
＝h(4m，4n)+h(4m+1，4n)+h(4m+2，4n)+h(4m+3，4n)
+h(4m，4n+1)+h(4m+1，4n+1)+h(4m+2，4n+1)+h(4m+3，4n+1)
+h(4m，4n+2)+h(4m+1，4n+2)+h(4m+2，4n+2)+h(4m+3，4n+2)
+h(4m，4n+3)+h(4m+1，4n+3)+h(4m+2，4n+3)+h(4m+3，4n+3)
                                                        …(2)
在数据写入和数据读出期间，地址提供电路1被与时钟同步地提供水平地址HA和垂直地址VA(HA，VA)，例如以下述顺序(对应于连续扫描顺序)，
(0，0)，(1，0)，…，(511，0)，
(0，1)，(1，1)，…，(511，1)，
 .
 .
 .
(0，511)，(1，511)，…，(511，511)。
现在令ha1，ha2…，ha8(ha8是为最大有效位)表示九位水平地址HA的位，ha0表示最小有效位，并令va1，va2…，va8(va8是为最大有效位)表示九位垂直地址VA的位，va0表示最小有效位。
当图象数据被写入到存储装置时，RMW电路5被与时钟同步的顺序依次提供第一层图象、同时地址提供电路1被提供如上所述的水平地址HA和垂直地址VA。
对第一层存储器2的存取按如下进行。
参见图3，在写入操作期间(当R/W信号指示写入操作时)，地址提供电路1将供给到那儿的水平地址HA和垂直地址MA馈送给第一层存储器2的地址端(ADh，ADv)。RMW电路5将供给到那儿的第一层图象数据写入到由水平地址HA和垂直地址VA指定的第一层存储器2中的一个存储单元(未示出)。重复相同的处理步骤以在第一层存储器2中储存由512×512象素构成的一个显示屏的第一层图象数据。以这种方式，在第一层存储器2中的地址处
(0，0)，(1，0)，…，(511，0)，
(0，1)，(1，1)，…，(511，1)，
                   .
                   .
                   .
(0，511)，(1，511)，…，(511，511)，
第一层象素(象素值)
h(0，0)，h(1，0)，…，h(511，0)，
h(0，1)，h(1，1)，…，h(511，1)，
                 .
                     .
                     .
h(0，511)，h(1，511)，…，h(511，511)
分别被储存。
在读出操作期间(当R/W信号指示读出操作时)，当分层特征位指示第一层时，地址提供电路1将供给到那儿的水平地址HA和垂直地址VA馈送给第一层存储器2的地址端。RMW电路5读出储存在由水平地址HA和垂直地址VA标定的第一层存储器2中存储单元内的第一层图象数据，并重复相同的处理步骤以从第一层存储器2中读出由512×512象素构成的一个显示屏的第一层存储器。以这种方式输出被连续扫描的第一层图象。
现在讨论对第二层存储器3的存取。
如图4所示，在写入操作期间，地址提供电路1例如将高阶八位ha1至ha8而无最小有效位ha0馈送给第二层存储器3的地址端作为提供给那儿的水平地址HA的一部分，并将高阶八位va1至va8而无最小有效位va0馈送给第二层存储器3的地址端作为提供给那儿的垂直地址VA的一部分。另外，地址提供电路1将水平地址HA的最小有效位ha0和垂直地址VA的最小有效位va0输出给RMW电路5作为控制信号。
当由图2中所示的D1表示的第一层中2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)的每一个被送入RMW电路5时，地址提供电路1输出一个指示第二层存储器3中相同地址(s，t)的信号。
另一方面，在RMW电路5中，供给到那儿的第一层图象数据被输入一个算术单元13。算术单元13接收开关12的输出以及第一层图象数据，并将其相加再将该和值馈送到写入部分14。
开关12根据NOR门15的输出在其终端12a和12b之间选择。终端12a和12b分别被供以读出部分11的输出和0。NOR门15接收来自地址提供电路1的水平地址HA的最小有效位ha0和垂直地址VA的最小有效位va0。只有当最小有效位ha0和va0均为0，即当第一层中2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)的左顶象素h(2s，2t)被提供给算术单元13时，其输出才处于H电平，而其余的时间处于L电平。
开关12被设计成根据NOR门15的输出是否处于L电平或H电平而在其12a端和12b端之间选择。
读出部分11读出储存在相应于地址提供电路1输出信号的地址处的数据(存储数据)。
当第一层中2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)的左顶象素h(2s，2t)被提供给算术单元13时，读出部分11读出储存在第二层存储器3内地址(s，t)处的数据并将其输出到终端12a。因为水平地址HA的最小有效位ha0和垂直地址VA的最小有效位va0均为0，所以NOR门15的输出被驱动至H电平，致使开关12选择其12b端。
其结果是，经开关12将0馈送给算术单元13。
算术单元13将0和第一层中的象素h(2s，2t)相加并将所得的和值(0+h(2s，2t))馈送给写入部分14。写入部分14将算术单元13的输出写入到相应于地址提供电路1的输出的地址处，即第二层存储器3中的地址(s，t)处。
当第一层中2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)的左顶象素h(2s，2t)的右侧象素h(2s+1，2t)被馈送给算术单元13时，读出部分11读出储存在第二层存储器3内地址(s，t)处的数据(此处为0+h(2s，2t))并将其输出到终端12a。
因为水平地址HA的最小有效位ha0为1而垂直地址VA的最小有效位va0均为0，所以NOR门15的输出被驱动至L电平，致使开关12选择其终端12a。
其结果是，算术单元13接收到由读出部分11(此处为0+h(2s，2t))经开关12读出的数据(存储数据)。
算术单元13将经开关12提供到那儿的数据与第一层中的象素h(2s+1，2t)相加并将所得的和值(0+h(2s，2t)+h(2s+1，2t))馈送给写入部分14。写入部分14将算术单元13的输出写入到相应于地址提供电路1的输出的地址处，即第二层存储器3中的地址(s，t)处。
关于2t+1行的图象数据的提供从顶部开始。当第一层中2×2象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)的左底象素h(2s，2t+1)被馈送给算术单元13时，读出部分11读出储存在第二层存储器3内地址(s，t)处的数据(此处为0+h(2s，2t)+h(2s+1，2t))并将其输出到终端12a。
因为水平地址HA的最小有效位ha0为0和垂直地址VA的最小有效位va0为1，所以NOR门15的输出被驱动至L电平，致使开关12选择其终端12a。
其结果是，算术单元13接收到由读出部分11(此处为0+h(2s，2t)+h(2s+1，2t))经开关12读出的数据(存储数据)。
算术单元13将经开关12提供到那儿的数据与第一层中的象素h(2s，2t+1)相加并将所得的和值(0+h(2s，2t)+h(2s+1，2t)+h(2s，2t+1))馈送给写入部分14。写入部分14将算术单元13的输出写入到相应于地址提供电路1的输出信号的地址处，即第二层存储器3中的地址(s，t)处。
当第一层中2×2象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)的左底象素h(2s，2t+1)的右侧象素h(2s+1，2t+1)被馈送给算术单元13时，读出部分11读出储存在第二层存储器3内地址(s，t)处的数据(此处为0+h(2s，2t)+h(2s+1，2t)+h(2s，2t+1))，并将其输出到终端12a。
因为水平地址HA的最小有效位ha0和垂直地址VA的最小有效位va0均为1，所以NOR门15的输出被驱动至L电平，致使开关12选择其终端12a。
其结果是，算术单元13接收到经开关12由读出部分11(此处为0+h(2s，2t)+h(2s+1，2t)+h(2s，2t+1))读出的数据(存储数据)。
算术单元13将经开关12提供到那儿的数据与第一层中的象素h(2s+1，2t+1)相加并将所得的和值(0+h(2s，2t)+h(2s+1，2t)+h(2s，2t+1)+h(2s+1，2t+1))馈送给写入部分14。写入部分14将算术单元13的输出写入到相应于地址提供电路1的输出信号的地址处，即第二层存储器3中的地址(s，t)处。
第二层存储器3最终储存由方程h(2s，2t)+h(2s+1，2t)+h(2s，2t+1)+(2s+1，2t+1)表示的和，即由方程(1)表示的第二层象素(象素值)m(s，t)。
同样，第二层存储器3以此方式储存由256×256象素的一个显示屏构成的第二层图象。
如上所述，第一层图象数据被写入到由水平地址HA和垂直地址VA指定的第一层存储器2中的地址(HA，VA)处。储存的存储数据被从由水平地址HA和垂直地址VA的部分ha1至ha8和va1至va8指定的第二层存储器中的地址处读出。第一层中的存储数据和图象数据被相加，并且和值(第一被处理数据)被写入到储存存储数据的第一层存储器2中的地址处。第一层中的图象数据按此布局被储存同时产生第二层中的图象数据并将其储存。总而言之，在实时基础上获得第二层图象数据。
因为储存第二层图象的第二层存储器3执行常规行延迟电路的功能，所以不需要这样的电路，并且在存储装置中实现了紧凑设计。
现在讨论从第二层存储器3中对第二层图象的读出。
在读出操作期间，当分层特征位指示第二层时，地址提供电路1将提供到那儿的水平地址HA的高阶八位ha1至ha8或垂直地址VA的高阶八位va1至va8馈送给第二层存储器2的地址端，同时将最小有效位ha0和最小有效位va0输出给RMW电路5作为控制信号。
在RMW电路5中，读出部分11接收分层特征位、R/W信号和NOR门15的输出。在R/W信号指示读出操作且分层特征位指示第二层时，只有当NOR门15的输出为H电平时，读出部分11读出并输出储存在相应于地址提供电路1输出信号的第二层中地址处的图象数据。
根据上述讨论，当水平地址HA和垂直地址VA的结合是(2s，2t)，(2s+1，2t)，h(2s，2t+1)和(2s+1，2t+1)其中之一时，地址提供电路1向第二层存储器3输出相同的地址。如果单从相应于地址提供电路1输出信号的第二层存储器3中地址处读出数据，则重复四次读出相同的数据。
为此，只有当水平地址HA和垂直地址VA的结合是出自(2s，2t)，(2s+1，2t)，h(2s，2t+1)和(2s+1，2t+1)的(2s，2t)时，即当NOR门15的输出为H电平时，读出部分11被设计成从第二层存储器3中地址(s，t)处读出第二层内的象素(象素值)m(s，t)。
由读出部分11读出的第二层中的图象数据被馈送给开关16，开关16只有在R/W信号指示读出操作时打开，而其余时间关闭。因为此时开关16被打开，所以由读出部分11读出的第二层中的图象数据经开关16输出。
以这种方式从第二层存储器3中读出所储存的由256×256象素构成的一幅显示屏的第二层图象。然后输出被顺序扫描的第二层图象。
现在讨论对第三层图象存储器4的存取。
如图5所示，在写入操作期间，地址提供电路1将高阶七位ha2至ha8而无低阶位ha0至ha1馈送给第三层存储器4的地址端作为提供给那儿的水平地址HA的一部分，并将高阶七位va2至va8而无低阶位va0至va1馈送给第三层存储器4的地址端作为提供给那儿的垂直地址VA的一部分。另外，地址提供电路1将水平地址HA的低阶位ha0和ha1以及垂直地址VA的低阶位va0和va1输出给RMW电路5作为控制信号。
当由图2中所示的D2表示的第一层中4×4的十六象素h(4m，4n)、h(4m+1，4n)、h(4m+2，4n)、h(4m+3，4n)、h(4m，4n+1)、h(4m+1，4n+1)、h(4m+2，4n+1)、h(4m+3，4n+1)、h(4m，4n+2)、h(4m+1，4n+2)、h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m，4n+3)、h(4m+1，4n+3)、h(4m+2，4n+3)和h(4m+3，4n+3)的每一个被送入RMW电路5时，地址提供电路1输出一个指示第三层存储器4中相同地址(s，t)的信号。
另一方面，在RMW电路5中，供给到那儿的第一层图象数据被输入给一个算术单元23。算术单元23接收开关22的输出以及第一层图象数据，并将其相加再将该和值馈送到写入部分24。
开关22根据NOR门25的输出在其终端22a和22b之间选择。终端22a和22b分别被供以读出部分21的输出和0。NOR门25接收来自地址提供电路1的水平地址HA的低阶位ha0和ha1以及垂直地址VA的低阶位va0和va1。只有当低阶ha0和ha1以及va0和va1均为0，即当第一层中4×4象素h(4m，4n)、h(4m+1，4n)、h(4m+2，4n)、h(4m+3，4n)、h(4m，4n+1)、h(4m+1，4n+1)、h(4m+2，4n+1)、h(4m+3，4n+1)、h(4m，4n+2)、h(4m+1，4n+2)、h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m，4n+3)、h(4m+1，4n+3)、h(4m+2，4n+3)和h(4m+3，4n+3)的左顶象素h(4m，2n)被提供给算术单元23时，其输出才处于H电平，而其余的时间处于L电平。
开关22被设计成根据NOR门25的输出是否处于L电平或H电平而在其终端22a和22b之间选择。
读出部分21读出储存在相应于地址提供电路1输出信号的地址处的数据(存储数据)。
当第一层中象素h(4m，4n)被提供给算术单元23时，读出部分21读出储存在第三层存储器4内地址(m，n)处的数据并将其输出到终端22a。因为水平地址HA的低阶位ha0和ha1以及垂直地址VA的低阶位va0和va1均为0，所以NOR门25的输出被驱动至H电平，致使开关22选择其终端22b。
其结果是，经开关22将0馈送给算术单元23。
算术单元23将0和第一层中的象素h(4m，4n)相加并将所得的和值(0+h(4m，4n))馈送给写入部分24。写入部分24将算术单元23的输出写入到相应于地址提供电路1的输出信号的地址处，即第三层存储器4中的地址(m，n)处。
当第一层中象素h(4m，4n)的右侧象素h(4m+1，4n)被馈送给算术单元23时，读出部分21读出储存在第三层存储器4内地址(m，n)处的数据(此处为0+h(4m，4n))并将其输出到终端22a。
因为水平地址HA的低阶位ha0和ha1分别为1和0以及垂直地址VA的低阶位va0和va1分别为0，所以NOR门25的输出被驱动至L电平，致使开关22选择其终端22a。
其结果是，算术单元23经开关22接收到由读出部分21(此处为0+h(4m，4n))读出的数据(存储数据)。
算术单元23将经开关22提供到那儿的数据与第一层中的象素h(4m+1，4n)相加并将所得的和值(0+h(4m，4n)+h(4m+1，4n))馈送给写入部分24。写入部分24将算术单元23的输出写入到相应于地址提供电路1的输出信号的地址处，即第三层存储器4中的地址(m，n)处。
当第一层中象素h(4m+1，4n)的右侧象素h(4m+2，4n)被馈送给算术单元23时，读出部分21读出储存在第三层存储器4内地址(m，n)处的数据(此处为0+h(4m，4n)+h(4m+1，4n))并将其输出到终端22a。
因为水平地址HA的低阶位ha0和ha1分别为0和1以及垂直地址VA的低阶位va0和va1分别为0，所以NOR门25的输出被驱动至L电平，致使开关22选择其终端22a。
其结果是，算术单元23经开关22接收到由读出部分21(此处为0+h(4m，4n)+h(4m+1，4n))读出的数据(存储数据)。
算术单元23将经开关22提供到那儿的数据与第一层中的象素h(4m+2，4n)相加并将所得的和值(0+h(4m，4n)+h(4m+1，4n)+h(4m+24n))馈送给写入部分24。写入部分24将算术单元23的输出写入到相应于地址提供电路1的输出信号的地址处，即第三层存储器4中的地址(m，n)处。
当第一层中象素h(4m+3，4n)、h(4m，4n+1)、h(4m+1，4n+1)、h(4m+2，4n+1)、h(4m+3，4n+1)、h(4m，4n+2)、h(4m+1，4n+2)、h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m，4n+3)、h(4m+1，4n+3)、h(4m+2，4n+3)和h(4m+3，4n+3)的每一个被馈送给算术单元23时，执行如上所述的相同的处理步骤，并在第三层存储器4中地址(m，n)处最终储存由方程(2)表示的第三层存储器4中的象素(象素值)q(m，n)。
以这种方式，第三层存储器4储存由128×128象素的一个显示屏构成的第三层图象。
在第一层图象数据被储存时产生第二层图象数据和第三层图象数据并同时将其储存。总而言之，在实时基上获得第二层和第三层图象数据。
因为储存第三层图象的第三层存储器4执行常规的行延迟电路的功能，所以不需要这样的电路，并且在存储装置中实现了紧凑设计。
现在讨论从第三层存储器4中对第三层图象的读出。
在读出操作期间，当分层特征位指示第三层时，地址提供电路1将提供到那儿的水平地址HA的高阶七位ha2至ha8或垂直地址VA的高阶七位va2至va8馈送给第二层存储器3的地址端，同时将低阶二位ha0和ha1以及低阶二位va0和va1输出给RMW电路5作为控制信号。
在RMW电路5中，读出部分21接收分层特征位、R/W信号和NOR门25的输出。在R/W信号指示读出操作且分层特征位指示第三层，只有当NOR门25的输出为H电平时，读出部分21读出并输出储存在相应于地址提供电路1输出信号的第三层中地址处的图象数据。
根据上述讨论，当水平地址HA和垂直地址VA的结合是h(4m，4n)、h(4m+1，4n)、h(4m+2，4n)、h(4m+3，4n)、h(4m，4n+1)、h(4m+1，4n+1)、h(4m+2，4n+1)、h(4m+3，4n+1)、h(4m，4n+2)、h(4m+1，4n+2)、h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m，4n+3)、h(4m+1，4n+3)、h(4m+2，4n+3)和h(4m+3，4n+3)其中之一时，地址提供电路1在每个结合处输出相同的地址(m，n)。如果单从相应于地址提供电路1输出信号的第三层存储器4中地址处读出数据，则重复十六次读出相同的数据。
为此，只有当水平地址HA和垂直地址VA的结合是(4m，4n)，即当NOR门25的输出为H电平时，读出部分21从第三层存储器4中地址(m，n)处读出第三层内的象素(象素值)m(m，n)。
由读出部分21读出的第三层中的图象数据被馈送给开关26，开关26仅当R/W信号指示读出操作时打开，而其余时间关闭。因为此时开关26被接通，所以由读出部分21读出的第三层中的图象数据经开关26输出。
以这种方式，从R/W电路5中读出由128×128象素构成的一幅显示屏被储存的第三层图象。然后输出被顺序扫描的第三层图象。
按如上所述的方式进行从第二层存储器3中读取第二层中的图象数据。或者图象数据的读取也可通过使地址提供电路1提供水平地址HA的低阶八位ha0至ha7和垂直地址VA的低阶八位va0至va7作为第二层存储器3中的地址。类似地，从第三层存储器4中读取第三层中图象可通过使地址提供电路1提供水平地址HA的低阶七位ha0至ha6和垂直地址VA的低阶七位va0至va6作为第三层存储器4中的地址。
如参考图9的描述，从第一层中的保留象素h(2s，2t)，h(2s+1，2t)，h(2s，2t+1)以及它们的和，即第二层中的象素m(s，t)确定第一层中2×2象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)中相邻的一个象素如右底象素h(2s+1，2t+1)。
具体地说，第一层中的象素h(2s+1，2t+1)由下列方程确定。
h(2s+1，2t+1)＝m(s，t)-(h(2s，2t)+h(2s+1，2t)+h(2s，2t+1))
因为第一层中的象素h(2s+1，2t+1)由上述方程确定，所以不需要储存该象素。
布置第一层存储器2不需要储存第一层中2×2象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)其中之一象素h(2s+1，2t+1)的存储单元。
在上述讨论中，第一层存储器2至少有一个能够储存512×512象素的图象数据的存储单元，但是如果不储存第一层中的象素h(2s+1，2t+1)，则存储单元能够储存512×512×3/4象素的图象数据。在这种情况中，第一层存储器2具有相应于通过从第一层图象的一显示屏象素数目减去第二层存储器3中地址的数目(第二层的一个显示屏象素(256×256)个数目)所得数目的存储单元(存储容量)。
从第二层中的保留象素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)以及它们的和，即第三层中的象素q(m，n)确定第二层中2×2象素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)和m(2m+1，2n+1)中相邻的一个象素如右底象素m(2m+1，2n+1)。
具体地说，第二层中的象素m(2m+1，2n+1)由下列方程确定。
m(2m+1，2n+1)＝q(m，n)-(m(2m，2n)+m(2m+1，2n)+m(2m，2n+1))
因为第二层中的象素m(2m+1，2n+1)由上述方程确定，所以不需要储存该象素。
布置第二层存储器3不需要储存第二层中2×2象素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)和m(2m+1，2n+1)其中之一象素m(2m+1，2n+1)的存储单元。
在上述讨论中，第二层存储器3至少有一个能够储存256×256象素的图象数据的存储单元，但是如果不储存第一层中的象素m(2m+1，2n+1)，则存储单元能够储存256×256×3/4象素的图象数据。在这种情况中，第二层存储器3具有相应于通过从第二层图象的一显示屏象素数目减去第三层存储器4中地址的数目(第三层的一个显示屏象素(128×128)个数目)所得数目的存储单元。
即使当第一层存储器2和第二层存储器3具有如上所述的较少存储容量，也可按照图3至图5所示将图象数据写入到第一层存储器2、第二层存储器3和第三层存储器4。但是，在这种情况中，第一层存储器2没有储存第一层中象素h(2s+1，2t+1)的存储单元，即没有相应于地址(2s+1，2t+1)的存储单元。即使地址提供电路1将地址(2s+1，2t+1)馈送给第一层存储器2而同时RMW电路5馈送第一层中的象素h(2s+1，2t+1)，象素h(2s+1，2t+1)也不能被储存在第一层存储器2中。
类似地，第二层存储器3没有储存第二层中象素m(2m+1，2n+1)的存储单元，即没有相应于地址(2m+1，2n+1)的存储单元。即使地址提供电路1将地址(2m+1，2n+1)馈送给第二层存储器3而同时RMW电路5(写入部分14(图4))馈送第二层中的象素m(2m+1，2n+1)，象素m(2m+1，2n+1)也不能被储存在第二层存储器3中。
虽然按照参考图5所述的相同方式执行对储存在存储装置中第三层内图象的读出，但是对第一层和第二层的图象读出按下列方式进行。
图6表示图1中的存储装置当执行对第一层图象的读取操作时其具有存储容量减小的第一层存储器2。
在这种情况中，地址提供电路1由延迟电路31和选择器电路32至34组成。水平地址HA和垂直地址VA馈送给在低阶第三位va2的转换中锁存并输出例如垂直地址VA的高阶七位va2至va8的延迟电路31。
具体说，延迟电路31检测垂直地址VA的低阶第三位va2由0至1和从1至0的转换，并且在转换之前锁存垂直地址VA的高阶位va2至va8，然后将它们与其余的垂直地址和水平地址一块输出。由延迟电路31输出的水平地址HA和垂直地址VA是提供给地址提供电路的具有四行延迟(＝23-1)的水平地址HA和垂直地址VA。因为延迟电路31仅在垂直地址VA的低阶第三位va2的转换之前锁存垂直地址VA的高阶七位va2至va8，所以延迟电路31不象传统的行延迟一幅图象那样大。延迟电路31可由锁存垂直地址VA的高阶七位va2至va8的七个触发器构成，由此实现了装置的紧凑设计。
按照需要，由延迟电路31产生的水平地址HA和垂直地址VA较前的四行分别在下被引用作为延迟的水平地址HA和延迟的垂直地址VA(预定的地址信号)。
延迟的水平地址HA和延迟的垂直地址VA被馈送到选择器电路32。源自于延迟的水平地址HA和延迟的垂直地址VA的延迟的水平地址HA的高阶八位ha1至ha8(最小有效位ha0除外)，以及垂直地址VA的高阶八位va1至va8(最小有效位va0除外)，被馈送给选择器电路33。另外，源自于延迟的水平地址HA和延迟的垂直地址VA的延迟的水平地址HA的高阶七位ha2至ha8(低阶二位ha0至ha1除外)，以及垂直地址VA的高阶七位va2至va8，(低阶二位va0和va1除外)，被馈送给选择器电路34。
选择器电路32接收供给地址提供电路1的水平地址HA和垂直地址VA、延迟的水平地址HA和延迟的垂直地址VA、以及作为控制信号的垂直地址的低阶第三位va2。相应于控制信号va2，选择器电路32选取延迟的水平地址HA和延迟的垂直地址VA作为一个存储体A地址和存储体B地址，而水平地址HA和垂直地址VA作为其他的存储体A地址和存储体B地址，分别馈送给第一层存储器2的存储体A地址端和存储体B地址端。
假设选择器电路32例如选取延迟的水平地址HA和延迟的垂直地址VA作为存储体A地址，而水平地址HA和垂直地址VA作为存储体B地址，然后当控制信号va2转换时，选择器电路32再选取延迟的水平地址HA和延迟的垂直地址VA作为存储体B地址，而水平地址HA和垂直地址VA作为存储体A地址。之后当控制信号va2又转换时，选择器电路32选取延迟的水平地址HA和延迟的垂直地址VA作为存储体A地址，而水平地址HA和垂直地址VA作为存储体B地址。在每一次控制信号va2转换时，延迟的水平地址HA和延迟的垂直地址VA在存储体A地址和存储体B地址之间交换，同时水平地址HA和垂直地址VA在存储体B地址和存储体A地址之间交换。
除了延迟的水平地址HA的高阶八位ha1至ha8和延迟的垂直地址VA的高阶八位va1至va8外，选择器电路33还接收提供给地址提供电路1的水平地址HA的高阶八位ha1至ha8和垂直地址VA的高阶八位va1至va8，以及作为控制信号的垂直地址VA的低阶第三位va2。当选择器电路32、选择器电路33中控制信号va2每次变换时，延迟的水平地址HA的高阶八位ha1至ha8和延迟的垂直地址VA的高阶八位va1至va8在存储体A地址和存储体B地址之间交换，同时水平地址HA的高阶八位ha1至ha8和垂直地址VA的高阶八位va1至va8在存储体B地址和存储体A地址之间交换。
由选择器电路33选取作为存储体A地址和存储体B地址的位分别被馈送给第二层存储器3中的存储体A地址端和存储体B地址端。
除了延迟的水平地址HA的高阶七位ha2至ha8和延迟的垂直地址VA的高阶七位va2至va8外，选择器电路34还接收提供给地址提供电路1的水平地址HA的高阶七位ha2至ha8和垂直地址VA的高阶七位va2至va8，以及作为控制信号的垂直地址VA的低阶第三位va2。当选择器电路33、选择器电路33中控制信号va2每次变换时延迟的水平地址HA的高阶七位ha2至ha8和延迟的垂直地址VA的高阶七位va2至va8在存储体A地址和存储体B地址之间交换，同时水平地址HA的高阶七位ha2至ha8和垂直地址VA的高阶七位va2至va8在存储体B地址和存储体A地址之间交换。
由选择器电路34选取作为存储体A地址和存储体B地址的位分别被馈送给第三层存储器4中的存储体A地址端和存储体B地址端。
第一层存储器2的地址空间如图6所示实施例中被分成存储体A和存储体B两个存储体(块)(对于以下将描述的图8同样成立)。特别是，如图2所示，用于储存8α行至8α+3行上象素的第一层存储器2之存储区域是存储体A，用于储存8α+4行至8α+7行上象素的第一层存储器2之存储区域是存储体B(α＝0，1…，63)。
为了能够同时存取存储体A和存储体B，要得到两地址端即存取存储体A的地址端(存储体A地址端)和一个地址端(存储体B地址端)。存储体A和存储体B分别具有两个存储体A数据端和两个存储体B数据端，作为从那儿读出和往那儿写入的输入/输出端。
在第一层存储器2中，数据(存储体A数据)经存储体A端在输入给存储体A地址端的地址处被读出和写入，同时数据(存储体B数据)经存储体B端在输入给存储体B地址端的地址处被读出和写入。
在本实施例中，延迟的水平地址HA和延迟的垂直地址VA分别是引入了四行延迟(四行在第一层图象中)的水平地址HA和垂直地址VA。例如，当选择器电路32选取水平地址HA和垂直地址VA作为存储体A地址并且延迟的水平地址HA和延迟的垂直地址VA作为存储体B地址时，相应于水平地址HA和垂直地址VA的存储体A地址的存储单元被存取，同时相应于四行被较早存取的延迟的水平地址HA和延迟的垂直地址VA的存储体B地址的存储单元也被存取。
现假设，第一层存储器2被分为如图7所示的作为存储体A的存储区域和作为存储体B的存储区域，并且，在存储体A中的存储单元被存取的同时存储体B中的存储单元也被存取。在本实施例中被同时存取的存储体A和存储体B中相应的存储单元被隔开四条线。被同时存取的存储体A和存储体B中相应的存储单元被隔开四条线的原因如下：因为本实施例中作为顶层的第三层中的一个象素对应于第一层中的4×4象素，每个存储体最好至少基于4×4象素的单元。存储体A和存储体B在此每隔四行交替变换一次。或者是存储体A和存储体B在此每隔四列交替变换一次。存储体的数目不局限于二，即存储体A和存储体B。另外，存储体形成在水平方向和垂直方向两个方向上，即以一个网格方式形成。
回到图6，如同在第一层存储器2中一样，第二层存储器3中地址空间被分为存储体A和存储体B两个存储体。因为第二层图象的水平方向和垂直方向上的象素数目分别是第一层图象的水平方向和垂直方向上的象素数目的一半，所以储存第二层中4α行和4α+1行上象素的第二层存储器3的存储区域是存储体A，储存4α+2行和4α+3行上象素的第二层存储器3的存储区域是存储体B。
如同在第一层存储器2中一样，第三层存储器4中的地址空间被分为存储体A和存储体B两个存储体。因为第三层图象的水平方向和垂直方向上的象素数目分别是第一层图象的水平方向和垂直方向上的象素数目的1/4，所以储存第三层中2α行上象素的第三层存储器4的存储区域是存储体A，储存2α+1行上象素的第三层存储器4的存储区域是存储体B。
存储体A数据端和存储体B数据端与选择器电路41相连，从第一层存储器2中存储体A和存储体B读出的数据(存储体A数据和存储体B数据)分别被输出到选择电路41。地址提供电路1将垂直地址VA的低阶第三位va2馈送到选择器电路41作为控制信号，并且相应于控制信号va2，选择器电路41将存储体A数据端和存储体B数据端其中之一与读出部分44相连，并将存储体A数据端和存储体B数据端中的另外一个与读出部分45相连。
当控制信号va2在选择器电路41分别将存储体A数据端和存储体B数据端与读出部分44和读出部分45相连的一点处转换时，存储体A数据端和存储体B数据端分别与读出部分45和读出部分44重新相连。当控制信号va2再次转换时，选择器电路41再次分别将存储体A数据端和存储体B数据端与读出部分44和读出部分45相连。控制信号va2每次转换时，选择器电路41交替变换存储体A数据端与读出部分44和读出部分45之间的连接，同时交替变换存储体B数据端与读出部分45和读出部分44之间的连接。
与选择器电路42相连的是存储体A数据端和存储体B数据端，其中写在第二层存储器3中存储体A上的数据被送入存储体A数据端，从存储体A读出的数据被存储体A数据端输出，写入到存储体B上的数据被送入存储体B数据端，从存储体B中读出的数据被存储体B数据端输出。选择器电路42还被提供来自地址提供电路1的作为控制信号的垂直地址VA的低阶第三位va2，并且相应于控制信号va2，选择器电路42将存储体A数据端和存储体B数据端其中之一与写入部分46和读出部分47相连，同时将存储体A数据端和存储体B数据端中的另一个与写入部分48和读出部分49相连。
当控制信号va2在选择器电路42将存储体A数据端与读出部分47和写入部分46相连而存储体B数据端与写入部分48和读出部分49相连的一点处转换时，存储体A数据端被重新连接至写入部分48和读出部分49，而存储体B数据端被重新连接至写入部分46和读出部分47。当控制信号va2再次转换时，选择器电路42将存储体A数据端与写入部分46和读出部分47再次相连，而存储体B数据端又与写入部分48和读出部分49重新相连。控制信号va2每次转换时，选择器电路42交替变换存储体A数据端与写入部分46和读出部分47同写入部分48和读出部分49之间的连接，同时交替变换存储体B数据端与写入部分48和读出部分49同写入部分46和读出部分47之间的连接。
与选择器电路43相连的是存储体A数据端和存储体B数据端，其中写在第三层存储器4中存储体A上的数据被送入该存储体A数据端，从存储体A读出的数据被存储体A数据端输出，写入到存储体B上的数据被送入该存储体B数据端，从存储体B中读出的数据被存储体B数据端输出。选择器电路43还被提供来自地址提供电路1的作为控制信号的垂直地址VA的低阶第三位va2，与选择器电路42的方式相同，相应于控制信号va2，选择器电路43将存储体A数据端在写入部分50和读出部分51以及写入部分52和读出部分53之间交替相连，同时将存储体B数据端在写入部分52和读出部分53以及写入部分50和读出部分51之间交替相连。
读出部分44和读出部分45从第一层存储器2中经选择器电路41读出数据。由读出部分44读出的数据被馈送给算术单元54和选择器电路58并经开关61也被送到算术单元56。由读出部分45读出的数据被馈送到算术单元55和57。写入部分46将算术单元54的输出经选择器电路42写入到第二层存储器3上。读出部分47经选择器电路42从第二层存储器3上读出数据，并将数据馈送给算术单元54和选择器电路58。写入部分48将算术单元55的输出经选择器电路42写入到第二层存储器3上。读出部分49经选择器电路42从第二层存储器3上读出数据，并将数据馈送给算术单元55和开关62。写入部分50将算术单元56的输出经选择器电路43写入到第三层存储器4上。读出部分51经选择器电路43从第三层存储器4上读出数据，并将数据馈送给算术单元56和选择器电路58。写入部分52将算术单元57的输出经选择器电路43写入到第三层存储器4上。读出部分53经选择器电路43从第三层存储器4上读出数据并将数据馈送给算术单元57。
算术单元54从读出部分47的输出中减去读出部分44的输出，并将差值馈送给写入部分46。算术单元55将读出部分45的输出和读出部分49的输出相加，并将和值馈送给写入部分48。算术单元56从读出部分51的输出中减去由开关61提供的信号，并将差值馈送给写入部分50。算术单元57将读出部分45和读出部分53的输出相加，并将和值馈送给写入部分52。在相加操作中，当开关62接通并当读出部分49给出其输出时，算术单元57也将读出部分49的输出相加。
选择器电路58根据AND(与)门59和60的输出选择读出部分44、读出部分47和读出部分51其中之一的输出。AND门59接收来自地址提供电路1的水平地址HA最小有效位ha0和垂直地址VA的最小有效位va0作为控制信号，计算它们的逻辑积并将它馈送给选择器电路58。AND门60接收提供给地址提供电路1的水平地址HA的低阶第二位ha1和垂直地址VA的低阶第二位va1作为控制信号，计算它们的逻辑积并将它馈送给选择器电路58。
开关61依据AND门59的输出在其61a端和61b端之间选择。61a端和61b端分别被提供读出部分44的输出和读出部分47的输出。开关62依据NOR(或非)门63的输出断开和接通，以将出部分49的输出传递给算术单元57。与AND门59类似，NOR门63接收最小有效位ha0和va0，其on/off(开/关)输出控制开关62。
因而，RMW电路5由选择器电路41至43、读出部分44和45、写入部分46、读出部分47、写入部分48、读出部分49、写入部分50、读出部分51、写入部分52、读出部分53、算术单元54至57、选择器电路58、AND门59和60、开关61和62和NOR门63构成。
在图6中省去时钟、R/W信号和分层特征位(对于下面将要描述的图8同样成立)。
现在讨论RMW电路5的操作。
在此假设选择器电路32选择提供给地址提供电路1的水平地址HA和垂直地址VA作为存储体A地址，并选择延迟的水平地址HA和延迟的垂直地址VA作为存储体B地址。
类似地，选择器电路33和选择器电路34选择存储体A地址和存储体B地址。具体地说，选择器电路33选择水平地址HA的高阶八位ha1至ha8和垂直地址VA的高阶八位va1至va8作为存储体A地址，并选择延迟的水平地址HA的高阶八位ha1至ha8和延迟垂直地址VA的高阶八位va1至va8作为存储体B地址。选择器电路34选择水平地址HA的高阶七位ha2至ha8和垂直地址VA的高阶七位va2至va8作为存储体A地址，并选择延迟的水平地址HA的高阶七位ha2至ha8和延迟的垂直地址VA的高阶七位va2至va8作为存储体B地址。
在选择器电路32至34中，被选取的存储体A地址和存储体B地址分别被馈送到第一层存储器2、第二层存储器3和第三层存储器4的存储体A地址端和存储体B地址端。
在选择器电路41中，第一层存储器2的存储体A数据端与读出部分44相连而存储体B数据端与读出部分45相连。在选择器电路42中，第二层存储器3的存储体A数据端与写入部分46及读出部分47相连而存储体B数据端与写入部分48及读出部分49相连。在选择器电路43中，第三层存储器4的存储体A数据端与写入部分50及读出部分51相连而存储体B数据端与写入部分52及读出部分53相连。
读出部分44经选择器电路41读出储存在由选择器电路32输出的存储体A地址内的第一层中的象素(象素值)，并将其馈送给算术单元54、选择器电路58和开关61的61a终端。
当AND门59的输出不是1(即0)时，选择器电路58选择并输出读出部分44的输出作为第一层中的一个象素。具体地说，AND门59的输出不为1意味着ha0和va0中至少有一个为0，并意味着源自于图2中由D1表示的第一层中2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)的除右底象素h(2s+1，2t+1)之外的三个象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)中的任意一个被读出的时刻。因为，h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)的任意一个被储存于第一层存储器2中，所以从第一层存储器2中读出的值被选择器电路58选取并输出。
读出部分47经选择器电路42读出储存在由选择器电路33输出的存储体A地址内的第二层中的象素(象素值)，并将其馈送给算术单元54、选择器电路58和开关61的61b终端。
当第一层中2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)中的任意一个被存取时，即当第一层存储器2中的存储体A地址(2s，2t)、(2s+1，2t)、(2s，2t+1)和(2s+1，2t+1)中的任意一个被存取时，第二层存储器3中的存储体A地址(s，t)被存取。
当读出部分44从第一层存储器2中读出象素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)中的任意一个并将其馈送给算术电路54时，读出部分47从第二层存储器3中的存储体A地址(s，t)处读出数据并将其馈送给算术电路54。
算术单元54从读出部分47的输出中减去读出部分44的输出，并将差值馈送给写入部分46。写入部分46经选择器电路42将算术单元54的输出写入到第二层存储器3中的存储体A地址(s，t)处。
第二层象素m(s，t)，即第一层中2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)之和，最初被储存在第二层存储器3中的存储体A地址(s，t)处。当读出部分44读出第一层中象素h(2s，2t)而读出部分47读出储存在第二层存储器3中的存储体A地址(s，t)处的数据(此处为m(s，t))时，算术单元54确定它们之间的差(m(s，t)-h(2s，2t))且写入部分46将其写入到第二层存储器3中的存储体A地址(s，t)处。
当读出部分44读出第一层中象素h(2s+1，2t)时，读出部分47读出储存在第二层存储器3中的存储体A地址(s，t)处的数据(此处为m(s，t)-h(2s，2t))。算术单元54确定它们之间的差(m(s，t)-h(2s，2t)-h(2s+1，2t))且写入部分46将其写入到第二层存储器3中的存储体A地址(s，t)处。
当读出部分44读出第一层中象素h(2s+1，2t)时，读出部分47读出储存在第二层存储器3中的存储体A地址(s，t)处的数据(此处为m(s，t)-h(2s，2t)-h(2s+1，2t))。算术单元54确定它们之间的差(m(s，t)-h(2s，2t)-h(2s+1，2t)-h(2s，2t+1))且写入部分46将其写入到第二层存储器3中的存储体A地址(s，t)处。最后第一层象素h(2s+1，2t+1)＝(m(s，t)-h(2s，2t)-h(2s+1，2t)-h(2s，2t+1))被写入到第二层存储器3中的存储体A地址(s，t)处。
当第一层存储器2中的存储体A地址(2s+1，2t+1)被存取时(没有相应于该地址的存储单元，并且即使试图存取该地址也没有任何内容写入该处及从该处读出)，读出部分47从第二层存储器3中的存储体A地址(s，t)处读出的数据是右底象素(象素值)h(2s+1，2t+1)，该象素源自图2中由D1表示的第一层中2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)(不包括h(4m+3，4n+3))。
当AND门59的输出(AND门59和AND门60的两个输出)只为1(因而AND门60的输出为0)时，选择器电路58选择并输出读出部分44的输出作为第一层中的一个象素。具体地说，AND门59的输出为1意味着ha0和va0均为0且ha1和/或va1为0，并意味着源自于图2中由D1表示的第一层中2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)(不包括h(4m+3，4n+3))的右底象素h(2s+1，2t+1)被读出的时刻。如上所述，象素h(2s+1，2n+1)由读出部分47从第二层中存储器3中的存储体A地址(s，t)处读出，且读出部分47的输出由选择器电路58选择并输出。
读出部分51经选择器电路43从第三层存储器4读出储存在由选择器电路34输出的存储体A地址内的第三层中的象素(象素值)，并将其馈送给算术单元56和选择器电路58。
如上所述，当图2中由D2表示的第一层中4×4十六象素h(4m，4n)、h(4m+1，4n)、h(4m+2，4n)、h(4m+3，4n)、h(4m，4n+1)、h(4m+1，4n+1)、h(4m+2，4n+1)、h(4m+3，4n+1)、h(4m，4n+2)、h(4m+1，4n+2)、h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m，4n+3)、h(4m+1，4n+3)、h(4m+2，4n+3)和h(4m+3，4n+3)中的每一个被存取时，第三层存储器4中的存储体A地址(m，n)被存取。
当读出部分44读出第一层存储器2中象素h(4m，4n)、h(4m+1，4n)、h(4m+2，4n)、h(4m+3，4n)、h(4m，4n+1)、h(4m+2，4n+1)、h(4m，4n+2)、h(4m+1，4n+2)、h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m，4n+3)和h(4m+2，4n+3)中的每一个、不包括第一层中2×2象素中的右底象素h(2s+1，2t+1)，并将其馈送给61a端时，读出部分51从第三层存储器4中的存储体A地址(m，n)处读出数据并将其馈送给算术单元56。
当AND门59的输出为0时，开关61选择其61a端。由读出部分44输出的第一层中象素h(4m，4n)、h(4m+1，4n)、h(4m+2，4n)、h(4m+3，4n)、h(4m，4n+1)、h(4m+2，4n+1)、h(4m，4n+2)、h(4m+1，4n+2)、h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m，4n+3)和h(4m+2，4n+3)中的每一个经开关61馈送给算术单元56。
当读出部分47输出相应于第一层中2×2象素中右底象素h(2s+1，2t+1)的象素h(4m+1，4n+1)、h(4m+3，4n+1)和h(4m+1，4n+3)时，并当AND门59的输出为1时，开关61被设计成选择其61b端。由读出部分47输出的象素h(4m+1，4n+1)、h(4m+3，4n+1)和h(4m+1，4n+3)经开关61馈送给算术单元56。
算术单元56从读出部分51的输出中减去开关61的输出，并将差值馈送给写入部分50。写入部分50经选择器电路43将算术单元56的输出写入到第三层存储器4中的存储体A地址(m，n)处。
第三层象素q(m，n)，即第一层4×4十六象素之和，最初被储存在第三层存储器4中的存储体A地址(m，n)处。当读出部分44读出第一层中象素h(4m，4n)时，读出部分51读出储存在第三层存储器4中的存储体A地址(m，n)处的数据(此处为q(m，n))。算术单元56确定它们之间的差(q(m，n)-h(4m，4n))，且写入部分50将其写入到第三层存储器4中的存储体A地址(m，n)处。
当读出部分44读出第一层中象素h(4m+1，4n)时，读出部分51读出储存在第三层存储器4中的存储体A地址(m，n)处的数据(此处为q(m，n)-h(4m，4n))。算术单元56确定它们之间的差(q(m，n)-h(4m，4n)-h(4m+1，4n))，且写入部分50将其写入到第三层存储器4中的存储体A地址(m，n)处。
之后，类似地重复写入储存在第三层存储器4中的存储体A地址(m，n)处的值。
读出相应于第一层中2×2象素中右底象素h(2s+1，2t+1)的第一层象素h(4m+1，4n+1)之后，读出部分47将其经过开关61馈送给算术单元56。然后第三层存储器4中的存储体A地址储存由方程q(m，n)-h(4m，4n)-h(4m+1，4n)-h(4m+2，4n)-h(4m+3，4n)-h(4m，4n+1)表示的数据，并且读出部分51读出该数据且将其送入算术单元56。
算术单元56从读出部分51的输出中减去读出部分47的输出，并且写入部分50将差值(q(m，n)-h(4m，4n)-h(4m+1，4n)-h(4m+2，4n)-h(4m+3，4n)-h(4m，4n+1)-h(4m+1，4n+1))写入到第三层存储器4中的存储体A地址(m，n)中。
最后，当读出部分44读出第一层中象素h(4m+2，4n+3)时，读出部分51读出储存在第三层存储器4中的存储体A地址(m，n)处的数据(此处为q(m，n)-h(4m，4n)-h(4m+1，4n)-h(4m+2，4n)-h(4m+3，4n)-h(4m，4n+1)-h(4m+1，4n+1)-h(4m+2，4n+1)-h(4m+3，4n+1)-h(4m，4n+2)-h(4m+1，4n+2)-h(4m+2，4n+2)-h(4m+3，4n+2)-h(4m，4n+3)-h(4m+1，4n+3))。算术单元56确定它们之间的差，且写入部分50将差值写入到第三层存储器4中的存储体A地址(m，n)处。具体地说，第一层中象素h(4m+3，4n+3)(＝q(m，n)-h(4m，4n)-h(4m+1，4n)-h(4m+2，4n)-h(4m+3，4n)-h(4m，4n+1)-h(4m+1，4n+1)-h(4m+2，4n+1)-h(4m+3，4n+1)-h(4m，4n+2)-h(4m+1，4n+2)-h(4m+2，4n+2)-h(4m+3，4n+2)-h(4m，4n+3)-h(4m+1，4n+3)-h(4m+2，4n+3))被写入到第三层存储器4中的存储体A地址(m，n)处。
当第一层存储器2中的存储体A地址(4m+3，4n+3)被存取时(没有相应于该地址的存储单元，并且即使试图存取该地址也没有任何内容写入该处及从该处读出)，读出部分51从第三层存储器4中的存储体A地址(m，n)处读出的数据是右底象素(象素值)h(4m+3，4n+3)，该象素源自图2中由D2表示的第一层中4×4四象素。
当AND门59和AND门60的两个输出均为1时，选择器电路58选择并输出读出部分51的输出作为第一层中的一个象素。具体地说，AND门59和AND门60的两个输出均为1意味着ha0、va0、ha1和va1均为1，并意味着第一层中4×4十六象素(4m+3、4n+3)被读出的时刻。读出部分51从第三层存储器4中的存储体A地址(m、n)处读出象素h(4n+3、4n+3)。且读出部分51的输出由选择器电路58选择并输出。
当第一层中的象素被按此方式读出时，第二层存储器3储存第一层象素h(2s+1，2n+1)(不包括h(4m+3，4n+3))，并且第三层存储器4储存第一层象素h(4m+3，4n+3)。
第一层中的象素被写入，代替了在第二层存储器3和第三层存储器4中的储存值。
然后，被重新写入在第二层存储器3和第三层存储器4中的值需要被重新储存到第二层存储器3和第三层存储器4中它们原始的象素处(如果不需要，可以去掉恢复)。
如上所述，第一层存储器2被分成储存8α行至8α+3行上象素的存储体A和储存8α+4行至8α+7行上象素的存储体B。第二层存储器3被分成储存第二层中4α行和4α+1行上象素的存储体A和储存第二层中4α+2行和4α+3行上象素的存储体B。并且第三层存储器4被分成储存第三层中2α行上象素的存储体A和储存2α+1行上象素的存储体B。
在本实施例中，延迟的水平地址HA和延迟的垂直地址VA分别是引入了四行延迟的水平地址HA和垂直地址VA。如上所述，当水平地址HA和垂直地址VA被选为存储体A地址而延迟的水平地址HA和延迟的垂直地址VA被选作存储体B地址时，在第一层存储器2中水平地址HA和垂直地址VA的存储体A中存储单元被存取，同时延迟的水平地址HA和延迟的垂直地址VA的存储体B中(存储体B存储单元对应于存储体A存储单元的位置)存储单元也被存取。
类似地，在第二层存储器3中，存储体A内的存储单元被存取同时被早二行存取的存储体B内的存储单元也被存取。在第三层存储器4中，存储体A内的存储单元被存取，同时被早一行存取的存储体B内的存储单元也被存取。
当读出部分44从第一层存储器2中存储体A读出象素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)中的每一个时，读出部分45从第一层存储器2中的存储体B经选择器电路41读出被早四行存取的象素h(2s，2t＇)、h(2s+1，2t＇)和h(2s，2t＇+1)的每一个并将其馈送给算术电路55。此处，t＇＝t-2。
当读出部分45从第一层存储器2中存储体B读出象素h(2s，2t＇)、h(2s+1，2t＇)和h(2s，2t＇+1)中的每一个，读出部分49从第二层存储器3中的存储体B地址(s，t＇)处(预定的地址)经选择器电路2读出数据并将数据馈送给算术电路55。
算术单元55将读出部分45的输出和读出部分49的输出相加，并将和值馈送给写入部分48。写入部分48将算术单元55的输出经选择器电路42写入到第二层存储器3中的存储体B地址(s，t＇)处。
第二层存储器3中的存储体B地址(s，t′)初始储存通过在第二层中早二行存取(在第一层中早四行)确定的第一层象素h(2s+1，2t＇+1)。当读出部分45从第一层存储器2中存储体B读出第一层象素h(2s，2t＇)时，读出部分49读出储存在第二层存储器3中的存储体B地址(s，t＇)处数据(此处为h(2s+1，2t＇+1))。算术单元55确定和值(h(2s，2t＇)+h(2s+1，2t＇+1))，写入部分48将其写入到第二层存储器3中的存储体B地址(s，t＇)处。
另外，当读出部分45从第一层存储器2中存储体B读出第一层象素h(2s+1，2t＇)时，读出部分49读出储存在第二层存储器3中的存储体B地址(s，t＇)处数据(此处为h(2s，2t＇)+h(2s+1，2t＇+1))。算术单元55确定和值(h(2s，2t＇)+h(2s+1，2t’)+h(2s+1，2t’+1)，写入部分48将其写入到第二层存储器3中的存储体B地址(s，t＇)处。
当读出部分45从第一层存储器2中存储体B读出第一层象素h(2s，2t＇+1)时，读出部分49读出储存在第二层存储器3中的存储体B地址(s，t＇)处数据(此处为h(2s，2t＇)+h(2s+1，2t＇)+h(2s+1，2t＇+1))。算术单元55确定和值(h(2s，2t＇)+h(2s+1，2t＇)+h(2s，2t＇+1)+h(2s+1，2t＇+1))，写入部分48将其写入到第二层存储器3中的存储体B地址(s，t＇)处。被写入到第二层存储器3中的存储体B地址(s，t＇)处的是原始的第二层象素m(s，t＇)(＝h(2s，2t)+h(2s+1，2t＇)+h(2s，2t＇+1)+h(2s+1，2t＇+1))。
当读出部分44从第一层存储器2中存储体A读出第一层中象素h(4m，4n)、h(4m+1，4n)、h(4m+2，4n)、h(4m+3，4n)、h(4m，4n+1)、h(4m+2，4n+1)、h(4m，4n+2)、h(4m+1，4n+2)、h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m，4n+3)和h(4m+2，4n+3)中的每一个除第一层中2×2象素的右底象素h(2s+1，2t+1)时，读出部分45经选择器电路41从第一层存储器2中存储体B处读出早四行的第一层象素h(4m，4n＇)、h(4m+1，4n′)、h(4m+2，4n＇)、h(4m+3，4n＇)、h(4m，4n＇+1)、h(4m+2，4n＇+1)、h(4m，4n＇+2)、h(4m+1，4n＇+2)、h(4m+2，4n＇+2)、h(4m+3，  4n＇+2)、h(4m，4n＇+3)和h(4m+2，4n＇+3)中的每一个，并将其馈送给算术单元57。此处，n＇＝n-1。
读出部分53经选择器电路43从第三层存储器4中存储体B地址(m，n＇)处读出数据，并将其馈送给算术单元57。
读出部分49的输出经开关62馈送到算术单元57，开关62仅当NOR门63的输出处于H电平(ha0＝va0＝0)时接通，而其余的时间断开。因此开关62仅当读出部分49从第二层存储器3中的存储体B处读出第一层象素h(4m+1，4n＇+1)、h(4m+3，4n＇+1)和h(4m+1，4n＇+3)中的每一一个时接通，其结果是第一层象素h(4m+1，4n＇+1)、h(4m+3，4n＇+1)和h(4m+1，4n＇+3)经开关62馈送到算术单元57。
算术单元57将读出部分45的输出和读出部分53的输出相加，并当开关62接通且读出部分49输出时，在加法操作中再加上读出部分49的输出，所得的和值被馈送给写入部分52。写入部分52将算术单元57的输出经选择器电路43写入到第三层存储器4中的存储体B地址(m，n＇)处。
第三层存储器4中的存储体A地址(m，n＇)初始储存通过在第三层中早一行存取(在第一层中早四行)确定的第一层象素h(4m+3，4n＇+3)。当读出部分45和读出部分49分别读出第一层象素h(4m，4n＇)和h(4m+1，4n＇+1)时，读出部分53读出储存在第三层存储器4中的存储体B地址(m，n＇)处的数据(此处为h(4m+3，4n＇+3))。算术单元57确定和值(h(4m，4n＇)+h(4m+1，4n＇+1)+h(4m+3，4n＇+3))，且写入部分52将其写入到第三层存储器4中的存储B地址(m，n＇)处。
当读出部分45读出第一层象素h(4m+1，4n＇)时，读出部分53读出储存在第三层存储器4中的存储体B地址(m，n＇)处的数据(此处为h(4m，4n＇)+h(4m+1，4n＇+1)+h(4m+3，4n＇+3))。算术单元57确定和值(h(4m，4n＇)+h(4m+1，4n＇)+h(4m+1，4n＇+1)+h(4m+3，4n＇+3))，且写入部分52将其写入到第三层存储器4中的存储体B地址(m，n＇)处。
最后，读出部分45读出第一层象素h(4m+2，4n＇+3)，且读出部分53读出储存在第三层存储器4中的存储体B地址(m，n＇)处的数据(此处为h(4m，4＇n)+h(4m+1，4n＇)+h(4m+2，4n＇)+h(4m+3，4n＇)+h(4m，4n＇+1)+h(4m+1，4n＇+1)+h(4m+2，4n＇+1)+h(4m+3，4n＇+1)+h(4m，4n＇+2)+h(4m+1，4n＇+2)+h(4m+2，4n＇+2)+h(4m+3，4n＇+2)+h(4m，4n＇+3)+h(4m+1，4n＇+3)+h(4m+3，4n＇+3))。算术单元57确定和值，写入部分52将其写入到第三层存储器4中的存储体B地址(m，n＇)处。具体地说，写入到第三层存储器4中的存储体B地址(m，n＇)处的是原始的第三层象素q(m，n＇)(＝h(4m，4n＇)+h(4m+1，4n＇)+h(4m+2，4n＇)+h(4m+3，4n＇)+h(4m，4n＇+1)+h(4m+1，4n＇+1)+h(4m+2，4n＇+1)+h(4m+3，4n＇+1)+h(4m，4n＇+2)+h(4m+1，4n＇+2)+h(4m+2，4n＇+2)+h(4m+3，4n＇+2)+h(4m，4n＇+3)+h(4m+1，4n＇+3)+h(4m+2，4n＇+3)+h(4m+3，4n＇+3))。
当垂直地址VA的低阶第三位va2转换时，选择器电路32选取提供给地址提供电路1的水平地址HA和垂直地址VA作为存储体B地址，并选择延迟的水平地址HA和延迟垂直的地址VA作为存储体A地址。
类似地，选择器电路33和选择器电路34选择存储体A地址和存储体B地址。具体地说，选择器电路33选择水平地址HA的高阶八位ha1至ha8和垂直地址VA的高阶八位va1至va8作为存储体B地址，并选择延迟的水平地址HA的高阶八位ha1至ha8和延迟的垂直地址VA的高阶八位va1至va8作为存储体A地址。选择器电路34选择水平地址HA的高阶七位ha2至ha8和垂直地址VA的高阶七位va2至va8作为存储体B地址，并选择延迟的水平地址HA的高阶七位ha2至ha8和延迟的垂直地址VA的高阶七位va2至va8作为存储体A地址。
在选择器电路32至34中，被选取的存储体A地址和存储体B地址分别被馈送到第一层存储器2、第二层存储器3和第三层存储器4的存储体A地址端和存储体B地址端。
在选择器电路41中，第一层存储器2的存储体B数据端与读出部分44相连而存储体A数据端与读出部分45相连。在选择器电路42中，第二层存储器3的存储体B数据端与写入部分46及读出部分47相连，而存储体A数据端与写入部分48及读出部分49相连。在选择器电路43中，第三层存储器4的存储体B数据端与写入部分50及读出部分51相连，而存储体A数据端与写入部分52及读出部分53相连。
下述过程执行了与上述过程一致但存储体A和存储体B互换的过程。
第一层象素由选择器电路58输出，而第二层存储器3和第三层存储器4中储存的内容被再写到原始值中。
图8表示图1所示的当第一层存储器2和第二层存储器3被设置为具有较小存储容量时读出第二层图象的存储装置的结构图。如图8所示，涉及到第一层存储器2中的部分被省去。
地址提供电路1由延迟电路71和选择器电路73及74组成。延迟电路71和选择器电路73及74分别与图6中的延迟电路31和选择器电路33及34结构一致。
第二层存储器3和第三层存储器4分别与图6中的结构一致。
RMW电路5由选择器电路81和82、读出部分84和85、写入部分86、读出部分87、写入部分88、读出部分89、开关91和92、算术单元94和95、选择器电路98和AND门99和100组成。
分别从第二层存储器3中的存储体A和存储体B读出的存储体A数据和存储体B数据被输出到与选择器电路81相连的存储体A数据端和存储体B数据端。选择器电路81接收来自地址提供电路1的垂直地址VA的低阶第三位va2作为控制信号。相应于控制信号va2选择器电路81将存储体A数据端和存储体B数据端的一个与读出部分84相连，而将存储体A数据端和存储体B数据端的另一个与读出部分85相连。
当控制信号va2在选择器电路81分别将存储体A数据端和存储体B数据端与读出部分84和读出部分85相连处转换时，存储体A数据端和存储体B数据端分别与读出部分85和读出部分84重新相连接。当控制信号va2再转换时，选择器电路81又分别将存储体A数据端和存储体B数据端与读出部分84和读出部分85相连。在控制信号va2每次转换时，选择器电路81交替变换存储体A数据端与读出部分84和读出部分85之间的连接，同时交替变换存储体B数据端与读出部分85和读出部分84之间的相连。
与选择器电路82相连的是存储体A数据端和存储体B数据端，其中写在第三层存储器4中存储体A上的数据被送入存储体A数据端，从存储体A读出的数据被存储体A数据端输出，写入到存储体B上的数据被送入存储体B数据端，从存储体B中读出的数据被存储体B数据端输出。选择器电路82还被提供来自地址提供电路1的垂直地址VA的低阶第三位va2作为控制信号，相应于该控制信号va2，选择器电路82将存储体A数据端和存储体B数据端的其中一个与写入部分86和读出部分87连接，同时将存储体A数据端和存储体B数据端的另一个与写入部分88和读出部分89相连。
当控制信号va2在选择器电路82将存储体A数据端与写入部分86和读出部分87相连而存储体B数据端与写入部分88和读出部分89相连处转换时，存储体A数据端与写入部分88和读出部分89重新相连，而同时存储体B数据端与读出部分86和写入部分87重新相连。当控制信号va2再转换时，选择器电路82又将存储体A数据端与写入部分86和读出部分87相连，而存储体B数据端与写入部分88和读出部分89相连。在控制信号va2每次转换时，选择器电路82交替变换存储体A数据端在写入部分86和读出部分87与写入部分88和读出部分89之间的连接，而同时交替转换存储体B数据端在写入部分88和读出部分89与写入部分86和读出部分87之间的连接。
读出部分84和读出部分85从第二层存储器3中经选择器电路81读出数据。由读出部分84读出的数据被馈送给开关91的91b端和选择器电路98。由读出部分85读出的数据被馈送给开关92的92b端。写入部分86将算术单元94的输出经选择器电路82写入到第三层存储器4上。读出部分87经选择器电路82从第三层存储器4上读出数据，并将数据馈送给算术单元94和选择器电路98。写入部分88将算术单元95的输出经选择器电路82写入到第三层存储器4上。读出部分89经选择器电路82从第三层存储器4上读出数据，并将数据馈送给算术单元95。
开关91依据AND门99的输出在其91a端和91b端之间选择，将其输出馈送给算术单元94。91b端被提供0。开关92依据AND门99的输出在其92a端和92b端之间选择，并将其输出馈送给算术单元95。92b端被提供0。
算术单元94从读出部分87的输出中减去开关91的输出，并将差值馈送给写入部分86。算术单元95将读出部分89的输出和开关92的输出相加，并将和值馈送给写入部分88。
选择器电路98根据AND门99和100的输出选择读出部分84和读出部分87其中之一的输出。AND门99接收来自地址提供电路1的水平地址HA最小有效位ha0和垂直地址VA的最小有效位va0作为控制信号，计算它们的逻辑积并将其馈送给选择器电路98和开关91和92。AND门100接收提供给地址提供电路1的水平地址HA的低阶第二位ha1和垂直地址VA的低阶第二位va1作为控制信号，计算它们的逻辑积并将其馈送给选择器电路98。
现在讨论存储装置的操作。
在此假设在选择器电路73和选择器电路74中水平地址HA和垂直地址VA被选作存储体A地址，并选择延迟的水平地址HA和延迟的垂直地址VA作为存储体B地址。
具体地说，选择器电路73选择水平地址HA的高阶八位ha1至ha8和垂直地址VA的高阶八位va1至va8作为存储体A地址，并选择延迟的水平地址HA的高阶八位ha1至ha8和延迟的垂直地址VA的高阶八位va1至va8作为存储体B地址。选择器电路74选择水平地址HA的高阶七位ha2至ha8和垂直地址VA的高阶七位va2至va8作为存储体A地址，并选择延迟的水平地址HA的高阶七位ha2至ha8和延迟的垂直地址VA的高阶七位va2至va8作为存储体B地址。
在选择器电路73和74中，被选取的存储体A地址和存储体B地址分别被馈送到第二层存储器3和第三层存储器4的存储体A地址端和存储体B地址端。
在选择器电路81中，第二层存储器3的存储体A数据端与读出部分84相连而存储体B数据端与读出部分85相连。在选择器电路82中，第三层存储器4的存储体A数据端与写入部分86及读出部分87相连而存储体B数据端与写入部分88及读出部分89相连。
读出部分84经选择器电路81读出储存在由选择器电路73输出的第二层存储器3中存储体A地址内的第二层象素(象素值)，并将其馈送给开关91的91b端和选择器电路98。
当AND门99的输出(AND门99和100的输出)仅为1时，选择器电路98选择并输出读出部分84的输出作为第二层中的一个象素。具体地说，AND门99的输出为1意味着ha0和va0均为1而ha1和/或va1为0，并意味着源自于图2中由D1表示的第一层中2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s、2t+1)、和h(2s+1，2t+1)的右底象素h(2s+1，2t+1)(不包括h(4m+3，4t+3))被读出的时刻。
当第一层中2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s、2t+1)、和h(2s+1，2t+1)中的每一个被存取时，第二层象素m(s，t)也被存取。当第一层2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s、2t+1)、和h(2s+1，2t+1)中的每一个被存取时，从第二层存储器3读出的数据即第二层象素m(s，t)被输出，并且在此情况下，重复四次输出相同的象素。
当源自于第一层中2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s、2t+1)、和h(2s+1，2t+1)的右底象素h(2s+1，2t+1)(不包括h(4m+3，4n+3))被读出时，选择器电路98选择并输出读出部分84的输出，即第二层象素m(s，t)。
为同样的原因，仅当读出部分84输出第一层象素h(2s+1，2t+1)(当AND门99的输出变换成1)时，开关91选择91b端而其余时间选择91a端。具体地说，仅当源自于第一层2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s、2t+1)、和h(2s+1，2t+1)的右底象素h(2s+1，2t+1)被读出时，由读出部分84输出的第二层象素m(s，t)被馈送到算术单元94，而在其余时间将0馈送给读出部分94。
读出部分87经选择器电路82读出储存在由选择器电路74输出的存储体A地址内的第三层象素(象素值)，并将其馈送给算术单元94和选择器电路98。
当第一层存储器中地址(4m，4n)、(4m+1，4n)、(4m+2，4n)、(4m+3，4n)、(4m，4n+1)、(4m+1，4n+1)、(4m+2，4n+1)、(4m+3，4n+1)、(4m，4n+2)、(4m+1，4n+2)、(4m+2，4n+2)、(4m+3，4n+2)、(4m，4n+3)、(4m+1，4n+3)、(4m+2，4n+3)和(4m+3，4n+3)的每一个被存取时，读出部分87从第三层存储器4中的存储体A地址处读出数据，并将其馈送给算术单元94。
根据上述讨论，当地址(4m，4n)、(4m+1，4n)、(4m+2，4n)、(4m+3，4n)、(4m，4n+1)、(4m+2，4n+1)、(4m，4n+2)、(4m+1，4n+2)、(4m+2，4n+2)、(4m+3，4n+2)、(4m，4n+3)和(4m+2，4n+3)中每一个，不包括对应于第一层存储器2中地址(2s+1，2t+1)的地址(4m+1，4n+1)、(4m+3，4n+1)、(4m+1，4n+3)、和(4m+3，4n+3)被存取时，开关91选择91b端。在这种情况中，算术单元94在从第三层存储器4中的存储体A地址(m，n)读出的数据中减去0，差值即从第三层存储器4中的存储体A地址(m，n)处读出的数据本身被馈送给写入部分86。写入部分86经过选择器电路82将算术单元94输出的数据写入到第三层存储器4中的存储体A地址(m，n)处。储存在第三层存储器4中的存储体A地址(m，n)处的数据与前一个保持不变。
当第一层存储器2中地址(4m+1，4n+1)、(4m+3，4n+1)、和(4m+1，4n+3)每一个被存取时，开关91选择91b端。在这种情况中，读出部分84从第二层存储器3读出第二层象素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)中的每一个，并通过开关91将其馈送给算术单元94。
算术单元94从读出部分87的输出中减去读出部分84的输出，并将差值馈送给写入部分86。写入部分86经选择器电路82将算术单元94的输出写入到第三层存储器4中的存储体A地址(m，n)处。
第一层4×4十六象素h(4m，4n)、h(4m+1，4n)、h(4m+2，4n)、h(4m+3，4n)、h(4m，n+1)、h(4m+1，4n+1)、h(4m+2，4n+1)、h(4m+3，4n+1)、h(4m，4n+2)、h(4m+1，4n+2)、h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m，4n+3)、h(4m+1，4n+3)、h(4m+2，4n+3)和h(4m+3，4n+3)之和，即第二层2×2四象素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)、m(2m+1，2n+1)之和的第三层中象素q(m，n)最初被储存在第三层存储器4中的存储体A地址(m，n)处，并且当第一层存储器2中地址(4m+1，4n+1)被存取时，算术单元94经开关91接收来自读出部分84的第二层象素m(2m，2n)，同时接收来自读出部分87的储存在第三层存储器4中的存储体A地址处的数据(此处为q(m，n))。
算术单元94确定它们之间的差(q(m，n)-m(2m，2n))，且写入部分86将其写入到第三层存储器4中的存储体A地址(m，n)处。
当第一层存储器2中地址(4m+3，4n+1)被存取时，算术单元94经开关91接收来自读出部分84的第二层象素n(2m+1，2n+1)，同时接收来自读出部分87的储存在第三层存储器4中的存储体A地址(m，n)处的数据(此处为q(m，n))-m(2m，2n)。
算术单元94确定它们之间的差(q(m，n)-m(2m，2n)-m(2m+1，2n)-m(2m，2n+1)，且写入部分86将其写入到第三层存储器4中的存储体A的地址(m，n)处。
当第一层存储器2中地址(4m+1，4n+3)被存取时，算术单元94经开关91接收来自读出部分84的第二层象素m(2m，2n+1)，同时接收来自读出部分87的储存在第三层存储器4中的存储体A地址(m，n)处的数据(此处为q(m，n)-m(2m，2n)-m(2m+1，2n))。
算术单元94确定它们之间的差(q(m，n)-m(2m，2n)-m(2m+1，2n)-m(2m，2n+1))，且写入部分86将其写入到第三层存储器4中的存储体A的地址(m，n)处。
因此，写入到第三层存储器4中的存储体A地址(m，n)处的是第二层象素m(2m，2n+1)(＝q(m，n)-m(2m，2n)-m(2m+1，2n)-m(2m，2n+1))。
当第一层存储器2中的存储体A地址(4m+3，4n+3)被存取时，(即第二层存储器3中的存储体A地址(2m+1，2n+1)被存取时，没有相应于该地址的存储单元，并且即使试图存取该地址也没有任何内容写入该处及从该处读出)，读出部分87从第三层存储器4中的存储体A地址(m，n)处读出源自于图2中由D2表示的第一层中4×4十六象素的右底象素2×2象素h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m+2，4n+3)、和h(4m+3，4n+3)之和(第二层中的m(2m+1，2n+1)。
当两个AND门99和50的输出均为1时，选择器电路98选择并输出读出部分51的输出作为一第二层中的象素。具体地说，AND门99和50的输出为1意味着ha0、va0、ha1和va1均为1，并意味着第一层存储器2中的地址被存取的时刻。如上所述，此时读出部分87从第三层存储器4中的存储体A地址(m，n)处读出的数据是第二层象素(2m+1，2n+1)，并且该数据由选择器电路98选择并输出。
如图6所示，当以此方式读出第二层象素时，第三层存储器4以相同的方式储存第二层象素m(2m+1，2n+1)。
具体地，写入第二层象素，取代第三层存储器中的第三层象素。
以这种方式储存在第三层存储器4中的值需要被再储存到原始的第三层象素处。
当水平地址HA和垂直地址VA被选为存储体A地址而延迟的水平地址HA和延迟的垂直地址VA被选作存储体B地址时，在第一层存储器2中水平地址HA和垂直地址VA的存储体A中存储单元被存取，同时延迟的水平地址HA和延迟的垂直地址VA的存储体B中存储单元也被存取，二者被早四行存取。
在第二层存储器3中，存储体A存储单元被存取，同时被早二行存取的存储体B存储单元也被存取。在第三层存储器4中存储体A存储单元被存取，同时被早一行存取的存储体B存储单元也被存取。
当读出部分84从第二层存储器3中存储体A读出第二层中象素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)中的每一个时，读出部分85从第二层存储器3中存储体B处分别读出第二层象素m(2m，2n＇)、m(2m+1，2n＇)和m(2m，2n＇+1)中的每一个，并将其馈送给开关92b端。此处，n＇＝n-1。
类似开关91，仅当读出部分84输出第一层象素h(2s+1，2t+1)(当AND门99的输出变换成1)时，开关92被设计成选择92b端而其余时间选择92a端。仅当源自于第一层2×2四象素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)的右底象素h(2s+1，2t+1)被读出时，由读出部分85输出的第二层象素被馈送到算术单元95，而在其余时间将0馈送给读出部分95。
当读出部分85从第二层存储器3中存储体B读出第二层中象素m(2m，2n＇)、m(2m+1，2n＇)和m(2m，2n＇+1)中的每一个时，读出部分89经选择器电路82从第三层存储器4中的存储体B地址(m，n＇)处读出数据，并将其馈送给算术单元95。
算术单元95将读出部分85和读出部分89的输出相加并将所得的和值馈送给写入部分88。写入部分88将算术单元95的输出经选择器电路82写入到第三层存储器4中的存储体B地址(m，n＇)处。
第三层存储器4中的存储体B地址(m，n＇)首先储存通过在第二层中早二行存取(在第一层中早四行)确定的第二层象素m(2m+1，2n＇+1)。当读出部分85从第二层存储器3中存储体B读出第二层象素m(2m，2n＇)时，读出部分89读出储存在第三层存储器4中的存储体B地址(m，n＇)处数据(此处为第二层象素m(2m+1，2n＇+1))。算术单元95确定和值(m(2m，2n＇)+m(2m+1，2n＇+1)，写入部分88将其写入到第三层存储器4中的存储体B地址(m，n＇)处。
当读出部分85从第二层存储器3中存储体B读出第二层象素m(2m+1，2n＇)时，读出部分89读出储存在第三层存储器4中的存储体B地址(m，n＇)处数据(此处为m(2m，2n＇)+m(2m+1，2n＇+1)。选择器电路98确定和值(m(2m，2n＇)+m(2m+1，2n＇)+m(2m+1，2n＇+1))，写入部分88将其写入到第三层存储器4中的存储体B地址(m，n＇)处。
当读出部分85从第二层存储器3中存储体B读出第二层象素m(2m，2n＇+1)时，读出部分89读出储存在第三存储器4中的存储体B地址(m，n＇)处数据(此数据为m(2m，2n＇)+m(2m+1，2n＇)+m(2m+1，2n＇+1))。选择器电路98确定和值m(2m，2n＇)+m(2m+1，2n＇)+m(2m，2n＇+1)+m(2m+1，2n＇+1))，写入部分88将其写入到第三层存储器4中的存储体B地址(m，n＇)处。具体地说，第三层存储器4中的存储体B地址(m，n＇)储存原始的第三层象素q(m，n＇)(＝m(2m，2n＇)+m(2m+1，2n＇)+m(2m，2n＇+1)+n(2m+1，2n＇+1)＝h(4m，4n)，h(4m+1，4n)，h(4m+2，4n)，h(4m+3，4n)，h(4m，4n+1)，h(4m+1，4n+1)，h(4m+2，4n+1)，h(4m+3，4n+1)，h(4m，4n+2)，h(4m+1，4n+2)，h(4m+2，4n+2)，h(4m+3，4n+2)，h(4m，4n+3)，h(4m+1，4n+3)，h(4m+2，4n+3)，h(4m+3，4n+3))。
当垂直地址VA的低阶第三位va2转换时，在选择器电路73和74中存储体A地址和存储体B地址的选择反转。具体地说，选择器电路73选择存储体选择水平地址HA的高阶八位ha1于ha8和垂直地址VA的高阶八位va1至va8作为存储体B地址，并选择延迟的水平地址HA的高阶八位ha1至ha8和延迟的垂直地址VA的高阶八位va1至va8作为存储体A地址。选择器电路74选择水平地址HA的高阶位七位ha2至ha8和垂直地址VA的高阶七位va2至va8作为存储体B地址，并选择延迟的水平地址HA的高阶七位ha2至ha8和延迟的垂直地址VA的高阶七位va2至va8作为存储体A地址。
在选择器电路73和74中，被选取的存储体A地址和存储体B地址分别被馈送到第二层存储器3和第三层存储器4的存储体A地址端和存储体B地址端。
在选择器电路81中，第二层存储器3的存储体B数据端与读出部分84相连而存储体A数据端与读出部分85相连。在选择器电路82中，第三层存储器4的存储体B数据端与写入部分86及读出部分87相连而存储体A数据端与写入部分88及读出部分89相连。
在上述讨论中执行了与上述过程一致但存储体A和存储体B互换过程。
第二层象素由选择器电路98输出，而第三层存储器4中的储存的内容被再写到原始数值处。
如上所述，第一层存储器2、第二层存储器3第三层存储器4中的每一个被分成存储体A和存储体B两个存储体，并通过并行存取两个存储体，第一层和第二层中的象素被写入，取代了储存在第二层存储器3和第三层存储器4中的数据并且重新写入的数据再被储存到原始数据。
具体地说，存储在由水平地址HA和垂直地址VA指定的第一层存储器2中存储体A地址处的第一层象素被读出，同时存储在由水平地址HA和垂直地址VA的部分指定的第二层存储器3中存储体A地址处的第二层象素(第一被处理数据)被读出。通过从第二层象素中减去第一层象素，最终确定第一层象素(第二被处理数据)，并被写入储存第二层象素的第二层存储器3中的地址处。同时，存储在由延迟的水平地址HA和延迟的垂直地址VA指定的第一层存储器2中存储体B地址处的第一层象素被读出，同时存储在由延迟的水平地址HA和延迟的的垂直地址VA的部分指定的第二层存储器3中存储体B地址处的第一层象素(第二被处理数据)被读出。通过将这些第一层象素相加，确定原始的第二层象素(第一被处理数据)，并且储存在第二层存储器3中存储体B地址处的数据，即第一层象素又被重新写回到原始的第二层象素。
虽然，在本实施例中第一层存储器2、第二层存储器3和第三层存储器4被分成存储体A和存储体B两个存储体，但存储体的分割并不限于此方法。
虽然，在本实施例中对从存储体A和存储体B读出的数据执行相加和相减操作，但对于从存储体A和存储体B读出的数据的处理并不局限于相加和相减操作。
虽然，在本实施例中利用提供给第一层存储器2的水平地址HA和垂直地址VA的一部分来存取第二层存储器3和第三层存储器4，但也可以利用不同于提供给第一层存储器2的水平地址HA和垂直地址VA的专用的(独立的)地址来存取第二层存储器3和第三层存储器4。
虽然，在本实施例中采用相应于图象在每个象素的水平位置和垂直位置的水平地址和垂直地址来存取第一层存储器2、第二层存储器3和第三层存储器4，但也可以利用相应于时间方向上的地址来存取第一层存储器2、第二层存储器3和第三层存储器4。在这种情况中，第一层和第二层中的象素可以有沿时间方向分布的象素和在沿水平方向和垂直方向延伸的空间中分布的象素构成。
第一层存储器2、第二层存储器3和第三层存储器4不必由其各自的有形的存储器构成，所有这些可由一个构成。在这种情况中，第一层存储器2、第二层存储器3和第三存储器4在一个存储器中有它们各自存储区域。
虽然，在本实施例中地址提供电路1，第一层存储器2、第二层存储器3和第三层存储器4以及RMW电路5全部布置在一个芯片上，但并不要求这样。
虽然，在本实施例中分配给第一层中每个象素的位数是8，并且每一层存储器2、第二层存储器3和第三层存储器4中存储单元的数据长度分别为8、10和12位，以避免数字丢失，但第一层存储器2、第二层存储器3和第三层存储器4中存储单元的数据长度可以都设为8位。但是在这种情况中，对于第一和第三层中的象素通过舍入掉(rounding down)第一和第二层中2×2象素的和值的低阶两个位(该值等同于将所得值值除以4，这样一个平均值)所获得的数据被储存，并且这导致数据的丢失，破坏数据的复原性。
当第一层存储器2和第二层存储器3的存储容量被降低，同时如上所述第一层象素和第二层象素保持不储存，且数字丢失被避免时，在第一层和第二层中未存储的象素(象素值)根据方程(1)和(2)可正确地判定。另一方面，当第一层和第二层中的一些象素未被储存且数字丢失未处理时，在第一层和第二层中未存储的每个象素值将不能更好地确定。
本发明可以在非隔行扫描图象和隔行扫描图象中实现。
在上述实施例中，层数3可以是2或4或更多。
虽然，在本实施例中较低分层中2×2四象素的和在比较低层中高一层的另一层形成一个象素(象素值)，但在较高分层中形成象素的方法并不局限于此。
虽然，在本实施例中采用硬件执行，但本发明可以用执行上述过程的程序来完成。
虽然，在本实施例中象素(象素值)被储存在一个存储器RAM(随机存取存储器)，但象素可被储存(写入)在存储介质如磁盘、磁光盘、磁带和光卡中。
根据存储装置和存取方法，第一存储器具有相应于输入的图象数据的象素的地址，其存储区域由块基分为多个在块上可寻址的块。第一存储器的块至少根据第一和第二地址信号被同时寻址。同时对由第一和第二地址信号指定的第一存储器中块内的地址执行读出和写入操作。该装置允许对多个块进行并行处理。其结果是，不需要行延迟电路，输入的图象数据的多行上的象素相加所得的和值被复原到原始的输入图象数据处。
上述的优选实施例并未限制本发明的范围，在不脱离本发明范围的前提下，可作各种改型和修改。

Claims (10)

1.一种储存图象的存储装置，包括：
一个第一存储区域，其具有对应于输入的图象数据的象素的地址，并且被分成多个块，其中块可以逐块地寻址；
一个第二存储区域，具有比所述第一存储区域小的存储容量，所述第二存储区域被划分成与包括在所述第一存储区域中的块的数量相同数量的块，其中所述第二存储区域的块可以逐块地寻址；
一个寻址模块，用于至少根据第一和第二地址信号同时对所述第一存储区域的块寻址，并且同时根据仅仅所述第一和第二地址信号的一部分来在所述第二存储区域中对每个块寻址；和
一个读出和写入模块，用于同时从由所述第一和第二地址信号指定的所述第一存储区域的块中的地址读出，并且用于同时向由所述第一和第二地址信号指定的所述第一存储区域中的块中指定的地址写入。
2.根据权利要求1的存储装置，其中所述寻址模块同时对所述第一存储区域的块中相应的地址寻址。
3.根据权利要求1的存储装置，其中读出和写入模块确定写入在对应于所述第二存储区域的一个地址和一个低分辨率象素的、所述第一存储区域中多个地址处的用于多个较高分辨率象素的数据之和，以将所述和值写入到所述第二存储器的地址中作为从所述输入图象数据得到的第一图象数据。
4.根据权利要求1的存储装置，其中所述第一地址信号和第二地址信号分别对应于所述输入的图象数据的一个象素的水平和垂直位置。
5.根据权利要求1的存储装置，其中所述第二存储区域具有与从所述输入图象数据得到的第一图象数据的象素对应的地址。
6.根据权利要求1的存储装置，还包括一个第三存储区域，其中所述第一存储区域存储较高分辨率的象素，所述第二存储区域存储第一低分辨率象素数据，并且所述第三存储区域存储相对于所述第一低分辨率数据分辨率降低的象素的第二低分辨率象素数据，所述第一和第二低分辨率象素数据是从所述输入图象数据得到的。
7.一种用于存储图象的装置，包括：
一个第一存储器，其具有对应于输入的图象数据的象素的地址，并且具有被划分成多个块的存储区域，其中块可以逐块地寻址；
一个第二存储器，具有对应于从所述输入图象数据得到的第一图象数据的象素的地址，并且具有被划分成与包括在所述第一存储器中的块数相同数量的块的存储区域，其中所述第二存储器的块可以逐块地寻址；
一个寻址模块，用于至少根据分别对应于所述输入图象数据的一个象素的水平和垂直位置的第一和第二地址信号来同时对所述第一存储器的块寻址，并且同时根据所述第一和第二地址信号的至少一部分来在所述第二存储器中对每个块寻址；和
一个读出和写入模块，用于同时从在所述第一存储器中的多个块中的、由所述第一和第二地址信号指定的地址读出，并且用于同时从由所述第一和第二地址信号指定的所述第一存储器中的多个块中的地址写入，
其中所述第一存储器具有与通过从所述输入图象数据的一个显示屏幕的象素数量减去在所述第二存储器中的地址的数量而获得的值对应的存储容量。
8.根据权利要求7的存储装置，其中所述读出和写入模块读出储存在由所述第一和第二地址信号指定的第一存储器中地址处的输入的图象数据，同时读出储存在由所述第一和第二地址信号的部分指定的第二存储器中地址处的所述第一被处理数据。
通过处理所述的输入的图象数据和第一被处理数据计算第二数据，和将所述第二被处理数据写入到储存所述第一被处理数据的第二存储器中的地址处。
9.根据权利要求8的存储装置，其中所述寻址模块由所述第一和第二地址信号产生预定的地址信号，并根据所述预定的地址信号和所述第一及第二地址信号进行寻址；
所述读出和写入模块读出储存在由所述第一和第二地址信号指定的所述第一存储器中预定块地址处的所述输入的图象数据，同时读出储存在由所述第一和第二地址信号的部分指定的第二存储器中块内地址处的第一被处理数据，并对应于所述第一存储器中预定的块，
通过处理所述输入的图象数据和所述第一被处理数据计算第二数据，和
将所述第二被处理数据写入到储存所述第一被处理数据的第二存储器中的地址处，
同时，上述读出和写入模块读出储存在由预定的地址信号指定的所述第一存储器中其他的块处的所述输入图象数据，同时读出由预定的地址信号的部分指定的所述第二存储器中的块处的所述第二被处理数据，并对应于所述第一存储器中其他的块，
通过处理所述输入的图象数据和第二被处理数据计算第一数据，和
将所述第一被处理数据写入到储存所述第二被处理数据的所述第二存储器中的地址处。
10.一种存取用于储存图象的存储装置的方法，其中存储装置包括一个第一存储区域，具有对应于输入的图象数据的象素的地址且被分成多个块，其中所述块可以逐块寻址，该方法包括：
至少根据第一和第二地址信号而同时在所述第一存储区域中对块寻址；
根据第一和第二地址信号的仅仅一部分来同时在比所述第一存储区域具有更少存储容量的所述存储装置的第二存储区域中的块进行寻址；
同时向在第一存储区域的块中、由所述第一和第二地址信号指定的地址写入；
同时从在第一存储区域的块中、由所述第一和第二地址信号指定的地址读取。
CN98117987A 1997-07-30 1998-07-30 存储装置和存取方法 Expired - Fee Related CN1130638C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP204373/1997 1997-07-30
JP204373/97 1997-07-30
JP20437397A JP4236713B2 (ja) 1997-07-30 1997-07-30 記憶装置およびアクセス方法

Publications (2)

Publication Number Publication Date
CN1208892A CN1208892A (zh) 1999-02-24
CN1130638C true CN1130638C (zh) 2003-12-10

Family

ID=16489453

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98117987A Expired - Fee Related CN1130638C (zh) 1997-07-30 1998-07-30 存储装置和存取方法

Country Status (7)

Country Link
US (1) US6252611B1 (zh)
EP (1) EP0895216B1 (zh)
JP (1) JP4236713B2 (zh)
KR (1) KR100514704B1 (zh)
CN (1) CN1130638C (zh)
AU (1) AU748297B2 (zh)
SG (1) SG81239A1 (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3861957B2 (ja) * 1998-02-03 2006-12-27 ソニー株式会社 記憶装置、並びに書き込み方法および読み出し方法
WO2000016260A1 (fr) 1998-09-11 2000-03-23 Sony Corporation Processeur de donnees et procede de conversion de sequences de donnees
US8471852B1 (en) 2003-05-30 2013-06-25 Nvidia Corporation Method and system for tessellation of subdivision surfaces
US7779198B2 (en) * 2004-11-23 2010-08-17 Efficient Memory Technology Method and apparatus of multiple abbreviations of interleaved addressing of paged memories
US8190809B2 (en) * 2004-11-23 2012-05-29 Efficient Memory Technology Shunted interleave for accessing plural memory banks, particularly those having partially accessed cells containing data for cache lines
US7283418B2 (en) * 2005-07-26 2007-10-16 Micron Technology, Inc. Memory device and method having multiple address, data and command buses
US8571346B2 (en) * 2005-10-26 2013-10-29 Nvidia Corporation Methods and devices for defective pixel detection
US7750956B2 (en) * 2005-11-09 2010-07-06 Nvidia Corporation Using a graphics processing unit to correct video and audio data
US8588542B1 (en) * 2005-12-13 2013-11-19 Nvidia Corporation Configurable and compact pixel processing apparatus
US8737832B1 (en) 2006-02-10 2014-05-27 Nvidia Corporation Flicker band automated detection system and method
US20080293724A1 (en) * 2006-02-17 2008-11-27 Nitromed, Inc. Methods Using Hydralazine Compounds and Isosorbide Dinitrate or Isosorbide Mononitrate
US7971036B2 (en) * 2006-04-26 2011-06-28 Altera Corp. Methods and apparatus for attaching application specific functions within an array processor
US7769942B2 (en) * 2006-07-27 2010-08-03 Rambus, Inc. Cross-threaded memory system
US8594441B1 (en) 2006-09-12 2013-11-26 Nvidia Corporation Compressing image-based data using luminance
US20080175442A1 (en) * 2007-01-22 2008-07-24 Dennis Megarry Method of displaying graphic images
US8723969B2 (en) * 2007-03-20 2014-05-13 Nvidia Corporation Compensating for undesirable camera shakes during video capture
US8724895B2 (en) * 2007-07-23 2014-05-13 Nvidia Corporation Techniques for reducing color artifacts in digital images
US8570634B2 (en) * 2007-10-11 2013-10-29 Nvidia Corporation Image processing of an incoming light field using a spatial light modulator
US9177368B2 (en) * 2007-12-17 2015-11-03 Nvidia Corporation Image distortion correction
US8780128B2 (en) * 2007-12-17 2014-07-15 Nvidia Corporation Contiguously packed data
US8698908B2 (en) * 2008-02-11 2014-04-15 Nvidia Corporation Efficient method for reducing noise and blur in a composite still image from a rolling shutter camera
US9379156B2 (en) * 2008-04-10 2016-06-28 Nvidia Corporation Per-channel image intensity correction
US8373718B2 (en) * 2008-12-10 2013-02-12 Nvidia Corporation Method and system for color enhancement with color volume adjustment and variable shift along luminance axis
US8749662B2 (en) 2009-04-16 2014-06-10 Nvidia Corporation System and method for lens shading image correction
US8698918B2 (en) * 2009-10-27 2014-04-15 Nvidia Corporation Automatic white balancing for photography
US9798698B2 (en) 2012-08-13 2017-10-24 Nvidia Corporation System and method for multi-color dilu preconditioner
US9508318B2 (en) 2012-09-13 2016-11-29 Nvidia Corporation Dynamic color profile management for electronic devices
US9307213B2 (en) 2012-11-05 2016-04-05 Nvidia Corporation Robust selection and weighting for gray patch automatic white balancing
US9418400B2 (en) 2013-06-18 2016-08-16 Nvidia Corporation Method and system for rendering simulated depth-of-field visual effect
US9826208B2 (en) 2013-06-26 2017-11-21 Nvidia Corporation Method and system for generating weights for use in white balancing an image
US9756222B2 (en) 2013-06-26 2017-09-05 Nvidia Corporation Method and system for performing white balancing operations on captured images
JP7190661B2 (ja) * 2019-02-06 2022-12-16 パナソニックＩｐマネジメント株式会社 画像処理装置、画像処理方法および画像処理システム

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2557113B2 (ja) 1988-11-29 1996-11-27 松下電器産業株式会社 デュアルポートダイナミックメモリ
US5241658A (en) 1990-08-21 1993-08-31 Apple Computer, Inc. Apparatus for storing information in and deriving information from a frame buffer
US5373375A (en) * 1990-12-21 1994-12-13 Eastman Kodak Company Metric conversion mechanism for digital images in a hierarchical, multi-resolution, multi-use environment
GB2261803B (en) 1991-10-18 1995-10-11 Quantel Ltd An image processing system
JP2666662B2 (ja) * 1992-06-29 1997-10-22 日本ビクター株式会社 階層型符号化装置及び復号化装置
KR0129557B1 (ko) * 1992-10-07 1998-04-10 배순훈 움직임 보상을 이용한 동영상 신호처리기의 메모리 장치
GB2277012B (en) * 1993-04-08 1997-06-18 Sony Uk Ltd Image data storage
DE69428979T2 (de) 1993-08-30 2002-08-08 Sony Corp Einrichtung und verfahren zur kodierung von bilddaten
JP3590996B2 (ja) 1993-09-30 2004-11-17 ソニー株式会社 ディジタル画像信号の階層符号化および復号装置
JP3373008B2 (ja) * 1993-10-20 2003-02-04 オリンパス光学工業株式会社 画像像域分離装置
JP3089152B2 (ja) * 1993-12-01 2000-09-18 キヤノン株式会社 画像符号化装置およびその方法
US5586200A (en) * 1994-01-07 1996-12-17 Panasonic Technologies, Inc. Segmentation based image compression system
JPH0884304A (ja) * 1994-09-12 1996-03-26 Mitsubishi Electric Corp 映像多重装置
EP0717554B1 (en) * 1994-12-16 2001-06-06 Canon Kabushiki Kaisha Coding/decoding apparatus and coding/decoding method
US5657443A (en) * 1995-05-16 1997-08-12 Hewlett-Packard Company Enhanced test system for an application-specific memory scheme
JP3702508B2 (ja) * 1995-10-05 2005-10-05 ソニー株式会社 ディジタル画像信号用のメモリ装置
US5959676A (en) 1995-12-27 1999-09-28 Sony Corporation Video signal encoding method, video signal encoding apparatus, video signal transmitting method, and recording medium
JPH09233315A (ja) * 1996-02-23 1997-09-05 Canon Inc 画像処理装置及び方法

Also Published As

Publication number Publication date
CN1208892A (zh) 1999-02-24
US6252611B1 (en) 2001-06-26
JPH1155479A (ja) 1999-02-26
KR19990014285A (ko) 1999-02-25
EP0895216B1 (en) 2012-12-05
AU7858898A (en) 1999-02-11
EP0895216A2 (en) 1999-02-03
AU748297B2 (en) 2002-05-30
KR100514704B1 (ko) 2005-12-16
JP4236713B2 (ja) 2009-03-11
EP0895216A3 (en) 1999-05-06
SG81239A1 (en) 2001-06-19

Similar Documents

Publication Publication Date Title
CN1130638C (zh) 存储装置和存取方法
CN1093968C (zh) 图象处理装置
CN1197351C (zh) 图像合成装置
CN1265652C (zh) 色彩修正装置和修正方法,图像处理装置和处理方法
CN1114885C (zh) 图象数据转换处理装置以及具有该装置的信息处理设备
CN1293760C (zh) 图象数据处理装置和液晶显示装置
CN1193338C (zh) 视频信号变换装置以及视频信号变换方法
CN1922630A (zh) 图象处理装置、图象处理系统、图象处理方法、图象处理程序及集成电路装置
CN1281064C (zh) 利用与像素块分类信息对应的映射系数的图像编码和解码
CN1138420C (zh) 图象处理器、图象数据处理器和可变长度代码解码器
CN1571988A (zh) 图像处理装置、图像传送装置、图像接收装置和图像处理方法
CN1220390C (zh) 图像处理设备和图像处理方法
CN1744720A (zh) 可变长度解码装置
CN1812479A (zh) 图像处理装置、方法和输出装置、摄像装置、程序和介质
CN1468006A (zh) 图像处理设备和方法、图像显示设备以及移动电子装置
CN1381134A (zh) 信息接收记录重放装置、信息接收记录重放方法
CN1171462C (zh) 固体彩色摄像装置
CN1957601A (zh) 信息信号处理设备、功能块控制方法和功能块
CN1143217C (zh) 存储装置和存取方法
CN1152566C (zh) 图像处理装置和方法
CN1764928A (zh) 多等级单色图像显示方法,多等级单色图像显示设备,计算机,单色显示设备,再转换适配器,和视频卡
CN1647524A (zh) 图像变换装置和图像变换方法
CN1302395C (zh) 图像处理方法以及图像处理装置
CN1697001A (zh) 视频信号处理电路、处理方法和处理程序以及记录介质
CN1545683A (zh) 数据转换装置、数据转换方法、学习装置、学习方法、程序和记录介质

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20031210

Termination date: 20130730