KR20220014403A - 반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법 - Google Patents

반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법 Download PDF

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KR20220014403A
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semiconductor package
pack
chuck
probe block
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서세현
김형일
이상재
이영철
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Abstract

반도체 패키지가 탑재되는 테스트 팩(test pack); 및 테스트 장치; 를 포함하되, 상기 테스트 장치는 상기 테스트 팩을 수용하는 수용부를 포함하고, 상기 수용부는 상기 테스트 팩이 삽입되는 팩 수용공을 제공하며, 상기 테스트 팩은: 반도체 패키지를 고정하는 척(chuck); 상기 척 상에 위치하는 프로브 블록(probe block); 및 연결 단자; 를 포함하고, 상기 수용부는 상기 연결 단자와 접할 때 상기 연결 단자와 전기적으로 연결되는 수용 단자; 를 포함하며, 상기 프로브 블록은 상기 척 상에 배치되는 반도체 패키지에 전기적으로 연결되는 복수 개의 니들을 포함하고, 상기 수용부는 복수 개가 제공되는 반도체 패키지 테스트 시스템이 제공된다.

Description

반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법{System for semiconductor package test and manufacturing method for semiconductor package using the same}
본 발명은 반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법에 관한 것으로서, 보다 상세하게는 많은 양의 반도체 패키지를 신속하게 테스트할 수 있는 반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 등의 기판 상에 반도체 칩이 실장되어 만들어진다. 하나의 반도체 패키지 내에는 복수 개의 반도체 칩이 실장될 수 있다. 예를 들어, 2.5D Package는 하나의 기판 상에 HBM(High Bandwidth Memory) 및 로직칩 등이 실장될 수 있다. 반도체 패키지는 그 성능을 테스트할 것이 요구될 수 있다. 반도체 패키지에 대한 성능 테스트를 위해, 반도체 패키지 테스트 기계 등이 사용될 수 있다.
본 발명이 해결하고자 하는 과제는 많은 양의 반도체 패키지를 신속하게 테스트할 수 있는 반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 테스트 작업 시간을 단축시킬 수 있는 반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 수율을 향상시킬 수 있는 반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 다양한 온도 범위에서 반도체 패키지에 대한 테스트 공정을 실시할 수 있는 반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지 테스트 시스템은 반도체 패키지가 탑재되는 테스트 팩(test pack); 및 테스트 장치; 를 포함하되, 상기 테스트 장치는 상기 테스트 팩을 수용하는 수용부를 포함하고, 상기 수용부는 상기 테스트 팩이 삽입되는 팩 수용공을 제공하며, 상기 테스트 팩은: 반도체 패키지를 고정하는 척(chuck); 상기 척 상에 위치하는 프로브 블록(probe block); 및 연결 단자; 를 포함하고, 상기 수용부는 상기 연결 단자와 접할 때 상기 연결 단자와 전기적으로 연결되는 수용 단자; 를 포함하며, 상기 프로브 블록은 상기 척 상에 배치되는 반도체 패키지에 전기적으로 연결되는 복수 개의 니들을 포함하고, 상기 수용부는 복수 개가 제공될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지 테스트 시스템은 HBM(High Bandwidth Memory)이 탑재되는 테스트 팩(test pack); 및 테스트 장치; 를 포함하되, 상기 테스트 장치는 상기 테스트 팩을 수용하는 수용부를 포함하고, 상기 수용부는 상기 테스트 팩이 삽입되는 팩 수용공을 제공하며, 상기 수용부는 복수 개가 제공되어, 상기 복수 개의 수용부는 상기 테스트 장치 내에서 상하로 적층되고, 상기 테스트 팩은 HBM을 고정하는 척(chuck)을 포함하되, 상기 척은 HBM을 고정하기 위한 진공 홀을 제공할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지 제조방법은 웨이퍼를 절단하여 반도체 패키지 형태로 분할하는 것; 분할된 상기 반도체 패키지를 테스트 팩의 척 상에 배치하는 것; 상기 테스트 팩을 테스트 장치의 수용부에 제공되는 팩 수용공에 삽입하는 것; 및 상기 테스트 장치를 이용하여 상기 테스트 팩에 배치된 상기 반도체 패키지를 테스트하는 것; 을 포함하되, 상기 반도체 패키지를 테스트하는 것은: 상기 반도체 패키지에 프로브 블록의 니들을 접촉시키는 것; 상기 테스트 장치로부터 상기 테스트 팩으로 테스트 전력을 인가하는 것; 및 상기 테스트 전력을 이용해 상기 반도체 패키지에 대한 테스트를 진행하는 것; 을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법에 따르면, 많은 양의 반도체 패키지를 신속하게 테스트할 수 있다.
본 발명의 반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법에 따르면, 작업 시간을 단축시킬 수 있다.
본 발명의 반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법에 따르면, 수율을 향상시킬 수 있다.
본 발명의 반도체 패키지 테스트 시스템 및 이를 이용한 반도체 패키지 제조방법에 따르면, 다양한 온도 범위에서 반도체 패키지에 대한 테스트 공정을 실시할 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예들에 따른 반도체 패키지 테스트 시스템을 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 실시 예들에 따른 반도체 패키지 테스트 시스템을 개략적으로 나타낸 정면도이다.
도 3은 본 발명의 실시 예들에 따른 테스트 팩을 개략적으로 나타낸 정면도이다.
도 4는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 5는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법에 따라 반도체 패키지를 테스트하기 위해 테스트 팩에 반도체 패키지를 배치한 모습을 나타낸 정면도이다.
도 6은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 저면도이다.
도 9 내지 도 12는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법에 따라 반도체 패키지를 테스트하는 모습을 나타낸 정면도이다.
도 13은 본 발명의 실시 예들에 따른 테스트 팩을 개략적으로 나타낸 정면도이다.
도 14는 본 발명의 실시 예들에 따른 반도체 패키지 테스트 시스템을 개략적으로 나타낸 정면도이다.
도 15는 본 발명의 실시 예들에 따른 테스트 팩을 개략적으로 나타낸 정면도이다.
도 16은 본 발명의 실시 예들에 따른 반도체 패키지 테스트 시스템을 개략적으로 나타낸 정면도이다.
도 17은 본 발명의 실시 예들에 따른 테스트 팩을 개략적으로 나타낸 정면도이다.
도 18은 본 발명의 실시 예들에 따른 반도체 패키지 테스트 시스템을 개략적으로 나타낸 정면도이다.
도 19는 본 발명의 실시 예들에 따른 반도체 패키지 테스트 시스템을 개략적으로 나타낸 정면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시 예들에 따른 반도체 패키지 테스트 시스템을 개략적으로 나타낸 사시도이다.
이하에서, 도 1의 D1을 제1 방향, D2를 제2 방향, 제1 방향(D1) 및 제2 방향(D2)에 교차되는 D3를 제3 방향이라 칭할 수 있다.
도 1을 참고하면, 반도체 패키지 테스트 시스템(T)이 제공될 수 있다. 반도체 패키지 테스트 시스템(T)은 반도체 패키지를 테스트하는 시스템을 의미할 수 있다. 본 명세서에서 사용되는 반도체 패키지라는 용어는, 반도체 제조 공정 중 웨이퍼의 절단(sawing) 이후의 상태에 있는 반도체 소자를 의미할 수 있다. 따라서 웨이퍼의 절단(sawing) 이후에 진행되는 모든 테스트의 각각을 반도체 패키지 테스트라 칭할 수 있다.
반도체 패키지 테스트 시스템(T)은 테스트 장치(1), 테스트 팩(3, test pack) 및 이동장치(9) 등을 포함할 수 있다.
테스트 장치(1)는 반도체 패키지에 대한 테스트가 진행되는 장비를 포함할 수 있다. 실시 예들에서, 테스트 장치(1)는 반도체 패키지 테스트를 진행하기 위한 파워 등을 공급할 수 있다. 테스트 장치(1)는 팩 수용공(1ah)을 제공할 수 있다. 팩 수용공(1ah)에 테스트 팩(3)이 삽입될 수 있다. 테스트 팩(3)이 팩 수용공(1ah)에 삽입되면, 테스트 장치(1)는 테스트 팩(3)에 테스트 파워 등을 공급할 수 있다. 테스트 팩(3)이 테스트 장치(1)에 삽입된 상태에서, 반도체 패키지에 대한 테스트가 진행될 수 있다. 팩 수용공(1ah)은 복수 개가 제공될 수 있다. 실시 예들에서, 팩 수용공(1ah)은 상하로 적층될 수 있다. 즉, 테스트 장치(1)는 복수 개의 팩 수용공(1ah)이 상하로 적층된 랙(rack) 형태를 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 테스트 장치(1)는 복수 개의 팩 수용공(1ah)이 수평 방향으로 배치된 형태 등을 포함할 수도 있다. 이에 대한 상세한 내용은 도 2 등을 참고하여 후술하도록 한다.
테스트 팩(3)은 반도체 패키지가 배치되는 장비를 포함할 수 있다. 테스트 팩(3) 내에 반도체 패키지가 배치된 후, 테스트 팩(3)이 테스트 장치(1)에 결합될 수 있다. 보다 구체적으로, 테스트 팩(3)에 복수 개의 반도체 패키지가 배치된 상태에서, 테스트 팩(3)이 팩 수용공(1ah)에 삽입될 수 있다. 도시되지는 아니하였지만, 테스트 팩(3)은 복수 개가 제공될 수 있다. 예를 들어, 테스트 팩(3)은 팩 수용공(1ah)의 개수만큼 제공될 수 있다. 복수 개의 테스트 팩(3)의 각각이 복수 개의 팩 수용공(1ah)의 각각에 삽입된 상태에서, 복수 개의 반도체 패키지에 대한 테스트가 동시에 진행될 수 있다.
이동장치(9)는 테스트 팩(3)을 이동시킬 수 있다. 예를 들어, 이동장치(9)는 테스트 팩(3)을 테스트 장치(1)의 팩 수용공(1ah)으로 이동시킬 수 있다. 실시 예들에서, 이동장치(9)는 및 AGV(Automated Guided Vehicle) 등을 포함할 수 있다. 이동장치(9)는 한 번에 복수 개의 테스트 팩(3)을 이동시킬 수 있다. 복수 개의 테스트 팩(3)이 한 번에 테스트 장치(1)에 삽입될 수 있다.
도 2는 본 발명의 실시 예들에 따른 반도체 패키지 테스트 시스템을 개략적으로 나타낸 정면도이다.
도 2를 참고하면, 테스트 장치(1)는 장치 하우징(1x) 및 수용부(1a)를 포함할 수 있다.
장치 하우징(1x)은 테스트 장치(1)의 외관을 형성할 수 있다. 장치 하우징(1x)은 수용부(1a)를 지지할 수 있다. 장치 하우징(1x)의 내부에 테스트 파워를 공급하는 파워 공급부 등이 위치할 수 있다.
수용부(1a)는 테스트 팩(3, 도 1 참고)을 수용하는 공간을 의미할 수 있다. 하나의 수용부(1a)에 하나의 테스트 팩(3)이 배치될 수 있다. 수용부(1a)는 팩 수용공(1ah)을 제공할 수 있다. 팩 수용공(1ah)에 테스트 팩(3)이 삽입될 수 있다. 수용부(1a)는 지지판(11) 및 수용 단자(13)를 포함할 수 있다. 지지판(11)은 팩 수용공(1ah)에 삽입된 테스트 팩(3) 등을 지지할 수 있다. 지지판(11) 에 대한 상세한 내용은 도 11 등을 참고하여 후술하도록 한다. 수용 단자(13)는 테스트 팩(3)과 전기적으로 연결될 수 있다. 보다 구체적으로, 팩 수용공(1ah)에 테스트 팩(3)이 삽입되면, 테스트 팩(3)과 수용 단자(13)가 전기적으로 연결될 수 있다. 수용 단자(13)를 통해 테스트 팩(3)에 테스트 파워 등이 공급될 수 있다. 실시 예들에서, 수용부(1a)는 복수 개가 제공될 수 있다. 예를 들어, 복수 개의 수용부(1a)는 상하로 적층될 수 있다. 즉, 복수 개의 수용부(1a)는 제2 방향(D2)으로 쌓일 수 있다. 즉, 테스트 장치(1)는 복수 개의 수용부(1a)가 상하로 적층된 랙 형태를 포함할 수 있다. 그러나 이에 한정하는 것은 아니다. 실시 예들에서, 복수 개의 수용부(1a)는 제1 방향(D1)으로 이격될 수 있다. 즉, 상하로 쌓인 복수 개의 수용부(1a)가 수평 방향으로 2개 이상 배열될 수 있다. 혹은, 복수 개의 수용부(1a)는 상하로는 적층되지 아니하고, 수평 방향으로만 배열될 수 있다. 실시 예들에서, 복수 개의 수용부(1a)는 서로 결합 및 분리가 가능한 모듈 형태를 포함할 수 있다. 즉, 복수 개의 수용부(1a)를 분리시킨 뒤, 상하로 적층하거나, 혹은 수평 방향으로 배열할 수도 있다. 수용부(1a)가 모듈화되는 경우, 공정 공간에 유연하게 대응하여 공간 효율을 향상시킬 수 있다.
도 3은 본 발명의 실시 예들에 따른 테스트 팩을 개략적으로 나타낸 정면도이다.
도 3을 참고하면, 테스트 팩(3)은 팩 하우징(3x), 척(31, chuck), 연결 단자(33), 테스트 기판(37) 및 프로브 블록(35) 등을 포함할 수 있다.
팩 하우징(3x)은 테스트 팩(3)의 외관을 형성할 수 있다. 팩 하우징(3x)의 일측면은 개방될 수 있다. 개방된 일측면을 통해 반도체 패키지 등이 유입 및 유출될 수 있다. 팩 하우징(3x)은 척(31), 연결 단자(33), 프로브 블록(35) 및 테스트 기판(37) 등을 일정 위치에 고정시킬 수 있다. 이상에서 팩 하우징(3x)이 테스트 팩(3)의 다른 구성들을 고정시키는 것으로 서술하였으나, 이에 한정하는 것은 아니다. 즉, 하우징에 대응될만한 구성 없이, 척(31) 상에 프로브 블록(35) 및 테스트 기판(37) 등이 고정될 수도 있다.
척(31)은 반도체 패키지 등이 배치되는 상면을 제공할 수 있다. 척(31)은 반도체 패키지 등을 고정시킬 수 있다. 예를 들어, 척(31)은 진공 흡착 원리를 이용하여 반도체 패키지 등을 일정 위치에 고정시킬 수 있다. 척(31)은 진공 홀(31h) 등을 제공할 수 있다. 진공 홀(31h)은 진공 펌프(P)에 연결될 수 있다. 진공 펌프(P)로부터 진공 홀(31h)에 진공 압이 제공될 수 있다. 진공 홀(31h)에 제공되는 진공 압에 의해, 척(31) 상에 배치된 반도체 패키지가 흡착 고정될 수 있다. 진공 홀(31h)은 복수 개가 제공될 수 있다. 복수 개의 진공 홀(31h)은 서로 수평 방향으로 이격 배치될 수 있다. 복수 개의 진공 홀(31h)의 각각에 반도체 패키지가 하나씩 흡착될 수 있다. 따라서 하나의 척(31)에 복수 개의 반도체 패키지가 배치될 수 있다. 이상에서 척(31) 상에 배치되는 반도체 패키지는 진공 흡착 원리에 의해 위치가 고정되는 것으로 서술하였으나, 이에 한정하는 것은 아니다. 즉, 척(31) 상에 배치된 반도체 패키지는 진공 흡착 원리가 아닌 다른 원리로 위치가 고정될 수도 있다. 예를 들어, 반도체 패키지는 척(31) 상에 구비된 별도의 기계적 구조(미도시)에 의해 위치가 고정될 수도 있다. 척(31)은 상하로 이동 가능할 수 있다. 이에 대한 상세한 설명은 후술하도록 한다.
연결 단자(33)는 팩 하우징(3x) 등에 결합될 수 있다. 연결 단자(33)는 수용 단자(13, 도 2 등 참고)에 접촉될 수 있다. 연결 단자(33)와 수용 단자(13)가 접촉되면, 연결 단자(33)는 수용 단자(13)에 전기적으로 연결될 수 있다. 연결 단자(33)와 수용 단자(13)의 접촉은 다양한 방식으로 이루어질 수 있다. 예를 들어, 연결 단자(33)와 수용 단자(13)는 서로 상보적인 형상을 포함할 수 있다. 이에 따라 연결 단자(33)와 수용 단자(13)가 서로 결합할 수 있다. 그러나 이에 한정하는 것은 아니며, 연결 단자(33)와 수용 단자(13)는 다양한 방식으로 접촉할 수 있다. 연결 단자(33)는 수용 단자(13)와 결합하여, 테스트 장치(1, 도 2 등 참고)로부터 테스트 파워를 공급 받을 수 있다. 연결 단자(33)를 통해 공급된 테스트 파워에 의해, 프로브 블록(35) 및 테스트 기판(37) 등이 반도체 패키지 테스트 작업을 수행할 수 있다.
테스트 기판(37)은 반도체 패키지에 대한 테스트를 제어하는 기판일 수 있다. 예를 들어, 테스트 기판(37)은 BOST(Built Out Self Test) 칩 등을 포함할 수 있다. 테스트 기판(37)은 FPGA(Field Programmable Gate Array)를 기반으로 프로그래밍될 수 있다. 즉, 테스트 기판(37)은 FPGA에 프로그래밍되어 형성된 BOST 칩 등을 포함할 수 있다. 테스트 기판(37)은 테스트 파워를 공급받을 수 있다. 예를 들어, 테스트 기판(37)은 연결 단자(33) 등으로부터 테스트 파워를 공급받을 수 있다 테스트 기판(37)은 테스트 파워를 공급받아, 반도체 패키지에 대한 테스트를 실시할 수 있다 테스트 기판(37)은 팩 하우징(3x) 등에 결합될 수 있다. 이상에서 외부의 테스트 기판(37)에 의해 반도체 패키지에 대한 테스트를 진행하는 BOST 방식의 테스트를 기준으로 서술하였으나, 이에 한정하는 것은 아니다. 즉, 별도의 테스트 기판(37) 없이, 반도체 패키지 내부에 구비된 BIST(Built In Self Test) 칩을 통해 반도체 패키지에 대한 테스트가 진행될 수도 있다. 보다 구체적으로, 외부에서 전력이 공급되면 반도체 패키지 내부에 위치하는 테스트 회로(BIST) 등에 의해 반도체 패키지에 대한 테스트 공정이 진행될 수도 있다.
프로브 블록(35)은 반도체 패키지에 접촉하는 테스트 장비를 의미할 수 있다. 프로브 블록(35)은 반도체 패키지에 연결되기 위한 다양한 형태를 포함할 수 있다. 예를 들어, 프로브 블록(35)은 반도체 소자 등에 접하는 프로브 카드(probe card) 또는 프로브 카드와 유사한 구성 등을 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 프로브 블록(35)은 반도체 패키지에 전기적으로 연결될 수 있는 다양한 형태의 구성을 포함할 수 있다. 프로브 블록(35)은 테스트 니들(351)을 포함할 수 있다. 테스트 니들(351)은 니들 몸체(351a) 및 팁(351b) 등을 포함할 수 있다. 니들 몸체(351a)는 수직 방향으로 연장될 수 있다. 팁(351b)은 니들 몸체(351a)의 하측에 위치할 수 있다. 팁(351b)은 반도체 패키지의 패드 등에 직접 접촉할 수 있다. 프로브 블록(35)은 테스트 기판(37) 등에 연결될 수 있다. 예를 들어, 프로브 블록(35)은 테스트 기판(37)에 직접 결합되어 연결될 수 있다. 혹은, 프로브 블록(35)은 소켓 또는 케이블 등을 통해 테스트 기판(37)에 연결될 수 있다. 프로브 블록(35)은 테스트 기판(37) 등에 전기적으로 연결될 수 있다. 프로브 블록(35)은 테스트 기판(37)으로부터 테스트 파워를 공급받을 수 있다. 테스트 니들(351)을 통해 반도체 패키지에 테스트 파워가 전달될 수 있다. 테스트 니들(351)은 복수 개가 제공될 수 있다. 복수 개의 테스트 니들(351)은 수평 방향으로 서로 이격될 수 있다.
도 4는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 4를 참고하면, 반도체 패키지 제조방법(S)은 웨이퍼를 절단하는 것(S1), 반도체 패키지를 척 상에 배치하는 것(S2), 테스트 팩을 이동시키는 것(S3), 테스트 팩을 팩 수용공에 삽입하는 것(S4) 및 반도체 패키지를 테스트하는 것(S5) 등을 포함할 수 있다.
반도체 패키지를 테스트하는 것(S5)은 반도체 패키지의 온도를 조절하는 것(S51), 반도체 패키지에 니들을 접촉시키는 것(S52), 테스트 팩에 테스트 전력을 인가하는 것(S53) 및 테스트 전력을 이용해 반도체 패키지를 테스트하는 것(S54) 등을 포함할 수 있다.
웨이퍼를 절단하는 것(S1)은 반도체 웨이퍼를 절단(sawing)하여, 반도체 패키지 형태로 만드는 것을 포함할 수 있다. 전술한 바와 같이, 반도체 패키지는 웨이퍼의 절단 이후 형태를 의미할 수 있다.
이하에서, 도 5 내지 도 12를 참고하여 반도체 패키지 제조방법(S)의 나머지 단계를 상세히 서술하도록 한다.
도 5는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법에 따라 반도체 패키지를 검사하기 위해 테스트 팩에 반도체 패키지를 배치한 모습을 나타낸 정면도이다.
도 5 및 도 4를 참고하면, 반도체 패키지를 척 상에 배치하는 것(S2)은 척(31) 상에 복수 개의 반도체 패키지(H)를 배치하는 것을 포함할 수 있다. 반도체 패키지(H)는 진공 홀(31h) 상에 배치될 수 있다. 진공 홀(31h)에 진공 펌프(P)에 의해 진공 압이 가해질 수 있다. 진공 홀(31h)에 가해지는 진공 압에 의해, 반도체 패키지(H)는 척(31) 상에서 일정 위치에 고정될 수 있다. 따라서 테스트 팩(3)이 이동하더라도, 반도체 패키지(H)는 정 위치에 고정될 수 있다.
반도체 패키지(H)는 다양한 반도체 패키지를 의미할 수 있다. 예를 들어, 반도체 패키지(H)는 HBM(High Bandwidth Memory) 등을 포함할 수 있다. 이하에서, 도 6 내지 도 8을 참고하여 반도체 패키지(H)가 HBM인 경우에 대해 서술하도록 한다.
도 6은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 6을 참고하면, 전체 패키지(D)가 제공될 수 있다. 실시 예들에서, 전체 패키지(D)는 2.5D패키지 등을 포함할 수 있다. 전체 패키지(D)는 기판(G), 인터포저(R), 반도체 패키지(H), 로직 칩(B) 및 몰딩막(M) 등을 포함할 수 있다. 기판(G)은 인쇄회로기판(Printed Circuit Board, PCB) 등을 포함할 수 있다. 기판(G)은 로직 칩(B) 등을 외부와 전기적으로 연결시킬 수 있다. 인터포저(R)는 기판(G)과 로직 칩(B) 등을 전기적으로 연결시킬 수 있다. 반도체 패키지(H)는 HBM 등을 포함할 수 있다. HBM은 복수 개의 메모리 칩이 적층된 형태를 포함할 수 있다. 이에 대한 상세한 설명은 후술하도록 한다. 로직 칩(B)은 반도체 패키지(H)를 제어할 수 있다. 예를 들어, 로직 칩(B)은 GPU 및/또는 CPU 등을 포함할 수 있다. 몰딩막(M)은 로직 칙(B) 및 반도체 패키지(H) 등을 둘러쌀 수 있다.
도 7은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다. 도 7은 도 8의 I-I'을 따라 절단한 반도체 패키지(H)에 대한 단면도일 수 있다.
도 7을 참고하면, 반도체 패키지(H)는 HBM을 의미할 수 있다. 반도체 패키지(H)는 하부 로직 칩(L), 제1 메모리 칩(M1), 제2 메모리 칩(M2), 제3 메모리 칩(M3) 및 제4 메모리 칩(M4) 등을 포함할 수 있다. 복수 개의 칩들은 상하로 적층될 수 있다. 상하로 적층된 칩들은 서로 TSV(Through Silicon Via) 방식으로 전기적으로 연결될 수 있다. 즉, 상부 칩의 하부 패드(BP)와, 하부 칩의 상부 패드(UP)가 내부 볼(Sb)에 의해 전기적으로 연결될 수 있다. 하나의 칩 내에서 상부 패드(UP)와 하부 패드(BP)는 관통비아(TV)에 의해 전기적으로 연결될 수 있다. 로직 칩(L)의 하면에 외부 솔더 볼(ESb)이 결합될 수 있다. 외부 솔더 볼(ESb)은 반도체 패키지(H)를 외부와 전기적으로 연결시킬 수 있다. 외부 솔더 볼(ESb)은 매우 작은 크기일 수 있다. 예를 들어, 외부 솔더 볼(ESb)의 직경은 약 30μm일 수 있다. 그러나 이에 한정하는 것은 아니다.
도 8은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 저면도이다.
도 8을 참고하면, 반도체 패키지(H)의 저면에 외부 솔더 볼(ESb) 및 테스트 패드(TP) 등이 노출될 수 있다. 외부 솔더 볼(ESb)은 복수 개가 제공될 수 있다. 외부 솔더 볼(ESb)은 저면의 중심에 밀집되어 있을 수 있다. 복수 개의 외부 솔더 볼(ESb)이 밀집된 중심 영역을 솔더 볼 영역(ECR)이라 칭할 수 있다. 테스트 패드(TP)는 외부 솔더 볼(ESb)들의 각각보다 클 수 있다. 테스트 패드(TP)는 상대적으로 저면의 외측에 위치할 수 있다. 테스트 패드(TP)는 반도체 패키지(H)에 대한 테스트를 위한 테스트 파워가 지나는 통로가 될 수 있다. 테스트 패드(TP)는 복수 개가 제공될 수 있다. 복수 개의 테스트 패드(TP)가 위치한 영역을 테스트 영역(TR)이라 칭할 수 있다.
도 9 내지 도 12는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법에 따라 반도체 패키지를 테스트하는 모습을 나타낸 정면도이다.
도 9 및 도 4를 참고하면, 테스트 팩을 이동시키는 것(S3)은 테스트 팩(3)을 이동장치(9, 도 1 참고)를 사용해 이동시키는 것을 포함할 수 있다. 실시 예들에서, 복수 개의 테스트 팩(3)이 하나의 이동장치(9)에 의해 한 번에 이동될 수 있다.
테스트 팩을 팩 수용공에 삽입하는 것(S4)은 테스트 팩(3)이 이동장치(9) 등에 의해 팩 수용공(1ah)에 삽입되는 것을 포함할 수 있다. 테스트 팩(3)이 복수 개인 경우, 복수 개의 팩 수용공(1ah)의 각각에 테스트 팩(3)이 삽입될 수 있다.
도 10을 참고하면, 테스트 팩(3)이 팩 수용공(1ah)에 삽입되면, 연결 단자(33)가 수용 단자(13)에 접촉할 수 있다. 연결 단자(33)는 테스트 팩(3)이 팩 수용공(1ah) 내의 정위치에 배치되면, 자동으로 수용 단자(13)에 접촉되도록 배치될 수 있다. 연결 단자(33)와 수용 단자(13)가 접촉하면, 연결 단자(33)와 수용 단자(13)는 전기적으로 연결될 수 있다.
도 10 및 도 4를 참고하면, 반도체 패키지의 온도를 조절하는 것(S51)은 척(31) 상에 배치된 반도체 패키지(H)의 온도를 상승 또는 하강시키는 것을 포함할 수 있다. 반도체 패키지(H)의 온도를 조절하는 것은 지지판(11)에 의해 수행될 수 있다.
도 11을 참고하면, 지지판(11)은 열선(HT) 및 냉각수로(CP) 등을 포함할 수 있다. 예를 들어, 하나의 반도체 패키지(H)가 배치되는 곳의 하부에 한 세트의 열선(HT)이 제공될 수 있다. 또한, 하나의 반도체 패키지(H)가 배치되는 곳의 하부에 한 세트의 냉각수로(CP)가 제공될 수 있다. 실시 예들에서, 열선(HT)에 파워가 가해지면, 파워가 가해진 열선(HT)의 상부에 배치된 반도체 패키지(H)의 온도가 상승할 수 있다. 이에 따라 고온에서의 반도체 패키지(H)의 성능을 테스트할 준비를 할 수 있다. 실시 예들에서, 냉각수로(CP)에 냉각수가 지나가면, 냉각수가 지나가는 냉각수로(CP)의 상부에 배치된 반도체 패키지(H)의 온도가 하강할 수 있다. 이에 따라 저온에서의 반도체 패키지(H)의 성능을 테스트할 준비를 할 수 있다.
열선(HT) 및 냉각수로(CP)는 복수 개의 반도체 패키지(H)가 배치되는 위치에 대응되는 장소에 각각 배치될 수 있다. 따라서 복수 개의 반도체 패키지(H)의 온도를 각각 개별적으로 제어할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 반도체 패키지의 온도를 조절해가며 테스트 작업을 수행할 수 있다. 즉, 상온에서뿐만 아니라, 고온에서의 반도체 패키지의 성능과, 저온에서의 반도체 패키지의 성능까지 테스트해볼 수 있다. 이에 따라 다양한 온도 범위에서 반도체 패키지에 대한 테스트가 가능할 수 있다. 따라서 반도체 패키지에 대한 신뢰가 상승할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 복수 개의 반도체 패키지에 대한 온도를 각각 제어할 수 있다. 따라서 복수 개의 반도체 패키지에 대한 테스트를 동시에 진행하더라도, 모든 반도체 패키지의 온도를 정밀하게 제어할 수 있다. 이에 따라 다양한 온도 범위에서 반도체 패키지에 대한 테스트가 가능할 수 있고, 반도체 패키지에 대한 신뢰가 상승할 수 있다.
도 12 및 도 4를 참고하면, 반도체 패키지에 니들을 접촉시키는 것(S52)은 척(31)이 상승하는 것을 포함할 수 있다. 반도체 패키지(H)도 척(31)의 상승에 따라 같이 상승할 수 있다. 척(31)은 반도체 패키지(H)의 상면이 테스트 니들(351)에 닿을 때까지 상승할 수 있다. 보다 구체적으로, 척(31)은 반도체 패키지(H)의 테스트 패드(TP, 도 8 참고)가 테스트 니들(351)의 팁(351b)에 닿을 때까지 상승할 수 있다. 도 12에서는 척(31)만 상승하는 것으로 도시하였으나, 이에 한정하는 것은 아니다. 즉, 수용부(1)의 지지판(11) 등이 같이 상승할 수도 있다.
테스트 팩에 테스트 전력을 인가하는 것(S53)은 테스트 장치(1)로부터 테스트 팩(3)으로 테스트 파워가 전달되는 것을 포함할 수 있다. 예를 들어, 테스트 장치(1) 내의 파워 공급부(미도시) 등이 테스트 팩(3)에 테스트 파워를 공급할 수 있다. 보다 구체적으로, 연결 단자(33)가 수용 단자(13)와 접촉된 상태에서, 파워 공급부는 수용 단자(13)를 통해 연결 단자(33)에 테스트 파워를 공급할 수 있다.
테스트 전력을 이용해 반도체 패키지를 테스트하는 것(S54)은 테스트 기판(37)이 반도체 패키지(H)를 테스트하는 것을 포함할 수 있다. 연결 단자(33)는 테스트 파워를 테스트 기판(37)에 전달할 수 있다. 테스트 기판(37)은 프로브 블록(35)을 제어하여, 반도체 패키지(H)에 대한 테스트를 실시할 수 있다. 즉, 프로브 블록(35)의 테스트 니들(351)이 반도체 패키지(H)의 테스트 패드(TP, 도 8 참고)에 파워를 전달하여, 테스트 신호를 주고 받을 수 있다. 테스트 기판(37)은 테스트 과정을 제어할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 많은 수의 반도체 패키지에 대한 테스트를 한 번에 실시할 수 있다. 즉, 테스트 장치 내에서 상하로 적층된 복수 개의 수용부에서 테스트 작업이 동시에 수행되므로, 좁은 공간에서 많은 양의 반도체 패키지를 신속하게 테스트할 수 있다. 즉, 반도체 패키지에 대한 테스트를 실시하는데 요구되는 공간적 부피가 줄어들 수 있다. 또한 반도체 패키지에 대한 테스트를 신속하게 실시할 수 있고, 전체 공정 시간이 줄어들 수 있다. 이에 따라 반도체 패키지에 대한 전수 검사가 가능해질 수 있다. 따라서 반도체 패키지에 대한 신뢰성이 향상될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 테스트 팩에 반도체 패키지를 미리 탑재한 후에 테스트 장치에 테스트 팩을 삽입하여 테스트 공정을 실시할 수 있다. 또한 척 상에 반도체 패키지를 안정적으로 고정시킨 상태에서 이동하므로, 테스트 장치에 삽입된 반도체 패키지는 테스트에 적합하도록 정렬되어 있을 수 있다. 따라서 테스트 공정은 간소화되고, 테스트 공정에 소요되는 시간을 단축시킬 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 테스트 팩이 BOST 칩을 포함하여 반도체 패키지를 테스트할 수 있다. 따라서 반도체 패키지에 대한 모든 테스트 공정이 진행될 수 있다. 즉, 반도체 패키지 내부에 포함된 BIST에 의한 간단한 테스트뿐만 아니라, 복잡한 회로가 요구되는 다른 테스트 공정도 진행할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 테스트 팩 내부에 테스트 기판 및 프로브 블록 등이 위치할 수 있다. 즉, 소량의 반도체 패키지를 테스트 하기 위한 테스트 기판 및 프로브 블록 등이 작은 부피의 테스트 팩 내부에 모두 위치할 수 있다. 따라서 반도체 패키지에 대한 테스트를 수행하기 위한 별도의 ATE(Auto Test Equipment)가 요구되지 아니할 수 있다. 이에 따라 반도체 패키지를 테스트하기 위한 공간적 부피가 줄어들 수 있다. 따라서 좁은 공간에서 다수의 반도체 패키지에 대한 테스트가 가능할 수 있다.
도 13은 본 발명의 실시 예들에 따른 테스트 팩을 개략적으로 나타낸 정면도이다.
이하에서, 도 1 내지 도 12를 참고하여 서술한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 편의 상 설명을 생략할 수도 있다.
도 13을 참고하면, 테스트 팩(3)의 척(31) 내에 히터(31HT)가 위치할 수 있다. 즉, 척(31)의 내부에 히터(31HT)가 포함될 수 있다. 이 경우 테스트 장치(1, 도 2 참고)의 수용부(11, 도 2 참고)에 별도의 히터가 없을 수 있다.
도 14는 본 발명의 실시 예들에 따른 반도체 패키지 테스트 시스템을 개략적으로 나타낸 정면도이고, 도 15는 본 발명의 실시 예들에 따른 테스트 팩을 개략적으로 나타낸 정면도이다.
이하에서, 도 1 내지 도 13을 참고하여 서술한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 편의 상 설명을 생략할 수도 있다.
도 14를 참고하면, 테스트 장치(1')는 테스트 기판(137)을 포함할 수 있다. 보다 구체적으로, 각 수용부(1a') 내에 테스트 기판(137)이 배치될 수 있다. 즉, 도 2 및 도 3 등을 참고하여 서술한 것과 달리, 테스트 기판(137)은 테스트 팩(3, 도 3 참고)이 아닌 수용부(1a')에 위치할 수 있다. 예를 들어, 테스트 기판(137)은 수용부(1a')의 천장에 위치할 수 있다. 그러나 이에 한정하는 것은 아니며, 테스트 기판(137)은 각 수용부(1a')의 다른 위치에 배치될 수도 있다.
도 15를 참고하면, 테스트 팩(3')이 수용부(1a')에 삽입될 수 있다. 테스트 팩(3')이 수용부(1a')에 삽입되면 연결 단자(33)와 수용 단자(13')가 전기적으로 연결될 수 있다. 프로브 블록(135)은 연결 단자(33)를 통해 테스트 기판(137)으로부터 테스트 신호를 전달받을 수 있다. 즉, 테스트 팩(3')이 수용부(1a')에 삽입되면, 테트트 팩(3') 내의 프로브 블록(135)과 수용부(1a') 내의 테스트 기판(137)이 전기적으로 연결되어 신호를 주고 받을 수 있다. 이에 따라 반도체 패키지에 대한 테스트 공정이 실시될 수 있다.
도 16은 본 발명의 실시 예들에 따른 반도체 패키지 테스트 시스템을 개략적으로 나타낸 정면도이고, 도 17은 본 발명의 실시 예들에 따른 테스트 팩을 개략적으로 나타낸 정면도이다.
이하에서, 도 1 내지 도 15를 참고하여 서술한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 편의 상 설명을 생략할 수도 있다.
도 16을 참고하면, 테스트 장치(1'')는 테스트 기판(137) 및 프로브 블록(135)을 포함할 수 있다. 보다 구체적으로, 각 수용부(1a'') 내에 테스트 기판(137) 및 프로브 블록(135)이 배치될 수 있다. 즉, 도 2 및 도 3 등을 참고하여 서술한 것과 달리, 테스트 기판(137) 및 프로브 블록(135)은 테스트 팩(3, 도 3 참고)이 아닌 수용부(1a'')에 위치할 수 있다. 예를 들어, 테스트 기판(137) 및 프로브 블록(135)은 수용부(1a'')의 천장에 위치할 수 있다. 그러나 이에 한정하는 것은 아니며, 테스트 기판(137) 및 프로브 블록(135)은 각 수용부(1a'')의 다른 위치에 배치될 수도 있다.
도 17을 참고하면, 테스트 팩의 팩 하우징(3x)은 상부가 개방되어 있을 수 있다. 따라서 개방된 상부를 통해 수용부(1a'')의 프로브 블록(135)과 반도체 패키지(H)가 접촉할 수 있다. 이에 따라 반도체 패키지에 대한 테스트 공정이 실시될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 프로브 블록 및 테스트 기판 등이 테스트 장치 내에 위치할 수 있다. 따라서 테스트 팩의 구성은 간소화될 수 있다. 테스트 팩의 척 상에 반도체 패키지 등을 배치하는 작업이 용이해질 수 있다.
도 18은 본 발명의 실시 예들에 따른 반도체 패키지 테스트 시스템을 개략적으로 나타낸 정면도이다.
이하에서, 도 1 내지 도 17을 참고하여 서술한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 편의 상 설명을 생략할 수도 있다.
도 18을 참고하면, 테스트 장치(1''')는 통합 테스트 기판(537) 및 프로브 블록(135)을 포함할 수 있다. 보다 구체적으로, 각 수용부(1a''') 내에 프로브 블록(135)이 배치되고, 이들은 총괄하는 통합 테스트 기판(537)이 각 수용부(1a''')의 외부에 별도로 구비될 수 있다. 통합 테스트 기판(537)은 별도의 회로 등을 통해 각 수용부(1a''') 내의 프로브 블록(135)을 제어할 수 있다. 이상에서 통합 테스트 기판(537)은 테스트 장치(1''')에 포함되는 것으로 서술하였으나, 이에 한정하는 것은 아니다. 통합 테스트 기판(537)은 종래의 ATE를 사용할 수도 있다. 즉, 종래의 ATE를 테스트 장치(1''')에 전기적으로 연결하여, ATE로부터 테스트 신호를 전달받을 수도 있다.
도 19는 본 발명의 실시 예들에 따른 반도체 패키지 테스트 시스템을 개략적으로 나타낸 정면도이다.
이하에서, 도 1 내지 도 19를 참고하여 서술한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 편의 상 설명을 생략할 수도 있다.
도 19를 참고하면, 테스트 장치(1'''')는 별도의 파워 공급부(PS)에 연결될 수 있다. 반도체 패키지에 대한 테스트 공정에 큰 출력이 요구되는 경우, 테스트 장치(1'''') 내부에 위치하는 파워 공급부만으로 충분한 출력을 공급하지 못할 수 있다. 이 경우 외부에 존재하는 별도의 파워 공급부(PS)로부터 테스트 파워를 공급받을 수 있다. 따라서 테스트 장치의 구성은 간소화될 수 있다. 또한 반도체 패키지의 테스트에 요구되는 충분한 테스트 파워를 공급할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
T: 반도체 패키지 테스트 시스템
1: 테스트 장치
3: 테스트 팩
1a: 수용부
1ah: 팩 수용공
11: 지지판
13: 수용 단자
31: 척
31h: 진공 홀
P: 진공 펌프
33: 연결 단자
35: 프로브 블록
351: 테스트 니들
351a: 니들 몸체
351b: 팁
37: 테스트 기판
9: AGV
H: 반도체 패키지

Claims (21)

  1. 반도체 패키지가 탑재되는 테스트 팩(test pack); 및
    테스트 장치; 를 포함하되,
    상기 테스트 장치는 상기 테스트 팩을 수용하는 수용부를 포함하고,
    상기 수용부는 상기 테스트 팩이 삽입되는 팩 수용공을 제공하며,
    상기 테스트 팩은:
    반도체 패키지를 고정하는 척(chuck);
    상기 척 상에 위치하는 프로브 블록(probe block); 및
    연결 단자; 를 포함하고,
    상기 수용부는 상기 연결 단자와 접할 때 상기 연결 단자와 전기적으로 연결되는 수용 단자; 를 포함하며,
    상기 프로브 블록은 상기 척 상에 배치되는 반도체 패키지에 전기적으로 연결되는 복수 개의 니들을 포함하고,
    상기 수용부는 복수 개가 제공되는 반도체 패키지 테스트 시스템.
  2. 제 1 항에 있어서,
    진공 펌프를 더 포함하고,
    상기 척은 반도체 패키지를 고정하는 진공 홀을 제공하며,
    상기 진공 펌프는 상기 진공 홀에 진공 압을 제공하는 반도체 패키지 테스트 시스템.
  3. 제 2 항에 있어서,
    상기 척은 복수 개의 진공 홀을 제공하되,
    상기 복수 개의 진공 홀은 수평 방향으로 서로 이격되는 반도체 패키지 테스트 시스템.
  4. 제 1 항에 있어서,
    상기 테스트 팩은 상기 프로브 블록에 전기적으로 연결된 테스트 기판을 더 포함하는 반도체 패키지 테스트 시스템.
  5. 제 1 항에 있어서,
    상기 복수 개의 수용부의 각각은 테스트 기판을 더 포함하되,
    상기 테스트 기판은 상기 테스트 팩이 상기 팩 수용공에 삽입되면 상기 수용 단자 및 상기 연결 단자를 통해 상기 프로브 블록에 전기적으로 연결되는 테스트 시스템.
  6. 제 1 항에 있어서,
    상기 복수 개의 수용부의 각각은 상기 테스트 팩을 지지하는 지지판을 더 포함하되,
    상기 지지판은 열선을 포함하는 반도체 패키지 테스트 시스템.
  7. 제 6 항에 있어서,
    상기 지지판은 냉각수로를 제공하는 반도체 패키지 테스트 시스템.
  8. 제 1 항에 있어서,
    상기 프로브 블록에 전력을 공급하는 파워 공급부를 더 포함하는 반도체 패키지 테스트 시스템.
  9. 제 1 항에 있어서,
    상기 척은 상하로 이동 가능하여, 상기 척 상에 배치되는 반도체 패키지를 상기 프로브 블록의 니들에 접촉시키는 반도체 패키지 테스트 시스템.
  10. 제 1 항에 있어서,
    상기 복수 개의 수용부는 상기 테스트 장치 내에서 상하로 적층되는 반도체 패키지 테스트 시스템.
  11. HBM(High Bandwidth Memory)이 탑재되는 테스트 팩(test pack); 및
    테스트 장치; 를 포함하되,
    상기 테스트 장치는 상기 테스트 팩을 수용하는 수용부를 포함하고,
    상기 수용부는 상기 테스트 팩이 삽입되는 팩 수용공을 제공하며,
    상기 수용부는 복수 개가 제공되어, 상기 복수 개의 수용부는 상기 테스트 장치 내에서 상하로 적층되고,
    상기 테스트 팩은 HBM을 고정하는 척(chuck)을 포함하되,
    상기 척은 HBM을 고정하기 위한 진공 홀을 제공하는 반도체 패키지 테스트 시스템.
  12. 제 11 항에 있어서,
    상기 테스트 팩은:
    상기 척 상에 위치하는 프로브 블록; 및
    연결 단자; 를 더 포함하되,
    상기 복수 개의 수용부의 각각은 상기 연결 단자와 접할 때 상기 연결 단자와 전기적으로 연결되는 수용 단자; 를 더 포함하며,
    상기 프로브 블록은 상기 HBM의 테스트 패드(test pad)와 접촉하여 상기 HBM에 전기적으로 연결되는 복수 개의 니들을 포함하는 반도체 패키지 테스트 시스템.
  13. 제 11 항에 있어서,
    상기 복수 개의 수용부의 각각은 프로브 블록을 더 포함하는 반도체 패키지 테스트 시스템.
  14. 제 13 항에 있어서,
    상기 복수 개의 수용부의 각각은 상기 프로브 블록에 전기적으로 연결되는 테스트 기판을 더 포함하는 반도체 패키지 테스트 시스템.
  15. 제 11 항에 있어서,
    상기 복수 개의 수용부의 각각은 상기 테스트 팩을 지지하는 지지판을 포함하되,
    상기 지지판은 열선 또는 냉각수로를 포함하는 반도체 패키지 테스트 시스템.
  16. 웨이퍼를 절단하여 반도체 패키지 형태로 분할하는 것;
    분할된 상기 반도체 패키지를 테스트 팩의 척 상에 배치하는 것;
    상기 테스트 팩을 테스트 장치의 수용부에 제공되는 팩 수용공에 삽입하는 것; 및
    상기 테스트 장치를 이용하여 상기 테스트 팩에 배치된 상기 반도체 패키지를 테스트하는 것; 을 포함하되,
    상기 반도체 패키지를 테스트하는 것은:
    상기 반도체 패키지에 프로브 블록의 니들을 접촉시키는 것;
    상기 테스트 장치로부터 상기 테스트 팩으로 테스트 전력을 인가하는 것; 및
    상기 테스트 전력을 이용해 상기 반도체 패키지에 대한 테스트를 진행하는 것; 을 포함하는 반도체 패키지 제조방법.
  17. 제 16 항에 있어서,
    상기 반도체 패키지는 일면에 노출되는 테스트 패드를 포함하고,
    상기 반도체 패키지에 프로브 블록의 니들을 접촉시키는 것은 상기 니들이 상기 테스트 패드에 접촉되는 것을 포함하는 반도체 패키지 제조방법.
  18. 제 16 항에 있어서,
    상기 반도체 패키지는 HBM(High Bandwidth Memory)을 포함하는 반도체 패키지 제조방법.
  19. 제 16 항에 있어서,
    상기 반도체 패키지를 테스트하는 것은 상기 반도체 패키지를 가열하는 것 또는 상기 반도체 패키지를 냉각하는 것을 포함하는 반도체 패키지 제조방법.
  20. 제 16 항에 있어서,
    상기 분할된 상기 반도체 패키지를 테스트 팩의 척 상에 배치하는 것은:
    진공 펌프가 상기 척에 진공 압을 제공하는 것; 및
    상기 진공 압에 의해 상기 반도체 패키지가 상기 척 상에 고정되는 것; 을 포함하는 반도체 패키지 제조방법.
  21. 제 16 항에 있어서,
    상기 테스트 장치로부터 상기 테스트 팩으로 테스트 전력을 인가하는 것은 상기 수용부의 수용 단자 및 상기 테스트 팩의 연결 단자를 통해 전달된 테스트 전력이 상기 테스트 팩의 테스트 기판에 공급되는 것을 포함하는 반도체 패키지 제조방법.
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